專利名稱：信號感測電路及其應(yīng)用的半導(dǎo)體記憶裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種信號感測電路及其應(yīng)用的半導(dǎo)體記憶裝置，特別涉及的 是一種包含有回復(fù)電路的信號感測電路及其應(yīng)用的半導(dǎo)體記憶裝置。
背景技術(shù)：
為了增進(jìn)記憶體系統(tǒng)的資料傳輸速度，例如動態(tài)隨機(jī)存取記憶體(DRAM)系 統(tǒng)等等， 一般業(yè)者是以提高系統(tǒng)的時鐘頻率(clockfrequency)來達(dá)成，同時，記憶 裝置的工作電壓也必須降低。但工作電壓降低，則記憶體系統(tǒng)在讀取周期(read cycle)時，感測放大器(sense amplifier)從記憶單元陣列(array of memory cells)中抓取小信號將會花費(fèi)較多的時間。此一矛盾現(xiàn)像在記憶體系統(tǒng)的效能改良上形成一 個難題。請參閱圖1，是常用半導(dǎo)體記憶裝置感測放大器工作電壓的時序圖。為了克 服常用技術(shù)的缺點(diǎn)，部分廠商利用一踢升電路(kickcircuit)來拉升記憶裝置中感測 放大器的工作電壓，由此縮短感測放大器抓取小信號的時間。根據(jù)半導(dǎo)體記憶裝置介面規(guī)格， 一個讀取周期包含有一預(yù)充電區(qū)間(period of pre-charge) 13、 一有交女區(qū)間(period of active) 15及一電壓踢升區(qū)間(period of voltagekick)n，之后儲存在半導(dǎo)體記憶裝置的信號被感測放大器抓取，而完成一個讀取 周期。如圖所示，感測放大器的工作電壓12在電壓踢升區(qū)間17中被拉升到較高的 電位。若有一連串的讀取周期被執(zhí)行，則工作電壓12可能會從標(biāo)準(zhǔn)電位11被拉 升到飽和電位(saturated level)19，例如VDD。此后，電壓踢升對于小信號的感測 將不再有幫助。此外，過高的工作電壓12會使感測放大器難以切換到預(yù)充電模式。而這將會 使半導(dǎo)體記憶裝置花費(fèi)較多的時間來完成一個讀取周期。

發(fā)明內(nèi)容
本發(fā)明的主要目的，在于提供一種信號感測電路，可有電壓踢升區(qū)間的優(yōu)點(diǎn)， 并防止工作電壓達(dá)到飽和電位。本發(fā)明的次要目的，在于提供一種信號感測電路，可在電壓踢升區(qū)間后，利 用回復(fù)電路將感測放大器的工作電壓拉降至標(biāo)準(zhǔn)電位，可防止工作電壓達(dá)到飽和 電位。本發(fā)明的又一目的，在于提供一種具有回復(fù)電路的信號感測電路，可在電壓 踢升區(qū)間后將工作電壓拉降至標(biāo)準(zhǔn)電位，可令感測放大器易于切換至預(yù)充電模式。本發(fā)明的又一目的，在于提供一種具有回復(fù)電路的信號感測電路，可在電壓 踢升區(qū)間使工作電壓達(dá)到較高的電位，由此提升小信號的感測速度。本發(fā)明的又一目的，在于提供一種具有信號感測電路的半導(dǎo)體記憶裝置，可 提升小信號的感測速度，并易于切換至寫入模式者。本發(fā)明的又一目的，在于提供一種具有回復(fù)電路的信號感測電路的半導(dǎo)體記 憶裝置，可在每一電壓踢升區(qū)間后，利用回復(fù)電路將感測放大器的工作電壓拉降 至標(biāo)準(zhǔn)電位，可防止工作電壓升高到飽和電位。本發(fā)明之又一目的，在于提供一種具有回復(fù)電路的信號感測電路的半導(dǎo)體記 憶裝置，在每一電壓踢升區(qū)間后，利用回復(fù)電路將感測放大器的工作電壓拉降至 標(biāo)準(zhǔn)電位，可令半導(dǎo)體記憶裝置易于切換至寫入模式。本發(fā)明的又一目的，在于提供一種具有回復(fù)電路的信號感測電路的半導(dǎo)體記 憶裝置，可將工作電壓踢升至一較高電位而加快小信號的感測速度。為了實(shí)現(xiàn)本發(fā)明的目的，本發(fā)明提供一種信號感測電路，其包含有一感測放大器，其具有一第一感測端、 一第二感測端、 一第一電源端及一第二電 源端；一踢升晶體管，其源極連接一第一供應(yīng)電壓及一電容，其柵極由一踢升信號控制；一第一控制晶體管，其源極與踢升晶體管的漏極共連接于一調(diào)整節(jié)點(diǎn)，其漏極連 接所述的第一電源端，其柵極則由一第一控制信號控制；一第二控制晶體管，其源極連接一第二供應(yīng)電壓，其漏極連接所述的第二電源端， 其柵極由 一第二控制信號控制；一預(yù)充電電路，連接在所述的第一電源端與所述的第二電源端之間，可提供一預(yù) 充電電壓；及一回復(fù)電路，連接在所述的調(diào)整節(jié)點(diǎn)與所述的第二供應(yīng)電壓之間，用以調(diào)整所述
的調(diào)整節(jié)點(diǎn)的電壓。本發(fā)明還提供一種應(yīng)用一信號感測電路的半導(dǎo)體記憶裝置，其包含有 一記憶單元陣列，各記憶單元以列及行的方式排列； 多條位元線，各位元線分別連接對應(yīng)行的記憶單元； 多條字元線，各字元線分別連接對應(yīng)列的記憶單元；及 一信號感測電路，包含有多個感測放大器，其中，所述的各感測放大器具有一第一感測端、 一第二感測端、 一第一電源端及一第二電源端，且所述的各感測放大器的第一感測端及第二感測端分 別連接對應(yīng)的位元線；一預(yù)充電電路，通過一第一電源線連接所述的各感測放大器的第一電源端，通過 一第二電源線連接所述的各感測放大器的第二電源端，以此提供一預(yù)充電電壓；一踢升晶體管，其源極連接一第一供應(yīng)電壓及一電容，其柵極由一踢升信號控制；一第一控制晶體管，其源極與所述的踢升晶體管的的漏極共連接在一調(diào)整節(jié)點(diǎn)， 其漏極連接所述的第一電源線，其柵極由一第一控制信號控制；一第二控制晶體管，其源極連接一第二供應(yīng)電壓，其漏極連接所述的第二電源線， 其柵極由一第二控制信號控制；及一回復(fù)電路，連接在所述的調(diào)整節(jié)點(diǎn)與所述的第二供應(yīng)電壓之間，用以調(diào)整所述 的調(diào)整節(jié)點(diǎn)的電壓。通過實(shí)施上述技術(shù)方案，本發(fā)明可大幅增進(jìn)小信號的感測速度。因?yàn)榛貜?fù)電 路的使用，調(diào)整電壓VCCSA，即感測放大器的工作電壓，可在每一次電壓踢升區(qū) 間中被盡量踢高，用以增進(jìn)感測放大器的效能。因此，小信號可被以比常用技術(shù) 快很多的速度放大而利于信號感測。此外，本發(fā)明的技術(shù)可在感測到信號后，將 調(diào)整電壓VCCSA拉降到標(biāo)準(zhǔn)電位，可防止調(diào)整電壓VCCSA升高到飽和電位。


圖1為常用半導(dǎo)體記憶裝置感測放大器工作電壓的時序圖；圖2為本發(fā)明信號感測電路一較佳實(shí)施例的方塊圖；圖3為本發(fā)明感測放大器一較佳實(shí)施例的電路圖；圖4為本發(fā)明回復(fù)電路一較佳實(shí)施例的電路圖；圖5為本發(fā)明半導(dǎo)體記憶裝置一較佳實(shí)施例的電路圖6為本發(fā)明感測放大器工作電壓的時序圖；圖7為本發(fā)明一較佳實(shí)施例的小信號感測時序圖。附圖標(biāo)記說明ll-標(biāo)準(zhǔn)電位；12-工作電壓；13-預(yù)充電區(qū)間；15-有效區(qū)間；17-電壓踢升區(qū)間；19-飽和電位;20-陣列;21-記憶單元;211-晶體管;213-記憶電容；30-信號感測電路；300-信號感測電路；303-第一電源線；305-第二電源線；31-感測放 大器；311-第一電源端；313-第二電源端；315-第一感測端；317-第二感測端；321-第一晶體管；323-第二晶體管；325-第三晶體管；327-第四晶體管；33-預(yù)充電電路； 35陽回復(fù)電路；351-運(yùn)算放大器；353-NMOS晶體管；41-踢升晶體管；43-電容；45-第一控制晶體管；47-第二控制晶體管；51-調(diào)整節(jié)點(diǎn)；52-標(biāo)準(zhǔn)電位；53-預(yù)充電區(qū)間； 55-有效區(qū)間；57-電壓踢升區(qū)間；59-回復(fù)區(qū)間；71-豆U的電壓；75-BL的電壓；VSS-第二供應(yīng)電壓；^-第一控制信號；SE-第二控制信號；VDD-第一供應(yīng)電壓； 踢升信號；VRl-第一參考電壓；VR2-第二參考電壓；EQ-開始信號；VCCSA-調(diào)整電壓； BL、 iT-位元線；WL-字元線。
具體實(shí)施方式
請參閱圖2、圖3及圖4，分別為本發(fā)明信號感測電路一較佳實(shí)施例的方塊圖、 感測放大器的電路圖及回復(fù)電路一較佳實(shí)施例的電路圖。如圖2所示，信號感測 電路30包含有 一感測放大器(sense amplifier)31 、一踢升晶體管(kick transistor)41 、 一第一控制晶體管45、 一第二控制晶體管47、 一預(yù)充電電路(pre-chargecircuit)33 及一回復(fù)電路(recovery circuit)35。其中，該感測放大器31具有一第一感測端315、 一第二感測端317、 一第一電源端311及一第二電源端313;該踢升晶體管41， 其源極連接一第一供應(yīng)電壓VDD及一電容43，其柵極由一踢升信號^^控制； 該第一控制晶體管45，其源極與踢升晶體管41的漏極共連接在一調(diào)整節(jié)點(diǎn)51， 其漏極連接第一電源端311，其柵極則由一第一控制信號玩控制；該第二控制晶 體管47，其源極連接一第二供應(yīng)電壓VSS,其漏極連接第二電源端313，其柵極 由第二控制信號SE控制；該預(yù)充電電路33，連接在第一電源端311與第二電源 端313之間，可提供一預(yù)充電電壓；該回復(fù)電路，連接在調(diào)整節(jié)點(diǎn)51與第二供應(yīng) 電壓VSS之間，用以調(diào)整該調(diào)整節(jié)點(diǎn)51的電壓。如圖3所示，該感測放大器31包含有 一第一晶體管321、一第二晶體管323、 一第三晶體管325及一第四晶體管327。其中，第一晶體管321為一PMOS晶體管，其源極與第三晶體管325的源極共連接在一第一電源端311，其漏極與第二晶體管323的漏極共連接在一第二感測端317。第二晶體管323為一 NMOS晶體 管，其源極與第四晶體管327的源極共連接在一第二電源端313，其漏極與第一 晶體管321的漏極共連接在一第二感測端317。第三晶體管325為一 PMOS晶體 管，其源極連接第一電源端311，漏極與第四晶體管327的漏極共連接在一第一 感測端315。第四晶體管327為一NMOS晶體管，其源極連接第二電源端313， 漏極連接第一感測端315。第一晶體管321與第二晶體管323的柵極連接該第一 感測端315。第三晶體管325與第四晶體管327的柵極則連接第二感測端317。第一控制晶體管45為一PMOS晶體管，其源極連接感測放大器31的第一電 源端311，其源極與踢升晶體管41的漏極共連接在一調(diào)整節(jié)點(diǎn)51，其柵極由一第 一控制信號遠(yuǎn)控制。第二控制晶體管47為一NMOS晶體管，其漏極連接感測放 大器31的第二電源端311，其源極連接一第二供應(yīng)電壓VSS，其柵極則由一第二 控制信號SE控制。其中，該第一控制信號^及第二控制信號SE為互補(bǔ)信號。踢 升晶體管41為一PMOS晶體管，其源極連接一第一供應(yīng)電壓VDD及一電容43， 其柵極由 一踢升信號^^控制。預(yù)充電電路33連接在感測放大器31的第一電源端311與第二電源端313之 間，可通過該感測放大器31提供一預(yù)充電電壓到信號儲存裝置，例如記憶單元等。 另外，該預(yù)充電電路33連接一第一參考電壓VR1，由此提供預(yù)充電電壓。該第 一參考電壓VR1約為第一供應(yīng)電壓VDD的1/2，即VDD/2。如圖4所示，回復(fù)電路35包含有一 NMOS晶體管353及一運(yùn)算放大器351。 其中，該NMOS晶體管353的漏極連接調(diào)整節(jié)點(diǎn)51，其源極連接第二供應(yīng)電壓 VSS。該運(yùn)算放大器351的負(fù)輸入端連接調(diào)整節(jié)點(diǎn)51，正輸入端連接一第二參考 電壓VR2，輸出端則連接該NMOS晶體管353的柵極。該第二參考電壓VR2為 一使用者設(shè)定電壓，以設(shè)定為感測放大器31的標(biāo)準(zhǔn)工作電壓為較佳。當(dāng)調(diào)整節(jié)點(diǎn)51的電位高于第二參考電壓VR2時，運(yùn)算放大器351輸出一高 電位信號到該NMOS晶體管353的柵極使NMOS晶體管353導(dǎo)通。當(dāng)調(diào)整節(jié)點(diǎn) 51的電位低于第二參考電壓VR2時，運(yùn)算放大器351輸出一低電位信號到該 NMOS晶體管353的柵極使NMOS晶體管353斷路。在預(yù)充電區(qū)間(periodofpre-charge)中，第一控制信號^!與第二控制信號SE 分別控制第一控制晶體管45與第二控制晶體管47的柵極，使第一控制晶體管45 與第二控制晶體管47為斷路。預(yù)充電電路33以一開始信號EQ啟動，可通過感 測放大器31對信號儲存裝置提供一預(yù)充電電壓。此一期間中，該感測放大器31 處于預(yù)充電模式。預(yù)充電區(qū)間完成后，預(yù)充電電路33將被關(guān)閉(disable)，而第一控制信號^與 第二控制信號SE將分別令第一控制晶體管45與第二控制晶體管47導(dǎo)通。此時， 感測放大器31將轉(zhuǎn)換為信號感測模式。當(dāng)?shù)谝桓袦y端315與第二感測端317間的電位差大于100mV時，踢升晶體 管41將因踢升信號^I^而導(dǎo)通一短暫時間。調(diào)整節(jié)點(diǎn)51的電壓，定義為調(diào)整電 壓VCCSA，將在電壓踢升區(qū)間被踢升而高于標(biāo)準(zhǔn)電位。較高的調(diào)整電壓VCCSA 可提供感測放大器31較高的工作電壓，由此提高感測放大器31對于小信號的感 測速度。當(dāng)調(diào)整電壓VCCSA高于第二參考電壓VR2 (例如感測放大器31的標(biāo)準(zhǔn)工作 電壓)時，NMOS晶體管353導(dǎo)通，而調(diào)整電壓VCCSA將在踢升晶體管41斷路后被拉降。當(dāng)調(diào)整電壓VCCSA被拉降至低于第二參考電壓VR2時，NMOS晶體管353 將為斷路，而使調(diào)整電壓VCCSA保持在接近第二參考電壓VR2的電位。請參閱圖5及圖6，分別為本發(fā)明半導(dǎo)體記憶裝置一較佳實(shí)施例的電路圖及 感測放大器工作電壓的時序圖。本發(fā)明的半導(dǎo)體記憶裝置包含有多個記憶單元 (memory cells)21所形成的一陣列(array)20、多條位元線BL、 I、多條字元線 WL及一信號感測電路300。其中，記憶單元的數(shù)目、位元線的數(shù)目以及字元線的 數(shù)目視需要而定，且各位元線分別連接對應(yīng)行的記憶單元；各字元線分別連接對 應(yīng)列的記憶單元。多條位元線分別成對設(shè)置，各對位元線中分別包含一第一位元 線及一第二位元線。其中，記憶單元21在陣列20中依列與行的方式排列。各記憶單元21包含有 一晶體管211及一記憶電容213。各晶體管211的漏極分別連接至對應(yīng)的位元線 (BL或iE)，柵極分別連接到對應(yīng)的字元線WL，源極則連接同一記憶單元21中 記憶電容213的一端。記憶電容213的另一端連接到地電位(或VSS)。信號感測電路300包含有多個感測放大器31 (數(shù)目視需要而定)、 一踢升 晶體管41、 一第一控制晶體管45、 一第二控制晶體管47、 一預(yù)充電電路33及一 回復(fù)電路35。如圖5所示，本實(shí)施例的信號感測電路300的構(gòu)造與圖2所示信號
感測電路大致相同，本實(shí)施例的信號感測電路300包含有數(shù)個感測放大器31。各感測放大器31的第一感測端315與第二感測端317分別連接對應(yīng)的位元線BL與，第一電源端311通過第一電源線303連接第一控制晶體管45的漏極，第二 電源端313通過第二電源線305連接第二控制晶體管47的漏極。預(yù)充電電路33 連接在第一電源線303與第二電源線305之間。當(dāng)半導(dǎo)體記憶裝置開始一個讀取周期時，其首先由一預(yù)充電區(qū)間53開始。在 預(yù)充電區(qū)間中，第一控制晶體管45與第二控制晶體管47為斷路，預(yù)充電電路33 被啟動(enable)而可通過感測放大器31對位元線BL、 §1提供一預(yù)充電電壓(例如 VR1)。預(yù)充電完成后，預(yù)充電電路33將被關(guān)閉，而該半導(dǎo)體記憶裝置進(jìn)入一有效區(qū) 間(period of active)55。在有效區(qū)間55中，將會有一字元線WL被選擇而輸入高電 位信號，而連接被選擇字元線WL的記憶單元21中的晶體管211將會導(dǎo)通，因此 儲存在記憶電容213中的信號(例如一高電位電壓或一低電位電壓)將會通過晶體 管211而傳送到對應(yīng)的位元線BL。在有效區(qū)間55初期，位元線BL及上的信號還因?yàn)樘《鵁o法被感測到。 當(dāng)BL與玩上的電位差大于100mV時，踢升晶體管41將被踢升信號^^轉(zhuǎn)為 導(dǎo)通，而半導(dǎo)體記憶裝置也進(jìn)入電壓踢升區(qū)間(period of voltage kick)57 。踢升晶體管41轉(zhuǎn)為導(dǎo)通之后，第二控制晶體管47與第一控制晶體管45也將 依序轉(zhuǎn)為導(dǎo)通。如此，則可在電壓踢升區(qū)間57中快速將位元線il上的電位與預(yù) 充電電位的電位差放大到可感測的300 mV等級。感測到小信號后，半導(dǎo)體記憶裝置進(jìn)入回復(fù)區(qū)間(periodofrecovery)59，此時， 踢升晶體管41被轉(zhuǎn)為斷路，調(diào)整節(jié)點(diǎn)51的調(diào)整電壓VCCSA將被拉降至第二參 考電壓VR2(標(biāo)準(zhǔn)電位)。如此，將有助于小信號感測速度的提升，并可防止感測 放大器的工作電壓達(dá)到飽和電位。請參閱圖7，為本發(fā)明一較佳實(shí)施例的小信號感測時序圖。假設(shè)儲存在被選擇的記憶單元21中的信號為一低電位信號，該記憶單元21 連接對應(yīng)位元線組中的il。如圖所示，當(dāng)半導(dǎo)體記憶裝置在預(yù)充電區(qū)間53時， 調(diào)整電壓VCCSA為標(biāo)準(zhǔn)電位52，位元線BL及SI的電壓75、71皆為預(yù)充電電壓。 在有效區(qū)間55時，玩的電壓71被所選擇的記憶單元21稍微拉降，BL的電壓 75則維持在預(yù)充電電壓，而調(diào)整電壓VCCSA也維持在標(biāo)準(zhǔn)電位52。
當(dāng)BL與的電位差大于100mV時，半導(dǎo)體記憶裝置進(jìn)入電壓踢升區(qū)間57， 踢升晶體管41與第二控制晶體管47同時被轉(zhuǎn)為導(dǎo)通，第一控制晶體管45隨后被 轉(zhuǎn)為導(dǎo)通。此時，調(diào)整電壓VCCSA被踢升晶體管41拉升，il的電壓被快速拉 降，而BL的電壓則在第一控制晶體管45被導(dǎo)通后快速拉升。當(dāng)與預(yù)充電電壓間的電位差大于300 mV時，該信號即已被放大到可進(jìn)行 信號感測的數(shù)量級。此后，半導(dǎo)體記憶裝置進(jìn)入回復(fù)區(qū)間59，踢升晶體管41被 轉(zhuǎn)為斷路，而調(diào)整電壓VCCSA將被回復(fù)電路35拉降至標(biāo)準(zhǔn)電位52。圖中，本發(fā)明的表現(xiàn)以實(shí)線表示，而常用技術(shù)則以虛線表示。很明顯的，本發(fā)明可大幅增進(jìn)小信號的感測速度。因?yàn)榛貜?fù)電路的使用，調(diào) 整電壓VCCSA，即感測放大器的工作電壓，可在每一次電壓踢升區(qū)間中被盡量踢 高，用以增進(jìn)感測放大器的效能。因此，小信號可被以比常用技術(shù)快很多的速度 放大而利于信號感測。此外，本發(fā)明的技術(shù)可在感測到信號后，將調(diào)整電壓VCCSA 拉降到標(biāo)準(zhǔn)電位，可防止調(diào)整電壓VCCSA升高到飽和電位。以上所述僅為本發(fā)明的較佳實(shí)施例而已，對本發(fā)明而言僅僅是說明性的，而 非限制性的。本專業(yè)技術(shù)人員理解，在本發(fā)明權(quán)利要求所限定的精神和范圍內(nèi)可 對其進(jìn)行許多修改，變化，甚至等效，但都將落入本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種信號感測電路，其特征在于，其包含有一感測放大器，其具有一第一感測端、一第二感測端、一第一電源端及一第二電源端；一踢升晶體管，其源極連接一第一供應(yīng)電壓及一電容，其柵極由一踢升信號控制；一第一控制晶體管，其源極與踢升晶體管的漏極共連接于一調(diào)整節(jié)點(diǎn)，其漏極連接所述的第一電源端，其柵極則由一第一控制信號控制；一第二控制晶體管，其源極連接一第二供應(yīng)電壓，其漏極連接所述的第二電源端，其柵極由一第二控制信號控制；一預(yù)充電電路，連接在所述的第一電源端與所述的第二電源端之間，可提供一預(yù)充電電壓；及一回復(fù)電路，連接在所述的調(diào)整節(jié)點(diǎn)與所述的第二供應(yīng)電壓之間，用以調(diào)整所述的調(diào)整節(jié)點(diǎn)的電壓。
2、 根據(jù)權(quán)利要求l所述的信號感測電路，其特征在于所述的預(yù)充電電路連接 到一第一參考電壓。
3、 根據(jù)權(quán)利要求l所述的信號感測電路，其特征在于所述的第一控制信號及 所述的第二控制信號為互補(bǔ)信號。
4、 根據(jù)權(quán)利要求l所述的信號感測電路，其特征在于所述的感測放大器包含有一第一晶體管，其源極連接所述的第一電源端，漏極連接所述的第二感測端，柵 極連接所述的第一感測端；一第二晶體管，其源極連接所述的第二電源端，漏極連接所述的第二感測端，柵 極連接所述的第一感測端；一第三晶體管，其源極連接所述的第一電源端，漏極連接所述的第一感測端，柵 極連接所述的第二感測端；及一第四晶體管，其源極連接所述的第二電源端，漏極連接所述的第一感測端，柵 極連接所述的第二感測端。
5、 根據(jù)權(quán)利要求l所述的信號感測電路，其特征在于所述的踢升晶體管為一PMOS晶體管。
6、 根據(jù)權(quán)利權(quán)利要求l所述的信號感測電路，其特征在于所述的第一控制晶 體管為一PMOS晶體管。
7、 根據(jù)權(quán)利要求l所述的信號感測電路，其特征在于所述的第二控制晶體管 為一NMOS晶體管。
8、 根據(jù)權(quán)利要求l所述的信號感測電路，其特征在于，所述的回復(fù)電路包含有: 一NMOS晶體管，其漏極連接所述的調(diào)整節(jié)點(diǎn)，源極連接所述的第二供應(yīng)電壓;及一運(yùn)算放大器，其輸出端連接所述的NMOS晶體管的柵極，其負(fù)輸入端連接所述的調(diào)整節(jié)點(diǎn)，其正輸入端連接一第二參考電壓。
9、 一種應(yīng)用一信號感測電路的半導(dǎo)體記憶裝置，其特征在于，其包含有 一記憶單元陣列，各記憶單元以列及行的方式排列；多條位元線，各位元線分別連接對應(yīng)行的記憶單元； 多條字元線，各字元線分別連接對應(yīng)列的記憶單元；及 一信號感測電路，包含有多個感測放大器，其中，所述的各感測放大器具有一第一感測端、 一第二感測端、 一第一電源端及一第二電源端，且所述的各感測放大器的第一感測端及第二感測端分 別連接對應(yīng)的位元線；一預(yù)充電電路，通過一第一電源線連接所述的各感測放大器的第一電源端，通過 一第二電源線連接所述的各感測放大器的第二電源端，以此提供一預(yù)充電電壓；一踢升晶體管，其源極連接一第一供應(yīng)電壓及一電容，其柵極由一踢升信號控制；一第一控制晶體管，其源極與所述的踢升晶體管的的漏極共連接在一調(diào)整節(jié)點(diǎn)， 其漏極連接所述的第一電源線，其柵極由一第一控制信號控制；一第二控制晶體管，其源極連接一第二供應(yīng)電壓，其漏極連接所述的第二電源線， 其柵極由一第二控制信號控制；及一回復(fù)電路，連接在所述的調(diào)整節(jié)點(diǎn)與所述的第二供應(yīng)電壓之間，用以調(diào)整所述 的調(diào)整節(jié)點(diǎn)的電壓。
10、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于所述的預(yù)充電電路連接一第一參考電壓。
11、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于所述的第一控制信號 及所述的第二控制信號為互補(bǔ)信號。
12、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于所述的多條位元線分 別成對設(shè)置，所述的各對位元線中分別包含一第一位元線及一第二位元線。
13、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于，所述的各感測放大器 包含有一第一晶體管，其源極連接所述的第一電源端，漏極連接所述的第二感測端，柵 極連接所述的第一感測端；一第二晶體管，其源極連接所述的第二電源端，漏極連接所述的第二感測端，柵 極連接所述的第一感測端；一第三晶體管，其源極連接所述的第一電源端，漏極連接所述的第一感測端，柵極連接所述的第二感測端；及一第四晶體管，其源極連接所述的第二電源端，漏極連接所述的第一感測端，柵 極連接所述的第二感測端。
14、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于所述的踢升晶體管為 一PMOS晶體管。
15、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于所述的第一控制晶體 管為一PMOS晶體管。
16、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于所述的第二控制晶體 管為一NMOS晶體管。
17、 根據(jù)權(quán)利要求9所述的半導(dǎo)體記憶裝置，其特征在于，所述的回復(fù)電路包含有一NMOS晶體管，其漏極連接該調(diào)整節(jié)點(diǎn)，源極連接所述的第二供應(yīng)電壓；及 一運(yùn)算放大器，其輸出端連接所述的NMOS晶體管的柵極，其負(fù)輸入端連接所 述的調(diào)整節(jié)點(diǎn)，其正輸入端連接一第二參考電壓。
全文摘要
本發(fā)明是一種信號感測電路及其應(yīng)用的半導(dǎo)體記憶裝置。其中，信號感測電路包含有一感測放大器、一踢升晶體管、一第一控制晶體管、一第二控制晶體管、一預(yù)充電電路及一回復(fù)電路。踢升晶體管用以拉升感測放大器的工作電壓，可增進(jìn)小信號的感測速度。感測到信號后，利用回復(fù)電路將感測放大器的工作電壓拉回標(biāo)準(zhǔn)電位。本發(fā)明可大幅提升小信號的感測速度，并防止感測放大器的工作電壓達(dá)到飽和電位。
文檔編號G11C7/06GK101118781SQ20071014538
公開日2008年2月6日 申請日期2007年9月11日 優(yōu)先權(quán)日2007年5月10日
發(fā)明者吳俊鵬, 浚 夏, 張正男 申請人:鈺創(chuàng)科技股份有限公司