專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及被順序訪問的半導(dǎo)體存儲裝置以及在被順序訪問的半導(dǎo)體 存儲裝置中的地址管理方法。
背景技術(shù)：
只允許對存儲陣列的數(shù)據(jù)單元順序訪問的半導(dǎo)體存儲裝置例如公知有EEPROM。該半導(dǎo)體存儲裝置由于比較便宜，因此被使用為用于存儲與耗 材的余量或者消耗量有關(guān)的數(shù)據(jù)的存儲裝置。另外，具有多個數(shù)據(jù)存儲區(qū) 域、例如EEPROM區(qū)域和掩模ROM區(qū)域的半導(dǎo)體存儲裝置也得到了實用 化。在具有多個數(shù)據(jù)存儲區(qū)域的半導(dǎo)體存儲裝置中，通過使用掩模ROM 區(qū)域而具有不需要向半導(dǎo)體存儲裝置寫入只讀數(shù)據(jù)的優(yōu)點。發(fā)明內(nèi)容但是，順序訪問型的半導(dǎo)體存儲裝置在具有包含比只讀區(qū)域小的可寫 入?yún)^(qū)域的單一的數(shù)據(jù)存儲區(qū)域的情況下，如果沒有被向上計數(shù)到只讀區(qū)域 的最后地址，則不能返回到可寫入?yún)^(qū)域的起始地址。其結(jié)果存在如下問 題比數(shù)據(jù)的讀出需要時間的數(shù)據(jù)的寫入處理將更需要時間。并且，在半導(dǎo)體存儲裝置中，通常使用地址譯碼器指定訪問目的地 址，因此在具有多個數(shù)據(jù)存儲區(qū)域的半導(dǎo)體存儲裝置中，相對于各個數(shù)據(jù) 存儲區(qū)域必須具有地址譯碼器，從而電路結(jié)構(gòu)規(guī)模有變大的趨勢。本發(fā)明是用于解決上述問題而完成的，其目的是在半導(dǎo)體存儲裝置中 實現(xiàn)縮短數(shù)據(jù)寫入時間的同時，實現(xiàn)對地址指定所需要的電路結(jié)構(gòu)的小型 化。為了解決上述問題，本發(fā)明的第1方式提供了一種半導(dǎo)體存儲裝置。 本發(fā)明第1方式的半導(dǎo)體存儲裝置包括地址計數(shù)器，對計數(shù)值進行計數(shù)來指定為訪問對象的對象地址，并且在進行數(shù)據(jù)的讀出時和進行數(shù)據(jù)的寫 入時最大計數(shù)值不同；非易失性存儲陣列，被順序訪問到由所述地址計數(shù) 器指定的對象地址為止；數(shù)據(jù)寫入單元，從所述存儲陣列的所述對象地址 以規(guī)定的地址單位將寫入數(shù)據(jù)寫入；以及數(shù)據(jù)讀出單元，從所述存儲陣列 的對象地址讀出數(shù)據(jù)。根據(jù)本發(fā)明第1.方式的半導(dǎo)體存儲裝置，由于使用在進行數(shù)據(jù)的讀出 時和進行數(shù)據(jù)的寫入時最大計數(shù)值不同的地址計數(shù)器，來指定作為訪問對 象的對象地址，因此可縮短數(shù)據(jù)寫入時間，并且可實現(xiàn)地址指定所需要的 電路結(jié)構(gòu)的小型化。本發(fā)明第1方式的半導(dǎo)體存儲裝置可以為如下構(gòu)成所述地址計數(shù) 器，在將計數(shù)值it數(shù)到各個所述最大計數(shù)值之后，指定所述存儲陣列的起 始地址。此時，計數(shù)值在到達最大計數(shù)值之后可返回到存儲陣列的起始地 址。本發(fā)明第1方式的半導(dǎo)體存儲裝置可以為如下構(gòu)成所述地址計數(shù) 器，與從所述半導(dǎo)體存儲裝置的外部輸入的外部時鐘信號同步對所述外部 時鐘信號數(shù)進行計數(shù)。此時，可由外部時鐘信號指定存儲陣列的希望的地 址。本發(fā)明第l方式的半導(dǎo)體存儲裝置，可以為如下構(gòu)成所述存儲陣列 包括具有第1最終地址的第1存儲區(qū)域和具有第2最終地址并與所述第1 存儲區(qū)域連續(xù)的第2存儲區(qū)域，所述寫入時的最大計數(shù)值是與所述第1最 終地址對應(yīng)的計數(shù)值，所述讀出時的最大計數(shù)值是在與所述第2最終地址 對應(yīng)的計數(shù)值上加上規(guī)定值之后的值。此時，由于在進行數(shù)據(jù)寫入時不執(zhí) 行對第2存儲區(qū)域的地址指定處理，因此可縮短對第1存儲區(qū)域進行數(shù)據(jù) 寫入所需要的時間。本發(fā)明第l方式的半導(dǎo)體存儲裝置可以為如下構(gòu)成所述地址計數(shù)器 在計數(shù)到各個最大計數(shù)值之后，指定所述存儲陣列中的所述第l存儲區(qū)域 的起始地址。此時，在計數(shù)值到達最大計數(shù)值之后可返回到第l存儲區(qū)域 的起始地址。本發(fā)明第1方式的半導(dǎo)體存儲裝置可以為如下構(gòu)成所述第1存儲區(qū) 域是可寫入數(shù)據(jù)的存儲區(qū)域，所述第2存儲區(qū)域是僅可讀出數(shù)據(jù)的存儲區(qū) 域。此時，在進行數(shù)據(jù)寫入時，僅執(zhí)行對第1存儲區(qū)域的地址指定處理， 并且在進行數(shù)據(jù)讀出時，執(zhí)行對第1以及第2存儲區(qū)域的地址指定處理。本發(fā)明第1方式的半導(dǎo)體存儲裝置可以為如下構(gòu)成所述第1存儲區(qū)域是可存儲128位數(shù)據(jù)的存儲區(qū)域，所述第2存儲區(qū)域是可存儲64位數(shù)據(jù) 的存儲區(qū)域，所述地址計數(shù)器是8位地址計數(shù)器，在寫入時，在第8位的 值取1之后，指定所述第1存儲區(qū)域的起始地址，在讀出時，在8位的值 全部取1之后，指定所述第1存儲區(qū)域的起始地址。此時，在進行數(shù)據(jù)讀 出時計數(shù)值達到了 56之后，在進行數(shù)據(jù)寫入時計數(shù)值達到了 128位之 后，可返回到第l存儲區(qū)域的起始地址。 ，本發(fā)明的第2方式，提供了一種半導(dǎo)體存儲裝置中的地址管理方法， 包括在到達由與外部時鐘同步而進行計數(shù)的地址計數(shù)器指定的對象地址之 前，被順序地訪問的非易失性存儲陣列。本發(fā)明的第2方式的地址管理方 法，判斷對所述存儲陣列的訪問的請求是寫入請求或者讀出請求中的哪一 個，在所述訪問請求是寫入請求、且對所述外部時鐘計數(shù)到了第l最大計 數(shù)值時，指定所述存儲陣列的起始地址，在所述訪問請求是讀出請求、且. 對所述外部時鐘計數(shù)到了比所述第1最大計數(shù)值大的第2最大計數(shù)值時， 指定所述存儲陣列的起始地址。根據(jù)本發(fā)明第2方式的地址管理方法，可得到與本發(fā)明第1方式的半 導(dǎo)體存儲裝置同樣的作用效果，并且，本發(fā)明第2方式的地址管理方法與本發(fā)明第1方式的半導(dǎo)體存儲裝置一樣，可通過各種方式實現(xiàn)。除此之外，本發(fā)明的第2方式的方法也可以作為程序以及記錄有程序 的計算機可讀取的記錄介質(zhì)來實現(xiàn)。


圖1是表示本實施例的半導(dǎo)體存儲裝置的功能性內(nèi)部結(jié)構(gòu)的框圖； 圖2是模式上示出本實施例的半導(dǎo)體存儲裝置所具有的存儲陣列的內(nèi) 部結(jié)構(gòu)映射的說明圖；圖3是表示在執(zhí)行讀出動作時的復(fù)位信號RST、外部時鐘信號SCK、 數(shù)據(jù)信號SDA、地址計數(shù)器值的時間關(guān)系的時序圖；圖4是表示由本實施例的半導(dǎo)體存儲裝置以及主機執(zhí)行的數(shù)據(jù)讀出處 理的處理例程的流程圖；圖5是表示在執(zhí)行寫入動作時的復(fù)位信號RST、外部時鐘信號SCK、 數(shù)據(jù)信號SDA、地址計數(shù)器值的時間關(guān)系的時序圖；圖6是表示由本實施例的半導(dǎo)體存儲裝置10以及主機執(zhí)行的數(shù)據(jù)寫 入處理的處理例程的流程圖；圖7是表示本實施例的半導(dǎo)體存儲裝置的應(yīng)用例的說明圖。
具體實施方式
下面，參照附圖并根據(jù)實施例對本發(fā)明的半導(dǎo)體存儲裝置以及半導(dǎo)體 存儲裝置中的地址管理方法進行說明。 半導(dǎo)體裝置的結(jié)構(gòu)參照圖1和圖2，在本實施例中對半導(dǎo)體存儲裝置的結(jié)構(gòu)進行說明。 圖1是表示本實施例的半導(dǎo)體存儲裝置的功能性內(nèi)部結(jié)構(gòu)的框圖。圖2是 模式上示出本實施例的半導(dǎo)體存儲裝置所具有的存儲陣列的內(nèi)部結(jié)構(gòu)映射 的說明圖。本實施例中的半導(dǎo)體存儲裝置10是一種不需要從外部輸入用于指定 訪問目的地址的地址數(shù)據(jù)的順序訪問方式的存儲裝置。半導(dǎo)體存儲裝置10 包括存儲陣列100、地址計數(shù)器110、 IN/OUT控制器120、 ID比較器 130、寫/讀控制器140、增量控制器150、電荷泵電路160、 8位鎖存器 (latch register ) 170。這些各個電路通過總線式信號線連接。存儲陣列100具有EEPROM陣列101和掩模ROM陣列102。 EEPROM陣列101是具有電可擦寫數(shù)據(jù)的EEPROM特性的存儲區(qū)域。掩 模ROM陣列102是具有在制造工序中寫入數(shù)據(jù)并不可擦除、改寫的掩模 ROM特性的存儲區(qū)域。在存儲陣列100的EEPROM陣列101以及掩模ROM陣列102中，具 有如圖2所示的多個存儲1位信息的數(shù)據(jù)單元(存儲單元)。在本實施例中，如圖2所示，存儲陣列100將1行的8個地址(相當(dāng)于8位數(shù)據(jù)寬度的地址)作為規(guī)定的地址單位，例如，在EEPROM陣列101中，配置成l 行8個數(shù)據(jù)單元(8位)，1列16個數(shù)據(jù)單元(16字)，可存儲16字X8 位(128位)的數(shù)據(jù)。在掩模ROM陣列102中，配置成1行8個數(shù)據(jù)單元 (8位)、1列8個數(shù)據(jù)單元(8字)，可存儲8字X8位(64位)的數(shù)據(jù)。參照圖2對存儲陣列100的地址映射進行說明。如上所述，本實施例 中的存儲陣列100包括EEPROM陣列101和掩模ROM陣列102。在 EEPROM陣列101的起始的3個地址(第1行的A0 A2列，3位)中，存 儲了用于識別各個半導(dǎo)體存儲裝置的識別信息(ID信息)。禁止對包含起 始3個地址的第1行的寫入，例如，在出廠后不能改寫。 .在圖2的例子中，在EEPROM陣列101的第9個地址(08H) ~第16 個地址(0FH)以及第17個地址(10H) ~第24個地址(07H)中，存儲 了在一定條件下可改寫的16位的信息。另外，在本實施例中，有時將由 該第9個地址 第16個地址以及第17個地址 第24個地址構(gòu)成的行稱為寫 入限制行，或者將該第9個地址 第16個地址以及第17個地址 第24個地 址的各8個地址稱為規(guī)定地址單位的寫入限制存儲地址。另外，例如在存 儲的信息是與墨水的消耗量有關(guān)的信息的情況下，所說的一定條件是寫入 的數(shù)據(jù)的值比已有的數(shù)據(jù)的值大的情況，或者在存儲的信息是與墨水余量 有關(guān)的信息的情況下，所說的一定條件是寫入的數(shù)據(jù)的值比已有的數(shù)據(jù)的 值小的情況。EEPROM陣列101的第25個地址及其以后為禁止寫入的只讀區(qū)域， 例如，在出廠后不能改寫。另外，這些各個地址的屬性(地址映射)只不 過是舉例而已，也可以決定各個地址的屬性，以使除寫入限制區(qū)域之外， 還具有不限制寫入的可寫入?yún)^(qū)域。掩模ROM陣列102在制造存儲陣列時已被寫入信息(數(shù)據(jù))，在制 造陣列之后，即使在出廠前也不能執(zhí)行寫入。另外，掩模ROM陣列102 是64位數(shù)據(jù)存儲區(qū)域，邏輯上可指定的掩模ROM陣列102的最大地址為 192 (BFH)，但是，存儲陣列100具有即使在超過掩模ROM陣列102的最大地址之后、到第256個地址(FFH)為止也輸出虛擬數(shù)據(jù)(例如0) 的電路結(jié)構(gòu)。其結(jié)果是存儲陣列100為具有虛擬的兩個128字X128位 的存儲區(qū)域并容易操作的存儲陣列。本實施例中的存儲陣列100如上所述具有多個以8位為單位的行，但 是各行并不是獨立的數(shù)據(jù)單元隊列，可以說是將一根數(shù)據(jù)單元隊列以8位 為單位折彎來實現(xiàn)的。即，只不過是為了方便，將含有第9位的行稱為第 2個字節(jié)，將含有第17位的行稱為第3個字節(jié)。其結(jié)果是，為了向陣列 100中希望的地址進行訪問而需要從起始依次訪問，也就是說需要順序訪 問方式的訪問，不能進行在隨機訪問方式的情況下可實現(xiàn)的對希望的地址 進行的直接訪問。. 存儲陣列100中的各個數(shù)據(jù)單元，與字線和位(數(shù)據(jù))線相連，通過 選擇(施加選擇電壓)對應(yīng)的字線(行)而在對應(yīng)的位線上施加寫入電 壓，從而向數(shù)據(jù)單元寫入數(shù)據(jù)。另外，選擇對應(yīng)的字線(行)，并將對應(yīng) 的位線與IN/OUT控制器120連接，通過檢測電流的有無來讀出數(shù)據(jù)單元 的數(shù)據(jù)(1或者0)。另外，所說的本實施例中的規(guī)定地址單位，可以說 是通過向l根字線施加寫入電壓而可寫入的地址數(shù)(數(shù)據(jù)單元數(shù))。列選擇電路103與由地址計數(shù)器110計數(shù)的外部時鐘脈沖數(shù)相對應(yīng)， 依次將列(位線)與IN/OUT控制器120連接。例如，列選擇電路103與 表示由地址計數(shù)器110計數(shù)的時鐘脈沖數(shù)的8位的值中的低4位的值相對 應(yīng)地選擇位線。行選擇電路104與由地址計數(shù)器110計數(shù)的外部時鐘脈沖數(shù)相對應(yīng)地 依次向行(字線)施加選擇電壓。例如，行選擇電路104與表示由地址計 數(shù)器110計數(shù)的時鐘脈沖數(shù)的8位的值中的高4位的值相對應(yīng)地選擇字 線。如上所述，在本實施例的半導(dǎo)體存儲裝置10中，不對使用了地址數(shù) 據(jù)的存儲陣列100進行訪問，而是根據(jù)專門由地址計數(shù)器110計數(shù)的時鐘 脈沖數(shù)來執(zhí)行對希望的地址的訪問。地址計數(shù)器110與復(fù)位信號端子RSTT、時鐘信號端子SCKT、列選 擇電路103、行選擇電路104、寫/讀控制器140連接。地址計數(shù)器110通 過將經(jīng)由復(fù)位信號端子RSTT而輸入的復(fù)位信號設(shè)為0 (或者低)來復(fù)位為初始值，并在復(fù)位信號為l之后，與經(jīng)由外部時鐘信號端子SCKT而輸 入的時鐘脈沖的下降沿同步地對時鐘脈沖數(shù)進行計數(shù)(使計數(shù)值增加)。在本實施例中使用的地址計數(shù)器110是對與存儲陣列100的1行的數(shù)據(jù)單元數(shù)(位數(shù))相對應(yīng)的8個時鐘脈沖數(shù)進行存儲的8位的地址計數(shù) 器。另外，初始值只要與存儲陣列100的起始位置相關(guān)聯(lián)就可以是任意 值，通常將0用作初始值。地址計數(shù)器110具有用于設(shè)定應(yīng)計數(shù)的時鐘脈沖數(shù)的最大計數(shù)值的進 位部111。當(dāng)被計數(shù)的時鐘脈沖數(shù)達到最大計數(shù)值時，地址計數(shù)器110將 計數(shù)值返回到與存儲陣列100的起始位置相對應(yīng)的初始值。即，由地址計 數(shù)器110指定的地址為存儲陣列100的起始地址。在本實施例中使用的地址計數(shù)器110，在向存儲陣,列100寫入數(shù)據(jù)時 和從存儲陣列讀出數(shù)據(jù)時使用不同的最大計數(shù)值。具體而言，當(dāng)從寫/讀控 制器140接收到被請求的訪問是數(shù)據(jù)的寫入的通知吋，地址計數(shù)器110將 進位部111中的最大計數(shù)值設(shè)定為128位。另一方面，當(dāng)從寫/讀控制器 140接收到被請求的訪問是數(shù)據(jù)的讀出的通知時，地址計數(shù)器110將進位 部111的最大計數(shù)值設(shè)定為256位。在本實施例中，如前所述，使用具有EEPROM陣列IOI和掩模ROM 陣列102的存儲陣列100。 EEPROM陣列101具有第1個地址(00H) ~第 128個地址(7FH)的128個地址，掩模ROM陣列102具有第129個地址 (80H) 第192個地址(BFH)的64個地址。由于不能對掩模ROM陣列 102寫入數(shù)據(jù)，因此在寫入數(shù)據(jù)時，將地址計數(shù)器110的最大計數(shù)值，即 可由地址計數(shù)器110指定的存儲陣列IOO的最大地址設(shè)為第128個地址。 其結(jié)果是，可省略與不能寫入數(shù)據(jù)的掩模ROM陣列102相當(dāng)?shù)牡刂返挠?數(shù)，可降低寫入數(shù)據(jù)所需要的時間。另一方面，在讀出數(shù)據(jù)時，將地址計數(shù)器110的最大計數(shù)值，即可由 地址計數(shù)器110指定的存儲陣列100的最大地址設(shè)為第256個地址。其結(jié) 果是，對與掩模ROM陣列102相當(dāng)?shù)牡刂芬部蛇M行訪問，可讀出存儲在 掩模ROM陣列102中的數(shù)據(jù)。另外，掩模ROM陣列102是64位的數(shù)據(jù) 存儲區(qū)域，邏輯上可指定的掩模ROM陣列102的最大地址是192，但如上所述，在超過掩模ROM陣列102的最大地址之后，到地址達到256 (FFH)為止，輸出虛擬數(shù)據(jù)。IN/OUT控制器120是用于向存儲陣列100傳送被輸入到數(shù)據(jù)信號端 子SDAT上的寫入數(shù)據(jù)、或者接收從存儲陣列100讀出的數(shù)據(jù)并將其向數(shù) 據(jù)信號端子SDTA輸出的電路。IN/OUT控制器120與數(shù)據(jù)信號端子 SDAT、復(fù)位信號端子RSTT、存儲陣列100、寫/讀控制器140連接，根據(jù) 來自寫/讀控制器140的請求，對向存儲陣列100的數(shù)據(jù)傳送方向以及向數(shù) 據(jù)信號端子SDAT (與數(shù)據(jù)信號端子SDAT連接的信號線)的數(shù)據(jù)傳送方 向進行切換控制。在的數(shù)據(jù)信號端子SDTA向IN/OUT控制器120的輸入 信號線上，連接有暫時存儲由數(shù)據(jù)信號端子SDAT輸入的寫入數(shù)據(jù)的8位 鎖存器170。在8位鎖存器170中，通過輸入信號線從數(shù)據(jù)信號端子SDAT輸入的 數(shù)據(jù)隊列(MSB)被保持到8位，在達到8位寬度時，向EEPROM陣列 101寫入被保持的8位數(shù)據(jù)。8位鎖存器170是所說的FIFO型移位寄存 器，當(dāng)重新鎖存輸入數(shù)據(jù)的第9位時，釋放已被鎖存的第l位數(shù)據(jù)。IN/OUT控制器120在接通電源時、或者在復(fù)位時，將向存儲陣列100 的數(shù)據(jù)傳送方向設(shè)定為讀出方向，并使8位鎖存器170和IN/OUT控制器 120之間的輸入信號線為高阻抗，由此禁止對數(shù)據(jù)信號端子SDAT輸入數(shù) 據(jù)。該狀態(tài)被維持到由寫/讀控制器140輸入寫入處理請求。進而，在輸入 復(fù)位信號之后，經(jīng)由數(shù)據(jù)信號端子SDAT而輸入的數(shù)據(jù)隊列的起始4位數(shù) 據(jù)不被寫入存儲陣列100中，另一方面，存儲在存儲陣列100的起始4位 (其中第4位是無關(guān)的)的數(shù)據(jù)被送入ID比較器130中。其結(jié)果是存儲 陣列100的起始4位成只讀狀態(tài)。ID比較器130與時鐘信號端子SCKT、數(shù)據(jù)信號端子SDAT、復(fù)位信 號端子RSTT連接，并對在經(jīng)由數(shù)據(jù)信號端子SDAT輸入的輸入數(shù)據(jù)隊列 中所包含的識別數(shù)據(jù)和存儲在存儲陣列100 (EEPROM陣列101)中的識 別數(shù)據(jù)是否一致進行判斷。具體而言，ID比較器100取得在輸入復(fù)位信 號RST之后輸入的操作碼的起始3位的數(shù)據(jù)，即識別數(shù)據(jù)。ID比較器130 具有用于存儲包含在輸入數(shù)據(jù)隊列中的識別數(shù)據(jù)的3位寄存器(未圖示)、用于存儲經(jīng)由IN/OUT控制器120從存儲陣列IOO取得的最高3位 的識別數(shù)據(jù)的3位寄存器(未圖示)，并根據(jù)兩個寄存器的值是否一致來 判斷識別數(shù)據(jù)是否一致。在兩個識別數(shù)據(jù)一致的情況下，ID比較器130將 訪問允許信號EN送到寫/讀控制器140中。當(dāng)輸入了復(fù)位信號RST (RSTi或者為低)時，ID比較器130清除寄存器的值。寫/讀控制器140與IN/OUT控制器120、 ID比較器130、增量控制器 150、電荷泵電路160、時鐘信號端子SCKT、數(shù)據(jù)信號端子SDAT、復(fù)位 信號端子RSTT連接。寫/讀控制器140是如下一種電路，其與輸入復(fù)位信 號RST之后的第4個時鐘信號同步，確認經(jīng)由數(shù)據(jù)信號端子SDAT輸入的 寫入/讀出控制信息(接在3位的ID信息之后的第4位信息)，并將半導(dǎo) 體存儲裝置10的內(nèi)部動作切換為寫入或者讀串中的一種。具體而言，寫/ 讀控制器140在被輸入來自ID比較器130的訪問允許信號AEN和來自增 量控制器WEN1的寫入允許信號WEN1時，解析取得的寫入/讀出指令。 如果是寫入指令，則寫/讀控制器140相對于IN/OUT控制器120將總線信 號線的數(shù)據(jù)傳送方向切換為寫入方向，并發(fā)送允許寫入的寫入允許信號 WEN2，向電荷泵電路160請求生成寫入電壓。在本實施例中，當(dāng)被寫入到寫入限制行中的寫入數(shù)據(jù)DI是具有值增 加(增量)特性的數(shù)據(jù)時，判斷寫入數(shù)據(jù)DI是否是比已經(jīng)存儲在寫入限 制行的現(xiàn)有數(shù)據(jù)DE大的值，當(dāng)寫入數(shù)據(jù)DI是具有值減少(減量)特性的 數(shù)據(jù)時，判斷寫入數(shù)據(jù)DI是否是比已經(jīng)存儲在寫入限制行中的現(xiàn)有數(shù)據(jù) DE小的值，由此實現(xiàn)了寫入數(shù)據(jù)DI的數(shù)據(jù)化，降低或防止錯誤數(shù)據(jù)的輸 入。該功能在前一情況下由增量控制器提供，在后一情況下由減量控制器 提供。在本實施例中，在以下的說明中將前一情況作為例子進行說明。增量控制器150經(jīng)由信號線與復(fù)位信號端子RSTT、寫/讀控制器 140、電荷泵電路160連接。增量控制器150在內(nèi)部具有4位計數(shù)器151以 及8位內(nèi)部寄存器152、 153。增量控制器150判斷向?qū)懭胂拗菩兄袑懭氲?寫入數(shù)據(jù)DI是否是比已經(jīng)存儲在寫入限制行中的現(xiàn)有數(shù)據(jù)DE大的值，進 而執(zhí)行寫入EEPROM陣列101中的數(shù)據(jù)是否被正確寫入的判斷(校驗、 驗證)。增量控制器150在將寫入數(shù)據(jù)DI鎖存在8位鎖存器170中的定時，從EEPROM陣列101的寫入限制行讀出現(xiàn)有數(shù)據(jù)DE，并將其存儲在內(nèi)部具 有的8位內(nèi)部寄存器152中。增量控制器150對讀出的現(xiàn)有數(shù)據(jù)DE與輸 入到8位鎖存寄存器170中的寫入數(shù)據(jù)DI進行逐位比較，判斷寫入數(shù)據(jù) DI是否是比現(xiàn)有數(shù)據(jù)DE大的值的數(shù)據(jù)。另外，為了使處理快速化以及削 減電路規(guī)模，輸入的寫入數(shù)據(jù)優(yōu)選為MSB。當(dāng)寫入數(shù)據(jù)DI是比現(xiàn)有數(shù)據(jù)DE大的值的數(shù)據(jù)時，增量控制器150向 寫/讀控制器140輸出寫入允許信號WEN1。另外，在寫入限制行涉及多行 時，僅在所有寫入限制行的寫入數(shù)據(jù)DI是比現(xiàn)有數(shù)據(jù)DE大的值的數(shù)據(jù) 時，增量控制器150輸出寫入允許信號WEN1。增量控制器150在寫入了寫入數(shù)據(jù)之后，驗證是否正確地寫入了數(shù) 據(jù)，在寫入數(shù)據(jù)未被正確寫入的情況下，將存儲在內(nèi)部具有的8位內(nèi)部寄 存器152中的現(xiàn)有數(shù)據(jù)DE寫回到存儲陣列100中。當(dāng)進行寫入數(shù)據(jù)的驗 證時，增量控制器150中所具有的4位計數(shù)器151從寫入備用狀態(tài)相對于 外部時鐘信號以8位的延遲，從電荷泵電路160中具有的內(nèi)部振蕩器162 接收內(nèi)部時鐘信號，并幵始向上計數(shù)。由4位計數(shù)器151向上計數(shù)的計數(shù) 值被輸入到列選擇電路103、行選擇電路104中，并且剛剛被寫入的現(xiàn)有 數(shù)據(jù)DE被讀出。電荷泵電路160是如下所述電路，其按照前面所述，根據(jù)來自寫/讀控 制器140的請求信號，將向EEPROM陣列101寫入數(shù)據(jù)時所需要的寫入 電壓提供到經(jīng)由列選擇電路103而選擇的位線上。電荷泵電路160具有用 于生成升高電壓時生成需要的動作頻率的內(nèi)部振蕩器162，其通過升高經(jīng) 由正極電源端子VDDT而得到的電壓來生成需要的寫入電壓。讀出處理參照圖3以及圖4，對本實施例中的半導(dǎo)體存儲裝置10的讀出動作進 行說明。圖3是表示執(zhí)行讀出動作時的復(fù)位信號RST、外部時鐘信號 SCK、數(shù)據(jù)信號SDA、地址計數(shù)器值的時間關(guān)系的時序圖。圖4是表示由 本實施例的半導(dǎo)體存儲裝置10以及主機執(zhí)行的數(shù)據(jù)讀出處理的處理例程 的流程圖。在讀出動作之前，先對基于操作碼進行的識別信息的確認、讀出/寫入 指令的確認處理進行說明。當(dāng)通過主機(例如，參照圖8)復(fù)位狀態(tài)(RST=0或者為低)被解除(RST=1或者為高)時(步驟Shl00)，半導(dǎo) 體存儲裝置10開始存儲器側(cè)的讀出處理。主機與外部時鐘信號同步地將 含有4位操作碼的數(shù)據(jù)信號SDA輸出到半導(dǎo)體存儲裝置10的數(shù)據(jù)信號端 子SDTA中。更具體而言，主機首先將3位識別信息向半導(dǎo)體存儲裝置10 發(fā)送(步驟Shl02)。如圖3所示，在存儲陣列100中，在起始3位存儲 識別信息ID0、 ID1、 ID2，在起始第4位存儲用于決定寫入或者讀出的指 令位。識別信息的比較如下執(zhí)行。半導(dǎo)體存儲裝置10的ID比較器130執(zhí)行用于判斷輸入的識別信息和 存儲在存儲陣列IOO中的識別信息是奇一致的ID檢索處理(Sm100)。具 體而言，ID比較器130取得與復(fù)位信號RST從低切換到高之后的3個時 鐘信號SCK的上升沿同步被輸入到數(shù)據(jù)信號端子SDAT上的數(shù)據(jù)，即3 位識別信息，并將其存儲到第1個3位寄存器。與此同時，ID比較器130 從由地址計數(shù)器IIO的計數(shù)值OO、 01、 02指定的存儲陣列IOO的地址中取 得數(shù)據(jù)，即取得存儲在存儲陣列IOO中的識別信息，并將其存儲在第2個 3位寄存器中。ID比較器BO判斷存儲在第1、第2寄存器中的識別信息是否一致， 在識別信息不一致(步驟Sml00:不一致)時，通過IN/OUT控制器120 來保持8位鎖存器170和IN/OUT控制器120之間的輸入信號線的高阻抗 的狀態(tài)。其結(jié)果是，對存儲陣列100的訪問不被允許，數(shù)據(jù)讀出處理結(jié) 束。另一方面，當(dāng)?shù)?、第2寄存器中存儲的識別信息一致(步驟 Sml00: —致)時，ID比較器130對寫/讀控制器140輸出訪問允許信號 AEN。主機與從復(fù)位信號RST的低向高切換后的第4個時鐘信號SCK的上 升沿同步將指令位(讀出指令，例如，0的位)輸入到數(shù)據(jù)信號端子 SDAT上(步驟Shl04)。接收了訪問允許信號AEN的寫/讀控制器140取 得經(jīng)由數(shù)據(jù)信號端子SDAT而送到總線信號線上的指令位并判斷是否是寫 入指令。當(dāng)取得的指令位不是寫入指令時，寫/讀控制器140向IN/OUT控制器120輸出讀出指令。接收讀出指令的IN/OUT控制器120將存儲陣列 100的數(shù)據(jù)傳送方向改變?yōu)樽x出方向(輸出狀態(tài))(步驟Sml02)，允許 來自存儲陣列IOO的數(shù)據(jù)傳送。另外，寫/讀控制器140向地址計數(shù)器110通知被請求的訪問是數(shù)據(jù)的 讀出。在接收該通知后，地址計數(shù)器110的進位部111將最大計數(shù)值設(shè)定 為256位。主機向半導(dǎo)體存儲裝置10的時鐘信號端子SCKT輸出希望訪問的地 址，即與存儲有希望讀出的數(shù)據(jù)的地址相對應(yīng)的時鐘脈沖數(shù)的時鐘信號 SCK (步驟Shl06)。半導(dǎo)體存儲裝置10的地址計數(shù)器110與時鐘信號SCK的下降沿同步 向上計數(shù)，由此對輸入時鐘脈沖數(shù)進行計數(shù)(Sml04)。另外，由于輸入 操作碼后的地址計數(shù)器110的計數(shù)值是04，因此存儲在存儲陣列100的 04H中的現(xiàn)有數(shù)據(jù)DE被讀出。本實施例的半導(dǎo)體存儲裝置IO的存儲陣列 100只有00H BFH的地址，但如前所述，地址計數(shù)器110向上計數(shù)到在進 位部111中設(shè)定的256位(地址FFH)。地址COH FFH是虛擬區(qū)域，其 對應(yīng)的地址在存儲陣列100中不存在，在訪問該虛擬區(qū)域的期間，向數(shù)據(jù) 信號端子SDAT輸出值"0"。當(dāng)由地址計數(shù)器110向上計數(shù)到與地址 FFH相對應(yīng)的時鐘脈沖數(shù)，即256時，由地址計數(shù)器IIO指定的存儲陣列 100上的地址將返回到地址OOH (步驟Sml06) 。 g卩，在地址計數(shù)器110 的8位寄存器的值(位)全變?yōu)?時，存儲陣列100中的EEPROM101的 起始地址OOH被指定為下一個訪問地址。存儲在存儲陣列中的現(xiàn)有數(shù)據(jù)DE與時鐘信號SCK的下降沿同步經(jīng)由 IN/OUT控制器120被依次輸入到數(shù)據(jù)信號端子SDAT上(步驟 Sml08)，輸出的現(xiàn)有數(shù)據(jù)DE在時鐘信號SCK的下一個下降沿到來之前 的期間被保持。 一旦時鐘信號SCK下降，地址計數(shù)器IIO中的計數(shù)值增加 1位，其結(jié)果是，存儲在存儲陣列100中的下一地址(數(shù)據(jù)單元)中的現(xiàn) 有數(shù)據(jù)DE被輸出到數(shù)據(jù)信號端子SDAT。與時鐘信號SCK同步地反復(fù)執(zhí) 行該動作，直到達到希望的地址為止。即，由于本實施例中的半導(dǎo)體存儲 裝置10是順序訪問型的存儲裝置，因此，主機必須發(fā)出與希望讀出或?qū)懭氲牡刂废鄬?yīng)的數(shù)目的時鐘信號脈沖，并將地址計數(shù)器110的計數(shù)值增 加到與規(guī)定的地址相對應(yīng)的計數(shù)值。其結(jié)果是，現(xiàn)有數(shù)據(jù)DE與時鐘信號 SCK同步，從通過被依次增加的地址計數(shù)器110的計數(shù)值指定的地址被順 序地讀出。主機接收從半導(dǎo)體存儲裝置IO順序輸出的數(shù)據(jù)(步驟Shl08)。如上 所述，由于本實施例中的存儲陣列IOO是順序訪問存儲器，因此，在到達 希望的地址為止，存儲在存儲陣列100中的數(shù)據(jù)被依次讀出。主機將從半 導(dǎo)體存儲裝置10中輸出的數(shù)據(jù)和向半導(dǎo)體存儲裝置輸出的時鐘脈沖數(shù)對 應(yīng)起來進行管理，由此確定并取得希望的地址數(shù)據(jù)(ShllO)。在讀出動作結(jié)束之后，從主機輸入0或者低的復(fù)位信號RST，半導(dǎo)體 存儲裝置10變?yōu)榈却邮障鞔a的等待狀態(tài)。當(dāng)輸入了復(fù)位信號RST (=0或為低)時，地址計數(shù)器IIO、 IN/OUT控制器120、 ID比較器130、 寫/讀控制器140、以及增量控制器150被初始化。寫入處理參照圖5以及圖6，對本實施例的半導(dǎo)體存儲裝置10中的寫入動作進 行說明。圖5是表示執(zhí)行寫入動作時的復(fù)位信號RST、外部時鐘信號 SCK、數(shù)據(jù)信號SDA、地址計數(shù)器值的時間關(guān)系的時序圖。圖6是表示由 本實施例的半導(dǎo)體存儲裝置10以及主機執(zhí)行的數(shù)據(jù)寫入處理的處理例程 的流程圖。在本實施例中的半導(dǎo)體存儲裝置10中，以行單位(8位單 位)，即以規(guī)定地址單位(8地址單位)執(zhí)行寫入。當(dāng)通過主機(例如，參照圖8)復(fù)位狀態(tài)(RST=0或者為低)被解除 (RST4或者為高)(步驟Sh200)時，半導(dǎo)體存儲裝置IO開始進行存儲 器側(cè)的寫入處理。另外，嚴格地講，操作碼的解析處理過程并沒有被決定 為是寫入處理還是讀出處理，但根據(jù)說明的情況，下面有時也將操作碼的 解析處理過程包含在內(nèi)稱為寫入處理。主機與外部時鐘信號同步地將含有4位操作碼的數(shù)據(jù)信號SDA輸入 到半導(dǎo)體存儲裝置10的數(shù)據(jù)信號端子SDAT上。更具體而言，主機首先 向半導(dǎo)體存儲裝置10發(fā)送3位識別信息(步驟Sh202)。半導(dǎo)體存儲裝置10的ID比較器130執(zhí)行用于判斷輸入的識別信息與存儲在存儲陣列100中的識別信息是否一致的ID檢索處理(Sm200)。具 體而言，ID比較器130取得與復(fù)位信號RST從低切換到高之后的3個時 鐘信號SCK的上升沿同步而輸入到數(shù)據(jù)信號端子SDAT上的數(shù)據(jù)，g卩，3 位識別信息，并將其存儲在第1個3位寄存器中。與此同時，ID比較器 130從由地址計數(shù)器IIO的計數(shù)器值OO、 01、 02指定的存儲陣列100的地 址中取得數(shù)據(jù)，即，取得存儲在存儲陣列100中的識別信息，并將其存儲 在第2個3位寄存器中。ID比較器130判斷存儲在第1、第2寄存器中的識別信息是否一致， 在識別信息不一致的情況下(步驟Sm200:不一致)，通過IN/OUT控制 器120保持8位鎖存器170和IN/OUT控制器120之間的輸入信號線的高 阻抗的狀態(tài)。其結(jié)果是，對存儲陣列100的訪問不被允許，讀出數(shù)據(jù)處理 結(jié)束。另一方面，ID比較器130在存儲在第1、第2寄存器中的識別信息 一致的情況下(步驟Sm200: —致)，向?qū)?讀控制器140輸出訪問允許信 號AEN。主機與復(fù)位信號RST的低向高切換后的第4個時鐘信號SCK的上升 沿同步，將指令位(寫入指令，例如，1的位)輸入到數(shù)據(jù)信號端子 SDAT (步驟Sh204)。接收訪問允許信號AEN的寫/讀控制器140取得經(jīng) 由數(shù)據(jù)信號端子SDAT而送到總線信號線的指令位，并判斷是否是寫入指 令。寫/讀控制器140在取得的指令位是寫入指令、并且從增量控制器150 接收了寫入允許信號WEN1的情況下，向IN/OUT控制器120輸出寫入允 許信號WEN2。接收了寫入指令的IN/OUT控制器120將對存儲陣列100 的數(shù)據(jù)傳送方向變更為寫入方向(輸入狀態(tài))(步驟Sm202)，允許向存 儲陣列IOO的數(shù)據(jù)傳送。另外，寫/讀控制器140向地址計數(shù)器110通知被請求的訪問是數(shù)據(jù)的 寫入。在接收該通知之后，地址計數(shù)器110的進位部111將最大計數(shù)值設(shè) 定為128位。主機將與期望訪問的地址、即期望進行數(shù)據(jù)寫入的地址相對應(yīng)的時鐘 脈沖數(shù)的時鐘信號SCK向半導(dǎo)體存儲裝置10的時鐘信號端子SCKT輸出 (步驟Sh206)。當(dāng)由地址計數(shù)器110向上計數(shù)到與地址7FH相對應(yīng)的時鐘脈沖數(shù)、即128時，由地址計數(shù)器110指定的存儲陣列100的地址返回到地址00H (步驟Sm206)。即，在地址計數(shù)器110的8位地址寄存器的 第8位的值(最高位)變?yōu)?的時刻，存儲陣列100中的EEPROM101的 起始地址OOH被指定為下一個訪問地址。如圖5所示，在輸入了操作碼之后，向時鐘信號端子SCKT輸入4個 時鐘信號作為虛擬寫時鐘(dummy write clock)，從而變?yōu)閷懭雮溆脿?態(tài)。主機將寫入數(shù)據(jù)發(fā)送到半導(dǎo)體存儲裝置10的數(shù)據(jù)信號端子SDAT 上。地址計數(shù)器110由于與時鐘信號SCK的下降沿同步向上計數(shù)，因此， 寫入備用狀態(tài)后的地址計數(shù)器110的計數(shù)值變?yōu)?8。因此，經(jīng)由數(shù)據(jù)信號 端子SDAT接收的數(shù)據(jù)與向上計數(shù)相對應(yīng)地從存儲陣列100的地址08H開 始以8位單位被寫入.(步驟Sm208)。在本實施例中，向1行8位的存儲陣列100中寫入16位長的寫入數(shù) 據(jù)。當(dāng)進行寫入處理時，首先，寫入數(shù)據(jù)DI的最高位(MSB)丌始的8 位數(shù)據(jù)與寫入數(shù)據(jù)DI的上升沿同步，依次被鎖存在8位鎖存器170中。 另外，與時鐘信號SCK的下降沿同步，存儲陣列100的第8個地址以后的 現(xiàn)有數(shù)據(jù)依次被輸出到數(shù)據(jù)輸出信號線(數(shù)據(jù)信號端子SDA)上，直到向 IN/OUT控制器120輸出寫入允許信號WEN2為止。輸出到數(shù)據(jù)輸出信號 線上的現(xiàn)有數(shù)據(jù)DE被輸入到增量控制器150中，并與鎖存在8位鎖存器 170中的寫入數(shù)據(jù)DI —起被用于判斷增量控制器150中的寫入數(shù)據(jù)DI是 否是比現(xiàn)有數(shù)據(jù)DE大的值。該判斷處理在寫入備用狀態(tài)之后的第8個周 期的時鐘信號SCK上升沿之后(=1或者為高)執(zhí)行。接收了寫入允許信號WEN2的IN/OUT控制器120將對存儲陣列100 的數(shù)據(jù)傳送方向變更為寫入方向，解除在8位鎖存器170和IN/OUT控制 器之間的信號線的高阻抗設(shè)定，從而允許數(shù)據(jù)傳送。其結(jié)果是，寫入數(shù)據(jù) DI的值(0或者1)被傳送到在存儲陣列100的各位線上。寫/讀控制器 140在寫入備用狀態(tài)之后的第8個周期的時鐘信號SCK上升沿之后，向電 荷泵電路160請求生成寫入電壓，生成的寫入電壓被施加到由列選擇電路 103選擇的位線上、在本實施例中被施加到所有位線上，其結(jié)果是，存儲 在8位鎖存器170中的8位數(shù)據(jù)"1"和"0"被一次寫入到寫入限制行中。一旦第8個周期的時鐘信號SCK的下降時，地址計數(shù)器110的計數(shù)值就增加1，從而執(zhí)行應(yīng)寫入下一個地址(8個地址大小)的寫入數(shù)據(jù)DI (第2字節(jié)的數(shù)據(jù))的取入。另外，在第8個周期的時鐘信號SCK的下降 之后的時鐘為低的期間，執(zhí)行用于判斷剛剛寫入的現(xiàn)有數(shù)據(jù)DE和被用于 寫入的寫入數(shù)據(jù)DI是否一致的校驗處理。g卩，在時鐘為低的期間，增量 控制器150中所具有的4位計數(shù)器151將用于指定剛剛寫入的8位現(xiàn)有數(shù) 據(jù)DE的地址的計數(shù)值輸入到列選擇電路103以及行選擇電路104中。其 結(jié)果是，從IN/OUT控制器120輸出剛剛寫入的8位現(xiàn)有數(shù)據(jù)DE，該現(xiàn)有 數(shù)據(jù)DE經(jīng)由IN/OUT控制器120被存儲在增量控制器150所具有的8位 內(nèi)部寄存器153中。增量控制器150驗證存儲在8位內(nèi)部寄存器153中的 8位的現(xiàn)有數(shù)據(jù)DE與存儲在8位鎖存器170中的8位的寫入數(shù)據(jù)DI是否 一致。在本實施例中，由于寫入數(shù)據(jù)DI是16位長的數(shù)據(jù)，并且寫入限制行 為2行(8地址X2)，因此執(zhí)行兩次上述處理，就能完成對寫入限制行的 寫入數(shù)據(jù)DI的寫入。在完成寫入數(shù)據(jù)DI的寫入之后，由主機將復(fù)位信號 RST (=0或者低)輸入到復(fù)位信號端子RSTT上，從而變?yōu)榈却邮詹僮?碼的等待狀態(tài)，完成寫入處理。另外，由主機送出的寫入數(shù)據(jù)除了與期望改寫的地址相對應(yīng)的數(shù)據(jù)之 外，還具有與目前存儲在存儲陣列100中的數(shù)據(jù)相同的值(0或者1)。 即，在存儲陣列100中不被改寫的地址的數(shù)據(jù)被相同的值覆蓋。當(dāng)輸入了復(fù)位信號RST (=0或者為低)時，地址計數(shù)器110、 IN/OUT控制器120、 ID比較器130、寫/讀控制器140以及增量控制器150 被初始化。參照圖7，對本實施例中的半導(dǎo)體存儲裝置10的應(yīng)用例進行說明。圖 7是表示本實施例中的半導(dǎo)體存儲裝置的應(yīng)用例的說明圖。包括在由容納 耗材的容納容器，例如，容納作為印刷記錄材料的墨水的墨水容納體 310、 311、 312中具備本實施例的半導(dǎo)體存儲裝置10。當(dāng)將各個墨水容納 體310、 311、 312安裝在印刷裝置上時，印刷裝置所具備的主機300與總線連接。即，來自主機300的數(shù)據(jù)信號線SDA、時鐘信號線SCK、復(fù)位信 號線RST、正極電源線VDD、以及負極電源線VSS與各個墨水容納體 310、 311、 312所具有的半導(dǎo)體存儲裝置IO連接。在該應(yīng)用例中，墨水剩 余量或者墨水消耗量等與墨水有關(guān)的量的信息被存儲在半導(dǎo)體存儲裝置10 中。如上說明，根據(jù)本實施例的半導(dǎo)體存儲裝置10，在進行數(shù)據(jù)寫入時和 進行數(shù)據(jù)讀出時，由于地址計數(shù)器110的最大計數(shù)值不同，因此即使在半 導(dǎo)體存儲裝置10具有多個不同的數(shù)據(jù)存儲區(qū)域的情況下，也能夠使指定 地址所需的電路結(jié)構(gòu)小型化，從而可使半導(dǎo)體存儲裝置10為小型的。 即，在進行數(shù)據(jù)寫入時，將與可寫入數(shù)據(jù)的EEPROM陣列101的最大地 址相對應(yīng)的諄設(shè)定為最大計數(shù)值，在進行數(shù)據(jù)讀出時，將與掩模ROM陣 列102的最大地址(邏輯地址數(shù)+虛擬地址數(shù))相對應(yīng)的值設(shè)定為最大計 數(shù)值，因此可通過單個的地址計數(shù)器110來進行對EEPROM陣列101的 數(shù)據(jù)寫入、以及從EEPROM陣列101和掩模ROM陣列102的數(shù)據(jù)讀出。 另外，在本實施例中，由于存儲陣列100中的存儲容量的最大值被設(shè)定為 2n，因此應(yīng)從地址計數(shù)器110連到存儲陣列100上的信號線2根足夠了， 從而能夠簡化用于譯碼地址的電路。與此相對，通常存在如下問題對于 EEPROM陣列101和掩模ROM陣列102中的每一個需要具有用于編碼地 址的電路結(jié)構(gòu)，從而半導(dǎo)體存儲裝置的電路規(guī)模變大。另外，當(dāng)存儲陣列 中的存儲容量的最大值不是2n的情況下，應(yīng)從地址計數(shù)器連接到存儲陣列 上的控制線需要3根以上，因此電路規(guī)模變大。另外，由于寫入數(shù)據(jù)時的最大計數(shù)值比在讀出數(shù)據(jù)時的最大計數(shù)值 小，因此可實現(xiàn)提高半導(dǎo)體存儲裝置10中的數(shù)據(jù)的寫入處理速度。艮口， 雖然與數(shù)據(jù)的讀出相比數(shù)據(jù)的寫入更需要時間，但是，在進行數(shù)據(jù)寫入 時，由于不對不能寫入數(shù)據(jù)的掩模ROM陣列102執(zhí)行地址指定處理，因 此，可縮短半導(dǎo)體存儲裝置10中的數(shù)據(jù)的寫入時間。另一方面，在進行 數(shù)據(jù)讀出時，由于還對掩模ROM陣列102執(zhí)行地址指定處理，因此，可 從EEPROM陣列101以及掩模ROM陣列102中讀出期望的數(shù)據(jù)。其他實施例(1) 半導(dǎo)體存儲裝置10中的數(shù)據(jù)寫入處理速度的提高在出廠的時候?qū)EPROM區(qū)域101進行數(shù)據(jù)、識別信息的寫入處理時更為顯著。在向 EEPROM區(qū)域101寫入數(shù)據(jù)以及識別信息之前，在EEPROM區(qū)域101的 起始3位中存儲有虛擬的識別信息，例如111。主機將111作為操作碼識 別信息發(fā)送給半導(dǎo)體存儲裝置10，開始對EEPROM陣列101的數(shù)據(jù)寫 入。數(shù)據(jù)的寫入，經(jīng)過從EEPROM陣列101的第2行到第16行的寫入， 并對第1行寫入識別信息而完成。艮口，當(dāng)從地址08H開始以8位單位寫入數(shù)據(jù)，并完成對地址78H (第 16行)的數(shù)據(jù)寫入時，地址為7FH (被輸入的時鐘脈沖數(shù)為128)，因 此，與下一時鐘脈沖的輸入相對應(yīng)，由地址計數(shù)器110指定的地址變?yōu)?EEPROM陣列101的起始地址，即00H。主機將應(yīng)寫入第1行的信,息、例 如將包含與墨水顏色、墨水種類相對應(yīng)的識別信息的8位數(shù)據(jù)輸出給半導(dǎo) 體存儲裝置。其結(jié)果是，在EEPROM陣列101的第1行中寫入希望的識 別信息。這樣，通過最后寫入應(yīng)存儲到EEPROM陣列101的第1行中的 識別信息，能夠利用通常的半導(dǎo)體存儲裝置10的訪問邏輯來執(zhí)行 EEPROM陣列101的編程(初始數(shù)據(jù)的寫入)。另外，驗證EEPROM陣列101以及掩模ROM陣列102的編程是否被 正常執(zhí)行時，地址計數(shù)器110的最大計數(shù)值被設(shè)定為掩模ROM陣列102 的最大地址(邏輯地址數(shù)+虛擬地址數(shù))，因此數(shù)據(jù)的讀出可執(zhí)行到掩模 ROM陣列的地址BFH為止。(2) 在上述實施例中，作為應(yīng)用例使用墨盒，但除此之外在調(diào)色劑 盒中也可得到相同的效果。另外，當(dāng)將來發(fā)明應(yīng)用到預(yù)付卡存儲貨幣等價 信息的介質(zhì)中時也能夠得到相同的效果。(3) 上述實施例中的校驗處理也可以使用4位計數(shù)器以及內(nèi)部振蕩 器162，并使用鎖存在8位內(nèi)部寄存器153中現(xiàn)有數(shù)據(jù)DE1和鎖存在8位 鎖存器170中的寫入DI1以8位單位執(zhí)行?；蛘撸部梢圆痪哂?位計數(shù) 器151以及8位內(nèi)部寄存器153，而通過對從8位鎖存寄存器170中的 MSB以1位單位發(fā)出的第1個字節(jié)的寫入數(shù)據(jù)DI1和從存儲陣列100的第 1寫入限制行中的MSB以1位單位讀出的現(xiàn)有數(shù)據(jù)DEI以1位單位進行比較來執(zhí)行。在該情況下，不需要增量控制器150。(4) 在上述實施例中將多個不同的數(shù)據(jù)存儲區(qū)域作為例子進行了說明，但是，本發(fā)明也能夠應(yīng)用于例如僅具有EEPROM陣列101的情況。 即，當(dāng)禁止對EEPROM陣列101的規(guī)定行之后的改寫，只執(zhí)行到規(guī)定行 為止的改寫時，通過將規(guī)定行的最終地址設(shè)為最大計數(shù)值，可防止對 EEPROM陣列的規(guī)定行之后的寫入，并可使到規(guī)定行為止的改寫處理變得 迅速化。(5) 在上述實施例中，將16位長的寫入數(shù)據(jù)作為例子進行了說明， 但除此之外本發(fā)明同樣適于對具有24位長、32位長等成倍于存儲陣列 100的l行位長的數(shù)據(jù)長度的數(shù)據(jù)，并能夠得到相同的效果。.以上，根據(jù)若干實施例對本發(fā)明進行了說明，但是，上述的發(fā)明的實 施方式是用于更容易地理解本發(fā)明的，而不是限制本發(fā)明的。本發(fā)明可在 不脫離其宗旨和權(quán)利要求書內(nèi)進行變更、改進，同時在本發(fā)明中包括其等價物也是不言而喻的。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征在于，包括地址計數(shù)器，對計數(shù)值進行計數(shù)來指定作為訪問對象的對象地址，并且在進行數(shù)據(jù)的讀出時和進行數(shù)據(jù)的寫入時最大計數(shù)值不同；非易失性存儲陣列，被順序訪問到由所述地址計數(shù)器指定的對象地址為止；數(shù)據(jù)寫入單元，從所述存儲陣列的所述對象地址以規(guī)定的地址單位將寫入數(shù)據(jù)寫入；以及數(shù)據(jù)讀出單元，從所述存儲陣列的對象地址讀出數(shù)據(jù)。
2. 如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于， 所述地址計數(shù)器，在將計數(shù)值計數(shù)到各個所述最大計數(shù)值之后，指定所述存儲陣列的起始地址。
3. 如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于，所述地址計數(shù)器，與從所述半導(dǎo)體存儲裝置的外部輸入的外部時鐘信 號同步對所述外部時鐘信號數(shù)進行計數(shù)。
4. 如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于， 所述存儲陣列包括具有第1最終地址的第1存儲區(qū)域和具有第2最終地址并與所述第1存儲區(qū)域連續(xù)的第2存儲區(qū)域，所述寫入時的最大計數(shù)值是與所述第1最終地址對應(yīng)的計數(shù)值， 所述讀出時的最大計數(shù)值是在與所述第2最終地址對應(yīng)的計數(shù)值上加上規(guī)定值之后的值。
5. 如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于， 所述地址計數(shù)器在計數(shù)到各個最大計數(shù)值之后，指定所述存儲陣列中的所述第1存儲區(qū)域的起始地址。
6. 如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于， 所述第1存儲區(qū)域是可寫入數(shù)據(jù)的存儲區(qū)域， 所述第2存儲區(qū)域是只可讀出數(shù)據(jù)的存儲區(qū)域。
7. 如權(quán)利要求6所述的半導(dǎo)體存儲區(qū)域，其特征在于，所述第1存儲區(qū)域是可存儲128位數(shù)據(jù)的存儲區(qū)域，所述第2存儲區(qū)域是可存儲64位數(shù)據(jù)的存儲區(qū)域，所述地址計數(shù)器是8位地址計數(shù)器，在寫入時，在第8位的值取1之 后，指定所述第1存儲區(qū)域的起始地址，在讀出時，在8位的值全部取1 之后，指定所述第1存儲區(qū)域的起始地址。
8. —種可裝卸地安裝在印刷裝置上的、容納印刷記錄材料的印刷記錄 材料容器，包括容納部，容納所述印刷記錄材料；以及 權(quán)利要求1到7中任一項所述的半導(dǎo)體存儲裝置。
9. 一種印刷系統(tǒng)，包括印刷裝置，以及可裝卸地安裝在印刷裝置上 的、權(quán)利要求8所述的印刷記錄材料容器，所述印刷系統(tǒng)的特征在于，所述印刷裝置具有主機，該主機與安裝在所述印刷記錄材料容器上的 半導(dǎo)體存儲裝置經(jīng)由數(shù)據(jù)信號線、時鐘信號線、復(fù)位信號線、正極電源 線、以及負極電源線而總線連接，并向所述半導(dǎo)體存儲裝置發(fā)送與在印刷 裝置中消耗的印刷記錄材料有關(guān)的量的信息，安裝在所述印刷記錄材料容器上的半導(dǎo)體存儲裝置將接收的與印刷記 錄材料有關(guān)的量的信息存儲在所述存儲陣列中。
10. —種半導(dǎo)體存儲裝置中的地址管理方法，所述半導(dǎo)體存儲裝置具 有被順序訪問到由與外部時鐘同步而進行計數(shù)的地址計數(shù)器指定的對象地 址為止的非易失性存儲陣列，所述地址管理方法的特征在于，判斷對所述存儲陣列的訪問請求是寫入請求或者讀出請求中的哪一個，當(dāng)所述訪問請求是寫入請求、并且將所述外部時鐘計數(shù)到第l最大計 數(shù)值時，指定所述存儲陣列的起始地址，當(dāng)所述訪問請求是讀出請求、并且將所述外部時鐘計數(shù)到比所述第1 最大計數(shù)值大的第2最大計數(shù)值時，指定所述存儲陣列的起始地址。
全文摘要
半導(dǎo)體裝置(10)在被請求的訪問是對存儲陣列(100)的數(shù)據(jù)寫入時，將地址計數(shù)器(110)的進位部(111)中的最大計數(shù)值設(shè)定為128位。另一方面，半導(dǎo)體存儲裝置(10)在被請求的訪問是對存儲陣列(100)的數(shù)據(jù)讀出時，將地址計數(shù)器(110)的進位部(111)中的最大計數(shù)值設(shè)定為256位。其結(jié)果是，實現(xiàn)了用于指定EEPROM陣列(101)以及掩模ROM陣列(102)中的希望的地址所需要的電路結(jié)構(gòu)的小型化。
文檔編號G11C16/06GK101228589SQ20068002725
公開日2008年7月23日 申請日期2006年7月21日 優(yōu)先權(quán)日2005年7月25日
發(fā)明者朝內(nèi)升 申請人:精工愛普生株式會社