專利名稱：具有與邏輯電路電源電壓不同的存儲器分立電源電壓的集成電路的制作方法
具有與邏輯電路電源電壓不同的 存儲器分立電源電壓的集成電路技術領域
l電源電壓兩者供電。時鐘門控器26由Vt電源電壓供電。電 平移動器20和時鐘門控器26被耦合為從邏輯電路12接收時鐘輸入 (gclk)和一個或更多個使能輸入(En)。時鐘門控器26被配置為 對字線驅動器22產(chǎn)生時鐘輸出(clk)，并且電平移動器20也被配置 為對字線驅動器22產(chǎn)生時鐘輸出(clk_e)。字線驅動器22進一步被 耦合為從邏輯電路12接收一個或更多個地址輸入(Addr輸入)。字 線驅動器22被配置為對存儲器陣列24產(chǎn)生一組位線(WLO...WLN )。 存儲器陣列24還被耦合為從邏輯電路12接收數(shù)據(jù)(Din)以及向邏 輯電路12提供數(shù)據(jù)(Dout).此外，存儲器陣列24被耦合為從控制 信號發(fā)生器28接收各種控制信號。比如，控制信號可以包括寫使能 (WE )信號和讀使能(RE )信號?？刂菩盘栠€可以包括預充電(PChg ) 信號，以及其它任何所需的控制信號?？刂菩盘柊l(fā)生器28可以由來 自邏輯電路12的相應的控制輸入為存儲器陣列24產(chǎn)生控制信號，并 且在一些實施方案中，可以對控制信號進行電平移動。[0022存儲器陣列24可以包含由VM電源電壓供電的多個存儲 器單元。然而，存儲器電路14A被設計為用于提供通過邏輯電路12 對存儲器陣列24的訪問，即使邏輯電路12由小于VM電源電壓的 電源電壓供電。每個存儲器單元被激活，用于通過被耦合到該存儲器 單元的位線WL0…WLN之一來訪問(讀或寫)。被耦合到相同位線 的一個或多個存儲器單元構成了存儲器陣列24中用于訪問的"字"。 即，字的這些位可以被成組地讀/寫。字的寬度因而可以為來自存儲器 陣列24的Din和Dout信號的寬度。0023因為存儲器單元由VM電源電壓供電，所以字線也可以由 VM電源電壓供電。即，當字線被置高(asserted high)時，字線可以 近似為VM電壓。因而，字線驅動器22由VM電源電壓供電。[0024字線驅動器22基于來自邏輯電路12的地址輸入來激活給 定字線。對于由邏輯電路12所產(chǎn)生的給定訪問，該地址標識存儲器 陣列24中要被訪問的字。在一些實施方案中，邏輯電路12可以包括 部分或完全地對地址譯碼的電路，并且地址輸入可以是被部分或完全地譯碼的地址。替代地，字線驅動器22可以實現(xiàn)完全譯碼功能，并 且地址輸入可以對地址編碼。通常，每個不同的地址引起不同的字線 WL0到WLN被置為有效。[0025因為字線驅動器22由VM電源電壓供電，所以輸入到被 耦合到p型金屬氧化物半導體(PMOS)晶體管的柵極的字線驅動器 22的輸入在被驅動為高電平時可以被驅動到VM電壓(以確保由VM 電源電壓供電的PMOS晶體管在柵極被驅動為高電平時被完全關 斷)。即，如果PMOS晶體管的柵極被驅動到比它源極上VM電源電 壓小的電壓，那么PMOS晶體管的柵-源電壓仍然為負，從而PMOS 晶體管可能仍然是激活的，即使它邏輯上應為被無效(deactivated) 的。如果用靜態(tài)互補MOS (CMOS)電路來設計字線驅動器22，那 么每個輸入將被耦合到PMOS晶體管的柵極并將在被驅動為高電平 時被驅動到VM電壓。在一個實施方案中，字線驅動器22可以用動態(tài) 邏輯門實現(xiàn)。因而，對電路預充電的時鐘信號(clk一e)被耦合到PMOS 晶體管的柵極并可以被驅動到VM電壓。耦合到n型MOS ( NMOS ) 晶體管的柵極的其他信號可以由VL電壓驅動。從而，來自邏輯電路 12的地址輸入可以被直接提供給字線驅動器22 (而不用電平移動)。 另外，來自時鐘門控器26的時鐘信號(由Vt電壓供電因而在被驅動 為高電平時被驅動到V^電壓)可以被直接提供給字線驅動器22。[0026電平移動器20被配置為響應gclk信號和En信號來產(chǎn)生 cll^e信號。如果En信號(或信號們)表示時鐘對于當前時鐘周期被 使能，那么電平移動器20可以通過將gclk信號電平移動來產(chǎn)生clk_e 信號，4吏得elk—e信號的高有效(high assertion)處于Vw電壓。如 果En信號(信號們)表示時鐘被禁止，那么電平移動器20可以將 clk一e信號穩(wěn)定保持在低電平(接地電平)。在其它實現(xiàn)中，如果En 信號(或信號們)表示時鐘被禁止，那么電平移動器20可以將clk一e 信號穩(wěn)定保持在高電平(Vm)。從邏輯電路12提供的gclk信號，可 以在被置為高電平時處于V^電壓。[0027通常，電平移動電路可以是被配置為將輸入信號進行電平移動以產(chǎn)生輸出信號的電路。對信號進行電平移動可以指將信號的高 有效從一個電壓改變?yōu)榱硪粋€電壓。電平移動可以在任何方向上執(zhí)行 (比如，電平移動后的電壓可以高于或低于電平移動前的電壓)。在一些實施方案中，低有效(low assertion)可以保持在,皮供給到集成 電路10的接地電壓(附圖
中未顯，，經(jīng)常被稱為Vss)。被驅動到等 于給定電源電壓的高有效的信號—以被稱為在該電源電壓"域"中或 者"參考，，該電源電壓。[00281雖然本實施方案提供使能信號并且電平移動器20除了電 平移動功能之外還具有時鐘門控功能，但是另一實施方案可以不包括 使能信號并可以無條件地從輸入信號生成輸出信號。另外，在另一實 施方案中，可以使用沒有集成使能/禁止功能的電平移動器20，而使 用與時鐘門控器26相似的時鐘門控器。比如，時鐘門控器的輸出可 以被這樣的電平移動器電平移動。此外，可以不帶時鐘門控器26地 使用不實現(xiàn)使能/禁止功能的電平移動器20 (比如，對于控制信號發(fā) 生器28中的控制信號的產(chǎn)生)。另外，另一實施方案可以采用字線 驅動器22的其它結構，并且輸入到字線驅動器22的附加輸入可以被 電平移動。00291時鐘門控器26響應En信號(或信號們)和gclk信號來 產(chǎn)生clk信號(與上述對電平移動器的討論相似)。如果En信號(或 信號們)表示時鐘對于當前時鐘周期被使能，那么時鐘門控器26可 以響應gclk信號來產(chǎn)生clk信號。如果En信號(信號們)表示時鐘 被禁止，那么時鐘門控器26可以將clk信號穩(wěn)定保持在低電平(接地 電平)。在其它實現(xiàn)中，如果En信號(或信號們)顯示時鐘被禁止， 那么時鐘門控器26可以將clk信號穩(wěn)定保持在高電平(VL)。在其 它實現(xiàn)中，可以取消時鐘門控器26并且clk—e信號可以被用作替代字 線驅動器22中的clk信號。[0030在一些實施方案中，經(jīng)由電平移動器20的延遲可以近似 與經(jīng)由時鐘門控器26的延遲相同。在這樣的實施方案中，電平移動 器20對集成電路10的關鍵時序路徑(如果有的話)的影響可以被最小化。[0031如上所述，存儲器電路14A被設計為即使VM電源電壓高 于Vt電源電壓，也提供對存儲器陣列24的讀/寫訪問。將輸入信號進 行電平移動的電平移動器20和工作在VM電壓的字線驅動器22提供 訪問的開始(start of an access ) 。 Din和Dout信號提供數(shù)據(jù)輸入(對 于寫)或者數(shù)據(jù)輸出(對于讀)，因而它們處于本實施方案的邏輯電 路12所使用的Vl域中。存儲器陣列24還可以由VL電壓供電，并可 以被配置為在Vl域中操作Din和Dout信號。在另一實施方案中， Din和Dout信號可以被在Vl和VM域之間電平移動，或者只有Din 信號被電平移動而Dout信號可以處于Vm域中。0032在一個實施方案中，至少存儲器陣列24中的、檢測(sense ) 從存儲器單元讀出的位的讀出放大器(senseamp)電路是由VL電壓 供電的。因而，讀出放大器還可以為Dout信號提供到V^域的電平移 動。在另一實施方案中，讀出放大器電路可以由VM電壓供電并且Dout 信號可以處于Vm域中。在另一實現(xiàn)中，被耦合到存儲器單元以將這 些位傳進和傳出存儲器單元的位線可以處于Vl域中，因而其它被耦 合到位線的電路可以由Vt電源電壓供電(除存儲器單元自身外)。0033如前所述，被耦合到由VM電源電壓供電的PMOS晶體 管的柵極的Vt域中的信號可以被電平移動。因而，在各種實施方案 中，被供給到存儲器陣列24的一些控制信號可以被電平移動。在各 種實施方案中，如果需要的話，控制信號發(fā)生器28可以提供電平移 動。如果給定的控制信號不被電平移動，那么控制信號發(fā)生器28可 以用由VL電源電壓供電的電路來產(chǎn)生控制信號。如果給定的控制信 號被電平移動，那么控制信號發(fā)生器28可以包括電平移動器以轉換 到Vm域。[0034現(xiàn)在參考附圖3，顯示了存儲器陣列24的一個實施方案 的一部分的電路圖。附圖3中所示部分可以對應于Din和Dout信號 的第0位(附圖3中分別顯示為Din0和Dout0)?？梢詾镈in/Dout字的其它位實現(xiàn)與附圖3中所示部分類似的其它部分。在附圖3的實施方案中，存儲器陣列24包括位線驅動器電路30、存儲器單元 32A-32N、位線預充電電路34、位線保持電路36、以及讀出放大器 38。存儲器單元32A-32N由VM電源電壓供電。位線驅動器電路30、 位線預充電電路34、位線保持電路36、以及讀出放大器38由VL電 源電壓供電。位線驅動器電路30、存儲器單元32A-32N、位線預充電 電路34、位線保持電路36、以及讀出放大器38被耦合到一對位線(BL 和BL非，后者在附圖3中被標注為BL上帶一橫線)。存儲器單元 32A被耦合到字線WLO，而存儲器單元32N被耦合到字線WLN。未 在附圖3中明確顯示但是通過存儲器單元32A和32N之間的省略號 來表示的其它存儲器單元被耦合到其它字線。在本發(fā)明中位于Vl域 中的位線預充電電路34被耦合到預充電輸入信號(附圖3中的PChg) 處。位線驅動器30被耦合為接收DinO和寫使能(WE)信號。讀出 放大器38被耦合到DoutO信號和讀使能(RE )信號。[00351存儲器單元32A在附圖3中被更詳細地表示，并且其它 存儲器單元諸如存儲器單元32N可以是相似的。附圖3中的存儲器單 元32A包括典型的CMOS SRAM單元，其包含通過NMOS晶體管 T！和T2被耦合到位線的交叉耦合(cross-coupled )的反相器40A-40B。 在一些實施方案中，存儲器單元32A-32N中的晶體管可以為高Vt晶 體管。晶體管L和T2的柵極被耦合到字線WL0。因此，當字線WL0 被置高時，晶體管T,和T2在反相器40A-40B和位線之間提供導電路徑。因為字線在VM域中，所以晶體管L和T2可以在被激活時具有電阻值，如為存儲器陣列24所設計的那樣。電阻值與晶體管L和T2 的柵-源電壓相關。與反相器40A-40B中同樣由VM電壓供電的晶體 管相比，晶體管Ti和T2的電阻值可以隨VM電壓而按比例縮放。[0036通常，位線可以被用于將位傳進和傳出由相應的字線激活 的存儲器單元32A-32N。位線以差動方式表示位，BL為該位的真值 而BL非為該位的補碼。[0037為了執(zhí)行寫操作，位線驅動器30可以通過將WE信號置 為有效來被激活。位線驅動器30驅動BL線上的DinO位和BL非線上的DinO位的補碼。存儲器單元32A-32N的寫可以主要通過被驅動為低電平的位線來完成，因而在vl域中驅動位線足以可靠地寫存儲 器單元。比如，如果存儲器單元32A當前儲存了二進制1并正在被寫 成0，那么位線驅動器30將BL線驅動為低電平并將BL非線驅動為 V^。反相器40B中的PMOS晶體管試圖將反相器40B的輸出保持為 邏輯1 ( VM電壓)。位線驅動器30被設計為對反相器40A-40B中的 晶體管過驅動，因而反相器40B的輸出(反相器40A的輸入)被驅動 向O,反相器40A的輸出也切換到二進制l，將反相器40B中的PMOS 晶體管禁止并完成存儲器單元32A的翻轉(flip)。這樣，在所示實 施方案中，WE信號和DinO信號可以不被電平移動到Vm域。0038在另一實施方案中，位殘可以在Vm域中。位線驅動器30 可以是動態(tài)的，或者在這樣的實施方案中可以接收被電平移動過的 DinO和WE信號。在這樣的實施方案中，位線驅動器30還可以由VM 電源電壓供電。0039對于讀操作，位線可以在通過相應字線導通存儲器單元 32A-32N之前被預充電。被激活的存儲器單元32A-32N基于存儲器單 元所存儲的值而將位線之一放電，讀出放大器38檢測位線之間的差 分，并將該差分放大以產(chǎn)生輸出位DoutO。因為檢測的是差分，所以 只要在開始讀之前位線被平衡于相同電壓附近，就可以讀到正確值。 因此，在vl域中操作位線也足以進行讀操作。在另一實施方案中， 如果位殘在Vm域中(比如，如果位線預充電電路34和位線保持電路 36由vm電源電壓供電)，那么讀出放大器38可以將信號電平移動 回到Vl域中的DoutO信號。在又一實施方案中，DoutO信號可以在 VM域中并且讀出放大器38也可以由VM電源電壓供電。0040讀出放大器38可以包含被耦合為接收一對位線并檢測這 對位線之間的差分以驅動輸出位的任何讀出放大器電路。在另一實施 方案中，讀出放大器38可以輸出具有被放大自位線上檢測到的差分 的全信號擺幅(full signal swing )的位差分對(differential pair of bit )。 比如，對于讀出放大器38來說，位線上大約100毫伏的差分足以檢測差分。所示實施方案中的讀出放大器38受RE倌號控制。在所示實 施方案中，RE信號不被電平移動到Vm域。在另一實施方案中，其中 讀出放大器38由VM電壓供電，如果RE信號被耦合到讀出放大器38 中同樣被耦合到VM電源電壓的一個或多個PMOS晶體管，那么RE 信號可以被電平移動到Vm域。00411位線預充電電路34由Vt電源電壓供電，并且可以響應 PChg信號的置為有效(低電平)將位線預充電以讓位線準備讀操作。 在所示實施方案中，位線預充電電路34可以包含柵極被連接到預充 電信號的PMOS晶體管。附圖3中垂直表示的PMOS晶體管可以將 位線預充電，而水平的PMOS晶體管可以平衡位線上的電壓。在另一 實施方案中，可以使用兩個位線預充電電路。如果前一個操作是讀的 話，那么可以使用一個位線預充電電路，因為在讀操作中位線沒有被 完全放電。如果前一個操作是寫的話，那么可以使用兩個預充電電路， 以對被完全(或幾乎完全)放電至接近接地電壓的位線進行充電。如 前所述，在另一實施方案中，位線預充電電路34可以由VM電源電壓 供電，并且在這樣的實施方案中PChg信號可以被電平移動到Vm域。[0042位線保持電路36可以響應另一位線的電平下降地，在讀 操作或寫操作期間保持一個位線上的預充電。如前所述，在另一實施 方案中，位線保持電路36可以由VM電源電壓供電。0043雖然附圖3中顯示了位線預充電電路34和位線保持電路 36的具體實例，但是位線預充電電路34和/或位線保持電路36的任 何設計可以被用于另 一實施方案中。[0044雖然存儲器單元32A被表示為CMOS SRAM單元，但是 其它存儲器單元可以被用于另一實施方案中。通常，存儲器單元可以 包含被配置為儲存位并被配置為允許對該位進行讀和寫的電路。[0045現(xiàn)在參考附圖4，顯示了電平移動器20的一個實施方案 20a的電路圖。在附圖4的實施方案中，電平移動器20a包括具有晶 體管TVT9的移動級(shifting stage)、以及具有晶體管Tlfl-T13的輸 出轉換器。T3具有被耦合到VM電源電壓的源極、被耦合到節(jié)點Nl的柵極、和被耦合到T4源極的漏極。T4和Ts的柵極被耦合到gclk信 號，并且T4、 Ts和T6的漏極被耦合到節(jié)點N2。 Ts和T6的源極被耦 合到地。T6的柵極被耦合到En信號的反相信號(inversion)、即反 相器50的輸出。反相器50的輸出和gclk信號被輸入到NOR門52， NOR門52的輸出被耦合到Ts和T9的柵極。19的源極被耦合到地。 Ts和T9的漏極被耦合到節(jié)點Nl。 Ts的源極被耦合到T7的漏極，T7 的源極被耦合到VM電源電壓。晶體管T7的柵極4皮耦合到節(jié)點N2。 節(jié)點N1是移動級的輸出，用于將輸入供給到輸出反相器。Tu和T,2 的柵極被耦合到節(jié)點Nl，而T 和T12的漏極被耦合到clk_e信號。 Tn的源極被連接到Tn)的漏極，TH!的源極被耦合到VM電源電壓并且 其柵極^皮耦合到Vt電源電壓，Tu的源極被耦合到Tu的漏極，T13 的源極被耦合到地。Tu的柵極被耦合到Vi^電源電壓。[0046下面首先描述移動級的工作。為了簡化，假定En信號被 置為有效以表示被使能(從而T6被無效，而NOR門52傳輸gclk信 號的反相信號)。當gclk從低電平遷移到高電平時，Ts被激活并開 始將節(jié)點N2放電。T4也由gclk的遷移而被無效，將節(jié)點N2與T3 隔離。隨著節(jié)點N2放電，T7被激活并開始將節(jié)點Nl充電到VM電源 電壓(通過在NOR門52的輸出上由于gclk信號遷移為高電平而遷 移為低電平，T8也被激活，并且T9被無效)。因此，Nl導致與gclk 信號相同的邏輯狀態(tài)，處于VM電源電壓。當gclk從高遷移到低時， NOR門的輸出從低遷移到高并且T9被激活。T9開始將節(jié)點Nl放電， Ts也由gclk的遷移而被無效，將節(jié)點N1與T7隔離。這樣，節(jié)點N1 被放電至接地電平。隨著節(jié)點Nl放電，T3被激活并開始將節(jié)點N2 充電到VM電源電壓(通過gclk遷移到低電平，T4也-皮激活)，因而將T7無效。[0047通過分別將節(jié)點N2和Nl分別與T3和T7隔離開，1\ 和 Ts可以限制跳變期間的功率耗散。因為T3和T7分別因節(jié)點N1和N2 的充電被無效，所以T3和T7的無效可以分別相對于Ts和19的激活 被延遲。通過在Ts和T9被激活時將Ts和L與它們相應的節(jié)點N2和N1隔離開，可以防止13和17對抗它們各自節(jié)點N2和N1的放電。 T4和T8是非必需的，并可以在另一實施方案中被取消。在這樣的實 施方案中，T3和T7的漏極可以被分別耦合到Ts和T9的漏極。0048在該實施方案中，電平移動器20a還通過使能信號提供時 鐘門控功能。如果使能信號被置無效(低電平)，那么T6通過反相 器50的輸出被激活并且Ts通過NOR門52的輸出被激活。16將(激 活T7的)節(jié)點N2放電。串聯(lián)的T7和Ts將節(jié)點Nl充電。T3由于節(jié) 點N1被充電而被截止。因而，如果使能信號被置無效，那么輸出節(jié) 點Nl可以被穩(wěn)定保持在VM電源電壓，而不管gclk信號的狀態(tài)。在 另一實施方案中，電平移動器20a可以不實現(xiàn)時鐘門控，在這樣的實 施方案中，T6和反相器50可以被除去，并且NOR門52可以被替代 為以gclk信號作為輸入的反相器。[0049輸出反相器提供輸出緩沖，這可以允許晶體管T3-T9更小。 輸出反相器是非必需的，并且可以在另一實施方案中被刪除。Tu和 Tu提供反相信號。在所示實施方案中，配備晶體管Tn)和Tu以幫助 將電平移動器20a的延遲與時鐘門控器26相匹配。這些晶體管是非 必需的，并且可以在另一實施方案中被刪除。在這樣的實施方案中， Tn的源極可以被耦合到VM電源電壓，并且Tu的源極可以被耦合到 地。替代地，在另一實施方案中可以只刪除T^,[0050附圖4的實施方案對clk—e信號提供gclk的反相。即，gclk 和clk一e信號可以在相位上近似相差180。(這樣通過電平移動器20a 的延遲可以導致相位差稍小于180°的信號)。附圖5的實施方案是電 平移動器20的第二實施方案的實例(電平移動器20b)，其提供相位 與gclk信號近似的elk—e (但由于電平移動器20b的延遲而滯后)。[0051附圖5的實施方案包括具有TVTs和1VT9的移動級、以 及具有TnrTu的輸出反相器。T3-T5、 T7-T9和T1Q-T13以與附圖4的 實施方案類似的方式被相互耦合并被耦合到節(jié)點Nl和N2。類似于附 圖4的描述，T3-T5、 TVT9和T『Tu響應它們柵極端子上的高電平和 低電平輸入來工作。關于非必需的部分的說明也可以類似于附圖4的描述。然而，T4和T5的柵極被耦合，以在En信號(通過NAND門 54 )被置為有效時接收gclk信號的反相信號而不是gclk信號。NAND 門54的輸出通過反相器56被反相，反相器56的輸出被耦合到Ts和 T9的柵極。因此，如果gclk信號遷移到高電平那么節(jié)點Nl遷移到低 電平，并且如果gclk遷移到低電平那么節(jié)點Nl遷移到高電平。輸出 clk_e是節(jié)點Nl的反相信號，因而相位與gclk信號近似(通過電平 移動器20b的延遲而滯后)。如果使能信號被置無效，那么NAND 門54的輸出為高而反相器56的輸出為低，從而將節(jié)點N1穩(wěn)定保持 在VM電源電壓(并將clk一e穩(wěn)定保持在接地電壓)，而不管gclk信 號。不實現(xiàn)時鐘門控的電平移動器20b的實施方案可以用反相器替代 NAND門54 (或者可以刪除NAND門54并且可以將節(jié)點N2耦合到 輸出反相器級)。[0052附圖6為字線驅動器22A的一個實施方案的電路圖，字 線驅動器22A可以為字線驅動器22之一。其它字線驅動器22可以類 似。在該實施方案中字線驅動器22A產(chǎn)生WLO字線。字線驅動器22A 表示了用于驅動字線WLO的動態(tài)電路的一個實施方案。在所示實施 方案中，字線驅動器22A包括由VM電源電壓供電的晶體管T14-T15 和反相器60。 T"具有被耦合到VM電源電壓的源極、被耦合到來自 電平移動器20的clk一e時鐘信號的源極、以及被耦合到節(jié)點N3的漏 極。Tw-Tn被串聯(lián)耦合，使115的漏極被耦合到節(jié)點N3并且使T17 的源極被耦合到地。l^和Tw的柵極被耦合為接收地址輸入Al和A2， 并且Tn的柵極被耦合到來自時鐘門控器26的clk時鐘信號。反相器 60的輸入和T^的漏極被耦合到節(jié)點N3。反相器60的輸出是字線 WLO,并且也被耦合到1\8的柵極，T^的源極被耦合到VM電源電壓。[0053在該實施方案中字線驅動器22A是動態(tài)NAND門。這樣， T14響應clk一e的置為無效而將節(jié)點N3預充電，并響應clk一e的置為 有效而被截止。因為clk一e已經(jīng)被電平移動到Vm域，所以clk一e的置 為有效是到VM電壓，因而T"可以在elk—e被置為有效時被完全無效。[00541當elk—e被置為有效時，elk可以被置為有效以引起動態(tài)NAND門的求值。如果Al和A2輸入兩者都被置為有效，那么晶體 管T『Tn將節(jié)點N3放電并且字線WL0被置為有效(被反相器60驅 動到VM電源電壓)。如果Al和A2輸入其中之一或全部被置為無效， 那么節(jié)點N3不被放電并且字線WL0不被置為有效。如果節(jié)點N3不 被放電，那么T18可以作為保持器，防止節(jié)點N3浮空(floating)。 [0055因為clk時鐘信號和輸入Al-A2沒有被耦合到PMOS晶 體管(因而不需要VM電壓電平來確保在PMOS的源極被耦合到VM 電源電壓時PMOS被無效)，elk時鐘信號和Al-A2輸入可以在VL 域中。[0056雖然附圖6的實施方案中顯示了兩輸入動態(tài)NAND門， 但是可以在另一實施方案中實現(xiàn)任意數(shù)量的輸入的任何邏輯功能。[0057現(xiàn)在參考附圖7，表示了流程圖，其圖釋了方法的一個實 施方案。邏輯電路12可以讀和/或寫存儲器電路14 (模塊70)。存儲 器電路14可以響應使用Vl信號(即，V^域中的或者參考Vl的信號 ——模塊72)的讀操作。存儲器電路可以儲存使用Vl信號所提供的 寫數(shù)據(jù)(模塊74)。[0058只要完全理解上述說明，很多變化和修改就會對本領域技 術人員變得明顯。所附的權利要求應被解釋為涵蓋全部這樣的變化和 修改。
權利要求
1.一種集成電路，包括由第一電源電壓供電的至少一個邏輯電路；以及被耦合到邏輯電路并由第二電源電壓供電的至少一個存儲器電路，其中，該存儲器電路被配置為即使在使用期間第一電源電壓小于第二電源電壓，也響應邏輯電路而被讀和寫。
2. 根據(jù)權利要求1所述的集成電路，其中，存儲器電路除了由第 二電源電壓供電之外還由第一電源電壓供電。
3. 根據(jù)權利要求1所述的集成電路，其中，存儲器電路包括由第 二電源電壓供電的第一存儲器單元和由第二電源電壓供電的字線驅 動器電路，其中第一存儲器單元被耦合接受來自字線驅動器電路的字 線以為了訪問而激活第 一存儲器單元。
4. 根據(jù)權利要求3所述的集成電路，其中，存儲器電路還包括由 第二電源電壓供電的電平移動器電路，其中電平移動器電路被耦合為 從邏輯電路接收輸入信號并將輸入信號從第一電源電壓電平移動到 第二電源電壓，并且電平移動器電路被耦合為將被電平移動過的信號 供給到字線驅動器電路。
5. 根據(jù)權利要求4所述的集成電路，其中，輸入信號包括時鐘信 號，字線驅動器電路包括動態(tài)邏輯電路，并且時鐘信號觸發(fā)動態(tài)邏輯 電路的預充電。
6. 根據(jù)權利要求5所述的集成電路，其中，字線驅動器電路還被 耦合為接收一個或更多個沒有被電平移動的附加輸入信號。
7，根據(jù)權利要求4所述的集成電路，其中，電平移動器電路包括 具有串聯(lián)的兩個n型金屬氧化物半導體(NMOS)晶體管的輸出反相 器，其中第一 NMOS晶體管的柵極被耦合為接收被電平移動過的信 號，而第二NMOS晶體管的柵極4皮耦合到第一電源電壓。
8.根據(jù)權利要求7所述的集成電路，其中，輸出反相器還包括串聯(lián)的兩個p型金屬氧化物半導體(PMOS)晶體管，其中第一PMOS 晶體管的柵極被耦合為接收被電平移動過的信號，笫二PMOS晶體管 的柵極被耦合到第 一 電源電壓，并且第二 PMOS晶體管的源極被耦合 到第二電源電壓。
9. 根據(jù)權利要求3所述的集成電路，其中，第一存儲器單元被耦 合到一對位線，存儲器電路包括被耦合到一對位線并被配置為驅動這 對位線來寫入第一存儲器單元的位線驅動器電路，并且位線驅動器電 路由第一電源電壓供電。
10. 根據(jù)權利要求3所述的集成電路，其中，第一存儲器單元被 耦合到一對位線，存儲器電路包括讀出放大器電路，該讀出放大器電 路被耦合到所述一對位線并被配置為檢測第一存儲器單元響應讀操 作而輸出的值，讀出放大器電路由第一電源電壓供電。
11. 根據(jù)權利要求10所述的集成電路，其中，存儲器電路還包括 位線預充電電路，該位線預充電電路被配置為將所述一對位線預充電 以準備讀操作，位線預充電電路由第一電源電壓供電。
12. 根據(jù)權利要求11所述的集成電路，其中，存儲器電路還包括 位線保持電路，該位線保持電路被配置為在不工作期間保持所述一對 位線上的預充電，位線保持電路由第一電源電壓供電。
13. —種方法，包括以下步驟邏輯電路讀取存儲器單元，該邏輯電路由第一電源電壓供電；以及存儲器單元使用參考第一電源電壓的信號來響應讀操作， 其中，存儲器單元在使用期間由大于第 一 電源電壓的第二電源電 壓供電。
14. 根據(jù)權利要求13所述的方法，還包括 邏輯電路使用參考第一電源電壓的信號來寫存儲器電路；以及 存儲器單元存儲來自邏輯電路的寫數(shù)據(jù)。
15. —種電平移動器，被配置為將輸入信號從對應于第一電源電 壓的第一電壓域電平移動到對應于第二電源電壓的第二電壓域，該電平移動器包括笫一P型金屬氧化物半導體(PMOS)晶體管，其源極被耦合為 接收第二電源電壓，并被配置為響應第一 PMOS晶體管柵極上的信號 來對第一節(jié)點充電；第一 N型金屬氧化物半導體(NMOS)晶體管，具有被耦合到 第一節(jié)點的漏極、被耦合為接收輸入信號的柵極、和被耦合接地的源 極；以及第二NMOS晶體管，與第一NMOS晶體管并聯(lián)并且柵極被耦合 到使能信號，其中，如果使能信號表示輸入信號被禁止，那么第二 NMOS晶體管將電平移動器的輸出穩(wěn)定保持在預定的電壓電平。
16. 根據(jù)權利要求15所述的電平移動器，還包括第二 PMOS 晶體管，具有被耦合到第一 NMOS晶體管漏極的漏極、被耦合為接 收輸入信號的柵極、和被耦合到第一PMOS晶體管的漏極的源極。
17. 根據(jù)權利要求15所述的電平移動器，還包括 第二PMOS晶體管，具有被耦合為接收第二電源電壓的源極和被耦合到第一節(jié)點的柵極，其中第二PMOS晶體管被配置為響應第一 節(jié)點上的電壓來將第二節(jié)點充電；以及第三NMOS晶體管，具有被耦合到第二節(jié)點的漏極、受使能信 號與輸入信號的邏輯組合控制的柵極、以及被耦合接地的源極；其中第一 PMOS晶體管的柵極被耦合到第二節(jié)點。
18. 根據(jù)權利要求17所述的電平移動器，還包括笫三PMOS 晶體管，具有被耦合到第一 NMOS晶體管的漏極的源極、被耦合到 第三NMOS晶體管的柵極的柵極、和被耦合到第二 PMOS晶體管的 漏極的源極。
19. 根據(jù)權利要求17所述的電平移動器，還包括輸出反相器， 具有被耦合到第二節(jié)點的輸入，該輸出反相器的輸出是電平移動器的 輸出，輸出反相器包括串聯(lián)的兩個NMOS晶體管，其中第一NMOS 晶體管的柵極被耦合到輸出反相器的輸入，第二 NMOS晶體管的柵 極被耦合到第 一 電源電壓。20.根據(jù)權利要求19所述的電平移動器，其中，輸出反相器還具 有串聯(lián)的兩個PMOS晶體管，其中，第一 PMOS晶體管的柵極被耦 合到輸出反相器的輸入，第二 PMOS晶體管的柵極被耦合到第 一 電源 電壓，并且第二PMOS晶體管的源極被耦合到第二電源電壓。
全文摘要
在一個實施方案中，提供一種集成電路，包括由第一電源電壓供電的至少一個邏輯電路和被耦合到邏輯電路并由第二電源電壓供電的至少一個存儲器電路。存儲器電路被配置為即使在使用期間第一電源電壓小于第二電源電壓，也響應邏輯電路而被讀和寫。在另一實施方案中，提供一種方法包括邏輯電路讀存儲器單元，邏輯電路由第一電源電壓供電；以及存儲器單元使用參考第一電源電壓的信號來響應讀操作，其中存儲器單元在使用期間由大于第一電源電壓的第二電源電壓供電。
文檔編號G11C5/14GK101253569SQ200680027158
公開日2008年8月27日 申請日期2006年6月30日 優(yōu)先權日2005年7月1日
發(fā)明者丹尼爾·C.·穆雷, 布萊恩·J.·卡姆普貝爾, 斯里巴蘭·森薩納姆, 格萊格里·S.·斯柯特, 溫森特·R.·萬卡納爾 申請人:P.A.Semi公司