專利名稱：非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及虛地方式(VGAvirtual ground array)的半導(dǎo)體存儲(chǔ)裝置，例如，在以減少芯片面積為目標(biāo)而開發(fā)的若干個(gè)存儲(chǔ)單元(memory cell)中，共同連接源極(source)及漏極(drain)作為位線(bit line)使用，而且，通過共用鄰接存儲(chǔ)單元的源極或漏極，減少漏極接觸點(diǎn)或源極接觸點(diǎn)的個(gè)數(shù)，并大幅度地減少芯片面積。特別是指，在陣列狀排列的存儲(chǔ)單元陣列的一部分存儲(chǔ)單元(參考單元，reference cell)中，獲得差動(dòng)式的讀出判定操作中成為基準(zhǔn)的特性時(shí)，通過抑制上述特性的偏差，從而實(shí)現(xiàn)讀出穩(wěn)定化的半導(dǎo)體存儲(chǔ)裝置等。
背景技術(shù)：
VGA結(jié)構(gòu)能夠采用面積效率非常良好的存儲(chǔ)陣列結(jié)構(gòu)，用于實(shí)現(xiàn)大容量存儲(chǔ)的一種方法(例如，參考美國(guó)專利申請(qǐng)公開第2005/0088878號(hào)說明書、FIG.1)。但是，在讀操作時(shí)，為了減少由漏極、源極的共同化所造成的向鄰接單元的單元電流的漏泄(以下省略為鄰接效果)，源極側(cè)讀時(shí)，采用對(duì)鄰接單元的源極施加電壓的方法(同上說明書、FIG.5B)。另外，漏極側(cè)讀時(shí)，也采用對(duì)鄰接單元的漏極施加與對(duì)象單元的漏極電壓相同的電壓的方法(參考日本專利公開2003-22684號(hào)公報(bào)、圖2)。
如上所述的VGA結(jié)構(gòu)，不僅可以用于存儲(chǔ)數(shù)據(jù)的主體區(qū)域，還可以用于獲得差動(dòng)式的讀出判定操作中成為基準(zhǔn)的特性的存儲(chǔ)單元(參考單元)。
但是，利用現(xiàn)有的VGA結(jié)構(gòu)，構(gòu)成如上所述的參考單元時(shí)，由于通過與參考單元鄰接的單元的漏泄電流在過程(process)中產(chǎn)生偏差，所以難以實(shí)現(xiàn)穩(wěn)定讀出。
圖24為現(xiàn)有的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的重寫、讀出操作的算法(algorithm)。在存儲(chǔ)單元(參考單元)中獲得基準(zhǔn)特性時(shí)，首先，在step1中設(shè)置，通過對(duì)參考單元進(jìn)行寫入，使規(guī)定的基準(zhǔn)電流流過。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)主體區(qū)域進(jìn)行step2的擦除操作、step3的寫入操作、step4的讀出操作。
圖23為現(xiàn)有的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
利用同圖，首先，說明在step1中對(duì)參考單元的寫入操作。陣列狀排列的存儲(chǔ)單元區(qū)域1中，行解碼器(row decoder)3中選擇字線(word line)RWL1，并選擇參考單元RC12。在該狀態(tài)下，列解碼器(column decoder)4中驅(qū)動(dòng)的列選擇線CSp1、CSp0成為邏輯值1，通過列選擇晶體管(transistor)Cp1、Cp0，寫入偏壓(bias)電路9中產(chǎn)生的電壓V1＝Vd、V2＝VSS，分別施加到主位線RMBL3、RMBL2。同時(shí)，塊選擇線SEL6、SEL2由選擇線驅(qū)動(dòng)電路2-2、2-1成為邏輯值1，通過塊選擇晶體管SL12、SL02，副位線DBL3、DBL2的電壓分別成為Vd、VSS。于是，參考單元RC12的源極和漏極電壓分別成為Vd、VSS，通過熱電子(hot electro)的注入，電子被注入到DBL3側(cè)的電荷累積區(qū)域，進(jìn)行寫入。
接著，說明在step2、step3、step4中進(jìn)行的使用參考單元的讀出操作。同樣的，行解碼器3中選擇字線RWL1，并選擇參考單元RC12。在該狀態(tài)下，列解碼器4中被驅(qū)動(dòng)的列選擇線CSr1、CSr0成為邏輯值1，通過列選擇晶體管Cr1、Cr0，讀出偏壓電路7中產(chǎn)生的電壓V3＝Vb施加到主位線RMBL2，主位線RMBL3連接到讀放大器6的Ref側(cè)輸入端。同時(shí)，由于列選擇線CSn成為邏輯值1，通過列選擇晶體管Cn，鄰接效果抑制電路8輸出的電流Iadd流入到RMBL0。同時(shí)，塊選擇線SEL2、SEL6、SEL1由選擇線驅(qū)動(dòng)電路2-1、2-2成為邏輯值1，通過塊選擇晶體管SL02、SL12、SL01，副位線DBL2的電壓成為Vb，DBL3連接到讀放大器6，鄰接效果抑制電路8輸出的電流Iadd流入到DBL4中。這里，若將所述Iadd設(shè)置為與共同字線RWL1連接的鄰接單元RC13中的漏泄電流Ines相等，則由于不會(huì)產(chǎn)生通過鄰接單元RC13的漏泄電流，所以參考單元RC12的單元電流Iref被忠實(shí)地輸入到讀放大器6中。即，通過鄰接效果抑制電路8相關(guān)的所述功能，能夠減少VGA結(jié)構(gòu)特有的鄰接效果。于是，如圖25所示，在讀放大器6中，基于對(duì)本體側(cè)與參考側(cè)的輸入電流積分后的結(jié)果，差分判定雙節(jié)點(diǎn)的差電位，進(jìn)行讀出。
現(xiàn)有的結(jié)構(gòu)中，由于除參考單元RC12以外的單元，包括鄰接單元RC13，這些單元的特性在過程中產(chǎn)生偏差，因此不可能在所有情況下，將漏泄電流Ines的偏差用Iadd完全抵消。其結(jié)果，輸入到讀放大器6的參考側(cè)的輸入電流產(chǎn)生偏差，如圖25的曲線圖所示，讀放大器6的參考側(cè)輸入電壓SA_IN_Ref在SA_IN_Ref-～SA_IN_Ref+的范圍內(nèi)浮動(dòng)，從而導(dǎo)致無法穩(wěn)定讀出。
以上敘述了有關(guān)在源極側(cè)取出單元電流的方式(源極讀方式)，對(duì)于在漏極側(cè)取出單元電流的方式(漏極讀方式)，鄰接單元RC11也會(huì)成為同樣的影響。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種VGA結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)裝置，特別是，在陣列狀排列的存儲(chǔ)單元陣列的一部分存儲(chǔ)單元(參考單元)中，獲得差動(dòng)式的讀出判定操作中成為基準(zhǔn)的特性時(shí)，通過抑制上述特性的偏差，從而實(shí)現(xiàn)讀出穩(wěn)定化。
為了達(dá)到上述目的，本發(fā)明的特征在于，具有對(duì)鄰接在參考單元的存儲(chǔ)單元，進(jìn)行寫入的結(jié)構(gòu)。下面，在本說明書公開的發(fā)明中，簡(jiǎn)單說明代表性例子的概要。
即，第1種裝置的例子，其特征在于，具有用于對(duì)共源極側(cè)的鄰接單元的源極側(cè)施加寫入電位的選擇裝置，和用于對(duì)漏極側(cè)施加接地電位的選擇裝置。根據(jù)上述第1種裝置，可以減少源極側(cè)讀方式中的鄰接效果偏差。
另外，第2種裝置，其特征在于，具有用于對(duì)共漏極側(cè)的鄰接單元的漏極側(cè)施加接地電位的選擇裝置，和用于對(duì)源極側(cè)施加寫入電位的選擇裝置。通過上述第2種方法，可以減少漏極側(cè)讀方式中的鄰接效果偏差。
另外，作為第3種裝置，其特征在于，具有用于對(duì)共源極側(cè)及共漏極側(cè)鄰接單元的源極側(cè)施加寫入電位的選擇裝置，和用于對(duì)共源極側(cè)及共漏極側(cè)的鄰接單元的漏極側(cè)施加接地電位的選擇裝置。根據(jù)上述第3種裝置，雖然電路規(guī)模增大，但是能減少源極側(cè)讀方式中的鄰接效果偏差，以及根據(jù)讀出時(shí)漏極側(cè)充電(charge up)的高速化，能改善存取(access)時(shí)間。
另外，作為第4種裝置，其特征在于，具有用于對(duì)共源極側(cè)鄰接單元的漏極側(cè)施加寫入電位的選擇裝置，和用于對(duì)源極側(cè)施加接地電位的選擇裝置。根據(jù)上述第4種裝置，源極側(cè)讀方式中，能夠進(jìn)一步減少鄰接電流偏差。
另外，作為第5種裝置，其特征在于，具有用于將共源極側(cè)鄰接單元的源極連接到讀放大器的選擇裝置，和用于對(duì)漏極施加讀出電位的選擇裝置，并設(shè)置確認(rèn)鄰接單元的寫入閾值的操作。根據(jù)上述第5種裝置，雖然電路規(guī)模增大且算法復(fù)雜，但是能夠改善源極讀方式中的鄰接單元的閾值惡化(可靠性)。
另外，作為第6種裝置，其特征在于，具有用于將共漏極側(cè)鄰接單元的漏極連接到讀放大器的選擇裝置，和用于對(duì)源極施加接地電位的選擇裝置，并設(shè)置確認(rèn)鄰接單元的寫入閾值的操作。根據(jù)上述第6種裝置，雖然電路規(guī)模增大且算法復(fù)雜，但是能夠改善漏極讀方式中的鄰接單元的閾值惡化(可靠性)。
另外，作為第7種裝置，其特征在于，在上述第5種裝置的基礎(chǔ)上，還具有模式(mode)檢測(cè)及柵極(gate)電壓選擇電路，僅對(duì)于用于主體單元寫入校驗(yàn)(verify)的參考單元的鄰接單元，較高地設(shè)置鄰接單元的寫入閾值。根據(jù)上述第7種裝置，在鄰接效果顯著的狀態(tài)下實(shí)施校驗(yàn)時(shí)，能夠最佳地改善寫入校驗(yàn)時(shí)的鄰接效果。
另外，作為第8種裝置，其特征在于，在上述第5種裝置的基礎(chǔ)上，還具有電源啟動(dòng)檢測(cè)電路和時(shí)序電路，對(duì)閾值下降的鄰接單元，電源啟動(dòng)時(shí)自動(dòng)回寫。根據(jù)上述第8種裝置，市場(chǎng)上能夠?qū)崿F(xiàn)鄰接單元的回寫，可以容易地設(shè)計(jì)單元的可靠性。
另外，作為第9種裝置，其特征在于，在上述第5種裝置的基礎(chǔ)上，還具有外部端子和時(shí)序電路，對(duì)閾值下降的鄰接單元，由外部控制進(jìn)行回寫。根據(jù)上述第9種裝置，在實(shí)現(xiàn)上述第8種裝置的功能時(shí)，雖然需要控制，但能夠以更簡(jiǎn)單的電路結(jié)構(gòu)實(shí)現(xiàn)。
另外，作為第10種裝置，其特征在于，在上述第5種裝置的基礎(chǔ)上，還具有解碼裝置，該解碼裝置用于分別選擇存儲(chǔ)單元陣列內(nèi)的所有字線，施加寫入時(shí)柵極電壓；該裝置對(duì)與共源極側(cè)的位線連接的所有鄰接單元進(jìn)行寫入。根據(jù)上述第10種裝置，能夠在源極讀方式中，減少與共源極側(cè)副位線連接的所有鄰接單元的過擦除電流引起的鄰接效果。
另外，作為第11種裝置，其特征在于，在上述第6種裝置的基礎(chǔ)上，還具有解碼裝置，該解碼裝置用于分別選擇存儲(chǔ)單元陣列內(nèi)的所有字線，施加寫入時(shí)柵極電壓；該裝置對(duì)與共漏極側(cè)的位線連接的所有鄰接單元進(jìn)行寫入。根據(jù)上述第11種裝置，能夠在漏極讀方式中，減少與共漏極側(cè)副位線連接的所有鄰接單元的過擦除電流引起的鄰接效果。
另外，作為第12種裝置，其特征在于，在上述第5種裝置的基礎(chǔ)上，還具有用于將流到共源極側(cè)的電流輸出到外部的選擇裝置。根據(jù)上述第12種裝置，能夠在源極讀方式中，容易地評(píng)價(jià)鄰接效果電流的特性。
另外，作為第13種裝置，其特征在于，在上述第6種裝置的基礎(chǔ)上，還具有用于將流到共漏極側(cè)的電流輸出至外部的選擇裝置。根據(jù)上述第13種裝置，能夠在漏極讀方式中，容易地評(píng)價(jià)鄰接效果電流的特性。
簡(jiǎn)單說明由本申請(qǐng)公開的發(fā)明中的代表性例子得到的效果，如下所示。
即，在源極讀方式、漏極讀方式中，由于具有對(duì)鄰接在參考單元的存儲(chǔ)單元進(jìn)行寫入的機(jī)構(gòu)，因此能夠減少鄰接電流。其結(jié)果，可以改善讀出時(shí)的余量(margin)，實(shí)現(xiàn)穩(wěn)定化。
另外，通過具有校驗(yàn)鄰接單元的閾值的裝置，能夠改善鄰接單元的閾值惡化(可靠性)，以及實(shí)現(xiàn)每種參考單元的最佳化。
另外，設(shè)置利用內(nèi)部檢測(cè)或者外部控制的鄰接單元的回寫的機(jī)構(gòu)，以及設(shè)置回寫時(shí)的基準(zhǔn)電流產(chǎn)生裝置，能夠在市場(chǎng)上回寫，從而可以緩和鄰接單元的需求規(guī)格，能夠容易地設(shè)計(jì)可靠性。
而且，設(shè)置字線解碼裝置，用于對(duì)與參考單元的源極或漏極連接的所有鄰接單元進(jìn)行寫入，從而可以減少過擦除電流引起的鄰接效果，改善讀出時(shí)的余量，實(shí)現(xiàn)穩(wěn)定化。
而且，設(shè)置用于在外部監(jiān)控鄰接單元的單元電流的電路機(jī)構(gòu)，從而可以容易地評(píng)價(jià)和解析鄰接單元的單元電流的特性。


圖1所示為本發(fā)明的第1實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖2所示為本發(fā)明的第1、第2、第3、第4實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置中進(jìn)行的重寫、讀出操作的算法示例圖。
圖3所示為本發(fā)明的第1、第3、第4實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的讀出判定操作的示意曲線圖。
圖4所示為本發(fā)明的第2實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖5所示為本發(fā)明的第2實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的讀出判定操作的示意曲線圖。
圖6所示為本發(fā)明的第3實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖7所示為本發(fā)明的第4實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖8所示為本發(fā)明的第5實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖9所示為本發(fā)明的第5、第6實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置中進(jìn)行的重寫、讀出操作的算法示例圖。
圖10所示為本發(fā)明的第6實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖11所示為本發(fā)明的第7實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖12所示為本發(fā)明的第7實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置進(jìn)行的重寫、讀出操作的算法示例圖。
圖13所示為本發(fā)明的第8實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖14所示為本發(fā)明的第8實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置進(jìn)行的鄰接單元的回寫操作的算法示例圖。
圖15所示為本發(fā)明的第9實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖16所示為本發(fā)明的第9實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置進(jìn)行的鄰接單元的回寫操作的算法示例圖。
圖17所示為本發(fā)明的第10實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖18所示為本發(fā)明的第10實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置進(jìn)行的重寫、讀出操作的算法示例圖。
圖19所示為本發(fā)明的第11實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖20所示為本發(fā)明的第11實(shí)施方式中，非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置進(jìn)行的重寫、讀出操作的算法示例圖。
圖21所示為本發(fā)明的第12實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖22所示為本發(fā)明的第13實(shí)施方式中非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖23所示為現(xiàn)有的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖24所示為現(xiàn)有的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置進(jìn)行的重寫、讀出操作的算法示例圖。
圖25所示為現(xiàn)有的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置中讀出判定操作的示意曲線圖。
具體實(shí)施例方式
首先，說明本發(fā)明的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的概要。眾所周知，設(shè)置在非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置中的存儲(chǔ)單元，具有電路板，和控制柵極之間夾住的浮置(浮游)柵極(floating gate)的結(jié)構(gòu)，根據(jù)浮置柵極中是否儲(chǔ)存有電子來保持二進(jìn)制信息。浮置柵極中存儲(chǔ)有電子時(shí)，由于施加到控制柵極的柵極電壓的閾值升高，所以即使施加規(guī)定的柵極電壓，存儲(chǔ)單元中實(shí)質(zhì)上沒有電流的流動(dòng)。將這種狀態(tài)設(shè)為存儲(chǔ)有“0”。相反的，沒有存儲(chǔ)有電子時(shí)，由于柵極電壓的閾值降低，所以對(duì)控制柵極施加規(guī)定的電壓，則存儲(chǔ)單元中電流流動(dòng)。將這種狀態(tài)設(shè)為存儲(chǔ)有“1”。這里，將沒有儲(chǔ)存有電子的狀態(tài)設(shè)為擦除狀態(tài)“1”，將存儲(chǔ)有電子的狀態(tài)設(shè)為寫入狀態(tài)“0”。另外，存儲(chǔ)單元的結(jié)構(gòu)，不僅是具有浮置柵極的結(jié)構(gòu)，本發(fā)明對(duì)具有MONOS結(jié)構(gòu)的存儲(chǔ)單元也有效，所述MONOS結(jié)構(gòu)的存儲(chǔ)單元，在氮化膜中的陷阱(trap)中累積電荷，保持存儲(chǔ)，其中，氮化膜為夾在氧化膜的絕緣膜。
(第1實(shí)施方式)以下，參考

本發(fā)明第1實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的概要。本實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，可以減少源極側(cè)讀方式中的鄰接效果偏差。
圖2為本發(fā)明第1實(shí)施方式中的重寫、讀出操作的算法的例子。首先，在step1中設(shè)置，通過對(duì)參考單元進(jìn)行寫入，使規(guī)定的基準(zhǔn)電流流過，接著在step5中，對(duì)參考單元的鄰接單元進(jìn)行寫入。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)主體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，在step1、step2、step3中，還能夠包括含有用于調(diào)整電平(level)的校驗(yàn)行為的情況。
另外，對(duì)于step5的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以。
圖1為本發(fā)明第1實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
同圖中，step1中對(duì)參考單元的寫入操作，以及step2、step3、step4中進(jìn)行的使用參考單元的讀出操作，與現(xiàn)有的實(shí)施例相同，因此省略說明，僅說明step5中對(duì)參考鄰接單元的寫入。陣列狀排列的存儲(chǔ)單元區(qū)域1中，行解碼器3中選擇字線RWL1，并選擇參考鄰接單元RC13。在該狀態(tài)下，在列解碼器4中驅(qū)動(dòng)的列選擇線CSp1、CSp2成為邏輯值1，寫入偏壓電路9中產(chǎn)生的電壓V1＝Vd、V2＝VSS，通過列選擇晶體管Cp1、Cp2，分別施加到主位線RMBL3、RMBL0。同時(shí)，塊選擇線SEL6、SEL1由選擇線驅(qū)動(dòng)電路2-2、2-1成為邏輯值1，通過塊選擇晶體管SL12、SL01，副位線DBL3、DBL4的電壓分別成為Vd、VSS。于是，參考鄰接單元RC13的源極和漏極電壓分別成為Vd、VSS，通過熱電子的注入，電子被注入到DBL3側(cè)的電荷累積區(qū)域，進(jìn)行寫入。
如上所述，本發(fā)明第1實(shí)施方式的結(jié)構(gòu)中，由于對(duì)鄰接單元RC13實(shí)施寫入，因此，在step2、step3、step4中進(jìn)行的使用參考單元的讀出操作中，能夠減少漏泄電流Ines。其結(jié)果，用鄰接效果抑制電路8產(chǎn)生的電流Iadd抵消后，減少輸入到讀放大器6的參考側(cè)的輸入電流的偏差，如圖3的曲線圖所示，讀放大器6的參考側(cè)輸入電壓SA_IN_Ref的偏差也降低，能夠?qū)崿F(xiàn)穩(wěn)定讀出。
另外，如上所述，由于可以通過對(duì)鄰接單元RC13的寫入，減少漏泄電流，所以未必設(shè)置鄰接效果抑制電路8，可以不設(shè)置鄰接效果抑制電路8，從而減少消費(fèi)電力。
(第2實(shí)施方式)以下，參考

本發(fā)明第2實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的概要。本實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，可以減少漏極側(cè)讀方式中的鄰接效果偏差。
圖2為本發(fā)明第2實(shí)施方式中的重寫、讀出操作的算法的例子。首先，在step1中設(shè)置，通過對(duì)參考單元進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過，接著在step5中，對(duì)參考單元的鄰接單元進(jìn)行寫入。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)主體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
另外，對(duì)于step5的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以。
圖4為本發(fā)明第2實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖4中，step1中對(duì)參考單元的寫入操作的例子與現(xiàn)有的實(shí)施例相同，因此省略說明。
首先，說明step5中對(duì)參考鄰接單元的寫入。陣列狀排列的存儲(chǔ)單元區(qū)域1中，行解碼器3中選擇字線RWL1，并選擇參考鄰接單元RC11。在該狀態(tài)下，列解碼器4中驅(qū)動(dòng)的列選擇線CSp3、CSp0成為邏輯值1，寫入偏壓電路9中產(chǎn)生的電壓V1＝Vd、V2＝VSS，通過列選擇晶體管Cp3、Cp0，分別施加到主位線RMBL1、RMBL2。同時(shí)，塊選擇線SEL4、SEL2由選擇線驅(qū)動(dòng)電路2-2、2-1成為邏輯值1，通過塊選擇晶體管SL10、SL02，副位線DBL1、DBL2的電壓分別成為Vd、VSS。于是，參考鄰接單元RC11的源極和漏極電壓分別成為Vd、VSS，通過熱電子的注入，電子被注入到DBL1側(cè)的電荷累積區(qū)域，進(jìn)行寫入。
接著，說明step2、step3、step4中進(jìn)行的使用參考單元的讀出操作。同樣，行解碼器3中選擇字線RWL1，并選擇參考鄰接單元RC12。在該狀態(tài)下，列解碼器4中驅(qū)動(dòng)的列選擇線CSr1、CSr0成為邏輯值1，通過列選擇晶體管Cr1、Cr0，主位線RMBL2連接到讀放大器6的Ref側(cè)，讀出偏壓電路7中產(chǎn)生的電壓V4＝VSS施加到主位線RMBL3。同時(shí)，塊選擇線SEL2、SEL6由選擇線驅(qū)動(dòng)電路2-1、2-2成為邏輯值1，通過塊選擇晶體管SL02、SL12，DBL2連接到讀放大器6，副位線DBL3的電壓成為VSS。這里，在step5中，由于對(duì)鄰接單元RC11進(jìn)行寫入，所以與共同字線RWL1連接的鄰接單元RC 11中的漏泄電流Ined減少。因此，如圖5的曲線圖所示，鄰接電流的過程偏差得到抑制，參考單元RC12的單元電流Iref能夠在讀放大器6中如實(shí)地檢測(cè)出。
如上所述，本發(fā)明第2實(shí)施方式中的結(jié)構(gòu)，由于對(duì)漏極側(cè)讀方式中的鄰接單元實(shí)施寫入，從而讀放大器6的參考側(cè)輸入電流I_SA_Ref的偏差也降低，能夠?qū)崿F(xiàn)穩(wěn)定讀出。
(第3實(shí)施方式)以下，參考

本發(fā)明第3實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的概要。本實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，減少源極側(cè)讀方式中的鄰接效果的偏差，根據(jù)漏極側(cè)充電的高速化，改善存取時(shí)間。
圖2為本發(fā)明第3實(shí)施方式中的重寫、讀出操作的算法的例子。首先，在step1中設(shè)置，通過對(duì)參考單元進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過，接著在step5中，對(duì)參考單元的鄰接單元進(jìn)行寫入。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)主體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
另外，對(duì)于step5的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以。
圖6為本發(fā)明第3實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
圖6中，step1中對(duì)參考單元的寫入操作，以及step2、step3、step4中進(jìn)行的使用參考單元的讀出操作與現(xiàn)有的實(shí)施例相同，因此省略說明。
但是，第3實(shí)施方式的電路結(jié)構(gòu)中，由于其特征在于，對(duì)鄰接單元RC11、RC13的雙方進(jìn)行寫入，所以具有列選擇晶體管Cp2、Cp3，并由列解碼器4-2輸出相應(yīng)晶體管的選擇信號(hào)CSp2、CSp3。通過這些電路，step5中對(duì)參考鄰接單元的寫入，通過對(duì)兩鄰接單元RC11、RC13的寫入，減少參考單元RC12的漏極側(cè)漏泄電流Ined以及源極側(cè)漏泄電流Ines。通過前者的漏泄電流的減少，能夠縮短由讀出偏壓電路7施加的漏極電壓Vd的準(zhǔn)備(set up)時(shí)間，另外，通過后者的漏泄電流的減少，能夠減少輸入到讀放大器6的參考側(cè)的輸入電流的偏差。
如上所述，本發(fā)明第3實(shí)施方式中的結(jié)構(gòu)中，通過增加列選擇機(jī)構(gòu)，對(duì)兩鄰接單元實(shí)施寫入，能夠減少源極側(cè)讀方式中的鄰接效果偏差，同時(shí)，根據(jù)漏極側(cè)充電的高速化，能夠改善存取時(shí)間。
另外，如上所述的結(jié)構(gòu)，也可以適用于圖4所示的漏極側(cè)讀方式。
(第4實(shí)施方式)下面，參考

本發(fā)明的第4實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，特別在氮化膜中的陷阱上累積電荷，并保持存儲(chǔ)的MONOS結(jié)構(gòu)的存儲(chǔ)單元中，能夠減少在源極側(cè)讀方式中的鄰接效果偏差，其中氮化膜為夾在氧化膜中的絕緣膜。
圖2是本發(fā)明的第4實(shí)施方式中的重寫、讀出操作的算法的例子。首先在step1中設(shè)置，通過對(duì)參考單元進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過。接著在step5中對(duì)參考單元的鄰接單元進(jìn)行寫入。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)本體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，在step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
還有，對(duì)于step5的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以。
圖7是本發(fā)明的第4實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
在圖7中，step1中對(duì)參考單元的寫入操作，以及step2、step3、step4中進(jìn)行的使用參考單元的讀出操作與現(xiàn)有的實(shí)施例相同，因此省略說明。
下面說明step5中對(duì)參考鄰接單元的寫入。在陣列狀排列的存儲(chǔ)單元區(qū)域1中，行解碼器3中選擇字線RWL1，并選擇參考鄰接單元RC13。在該狀態(tài)下，列解碼器4中驅(qū)動(dòng)的列選擇線CSp2、CSp3成為邏輯值1，通過列選擇晶體管Cp2、Cp3，寫入偏壓電路9中產(chǎn)生的電壓V1＝Vd、V2＝VSS分別施加到主位線RMBL0、RMBL3。同時(shí)，塊選擇線SEL1、SEL6由選擇線驅(qū)動(dòng)電路2-2、2-1成為邏輯值1，通過塊選擇晶體管SL01、SL12，副位線DBL4、DBL3的電壓分別成為Vd、VSS。于是，參考鄰接單元RC13的源極和漏極電壓分別成為VSS、Vd，通過熱電子注入，電子被注入到DBL4側(cè)的電荷累積區(qū)域中，進(jìn)行寫入。
在MONOS結(jié)構(gòu)的存儲(chǔ)單元中，具有DBL3側(cè)、DBL4側(cè)2處電荷累積區(qū)域，并在鄰接效果的降低上DBL4側(cè)較佳，因此如上所述，本發(fā)明的第4實(shí)施方式中，與第1實(shí)施方式相比，雖然增加列選擇晶體管，但比圖3的曲線圖所示的讀放大器6的參考側(cè)輸入電壓SA_IN_Ref的偏差還能減少，并能夠?qū)崿F(xiàn)更穩(wěn)定的讀出。
(第5實(shí)施方式)下面，參考

本發(fā)明的第5實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置中，設(shè)置用于確認(rèn)鄰接單元的寫入閾值的電路、操作，能夠改善源極讀方式中的鄰接單元的閾值惡化(可靠性)。
圖9是本發(fā)明的第5實(shí)施方式中的重寫、讀出操作的算法的例子。首先在step1中設(shè)置，通過對(duì)參考單元進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過。接著，對(duì)參考單元的鄰接單元進(jìn)行寫入step5、寫入校驗(yàn)step6以及判定step7。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)本體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，在step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
還有，對(duì)于step5～7的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以。
圖8是本發(fā)明的第5實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
在圖8中，step1中對(duì)參考單元的寫入操作，step2、step3、step4中進(jìn)行的使用參考單元的讀出操作，以及step5中對(duì)鄰接單元的寫入，與第1實(shí)施方式相同，因此省略說明。
首先說明step6中參考鄰接單元的寫入校驗(yàn)。行解碼器3中選擇字線RWL1，并選擇鄰接單元RC13。在該狀態(tài)下，列解碼器4中驅(qū)動(dòng)的列選擇線CSr2、CSr0成為邏輯值1，通過列選擇晶體管Cr2、Cr0，讀出偏壓電路7中產(chǎn)生的電壓V3＝Vb施加到主位線RMBL0，主位線RMBL3連接到讀放大器6的Ref側(cè)輸入端。同時(shí)，列選擇線CSn1成為邏輯值1，通過列選擇晶體管Cn1，電流由鄰接效果抑制電路8注入到RMBL2中。同時(shí)，塊選擇線SEL2、SEL6、SEL1由選擇線驅(qū)動(dòng)電路2-1、2-2成為邏輯值1，通過塊選擇晶體管SL01、SL12、SL02，副位線DBL4的電壓成為Vb，DBL3連接到讀放大器6，從鄰接效果抑制電路8輸出的電流注入到DBL2中。這樣，在讀放大器6中，基于本體側(cè)和參考側(cè)的電流輸入值，差分判定雙節(jié)點(diǎn)的差電位，從而判定鄰接單元的寫入閾值。
然后，在step7的判定中，如果所述step6中校驗(yàn)通過，則轉(zhuǎn)到step2，如果是失敗則再次實(shí)施step5。
如上所述，本發(fā)明的第5實(shí)施方式中，在源極讀方式中對(duì)鄰接單元寫入時(shí)，進(jìn)行校驗(yàn)判定，從而防止鄰接單元的過寫入，能夠改善源極讀方式中的鄰接單元的閾值惡化(可靠性)。
(第6實(shí)施方式)下面，參考

本發(fā)明的第6實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置中，設(shè)置用于確認(rèn)鄰接單元的寫入閾值的電路和操作，能夠改善漏極讀方式中的鄰接單元的閾值惡化(可靠性)。
圖9是本發(fā)明的第6實(shí)施方式中的重寫、讀出操作的算法的例子。首先在step1中設(shè)置，通過對(duì)參考單元進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過。接著，對(duì)參考單元的鄰接單元進(jìn)行寫入step5和寫入校驗(yàn)step6以及判定step7。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)本體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，在step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
還有，對(duì)于step5～7的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以。
圖10是本發(fā)明的第6實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
在圖10中，step1中對(duì)參考單元的寫入操作，step2、step3、step4中進(jìn)行的使用參考單元的讀出操作，step5中對(duì)鄰接單元的寫入，與第2實(shí)施方式相同，因此省略說明。
首先說明step6中參考鄰接單元的寫入校驗(yàn)。行解碼器3中選擇字線RWL1，并選擇鄰接單元RC11。在該狀態(tài)下，列解碼器4中驅(qū)動(dòng)的列選擇線CSr1、CSr4成為邏輯值1，通過列選擇晶體管Cr1、Cr4，主位線RMBL2連接到讀放大器6的Ref側(cè)輸入端，讀出偏壓電路7中產(chǎn)生的電壓V4＝VSS施加到主位線RMBL1。同時(shí)，列選擇線CSn1成為邏輯值1，通過列選擇晶體管Cn1，電流由鄰接效果抑制電路8注入到RMBL3。同時(shí)，塊選擇線SEL2、SEL4、SEL6由選擇線驅(qū)動(dòng)電路2-1、2-2成為邏輯值1，通過塊選擇晶體管SL02、SL10、SL12，DBL2連接到讀放大器6中，副位線DBL1的電壓成為VSS，從鄰接效果抑制電路8輸出的電流注入到DBL3。這樣，在讀放大器6中，基于本體側(cè)和參考側(cè)的電流輸入值，差分判定雙節(jié)點(diǎn)的差電位，從而判定鄰接單元的寫入閾值。
然后，在step7的判定中，如果所述step6中校驗(yàn)通過，則轉(zhuǎn)到step2，如果失敗則再次實(shí)施step5。
如上所述，本發(fā)明的第6實(shí)施方式中，在漏極讀方式中對(duì)鄰接單元寫入時(shí)，通過校驗(yàn)判定，防止鄰接單元的過寫入，能夠改善漏極讀方式中的鄰接單元的閾值惡化(可靠性)。
(第7實(shí)施方式)下面，參考

本發(fā)明的第7實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，具有模式檢測(cè)以及柵極電壓選擇電路，根據(jù)鄰接端的參考單元種類，將鄰接單元的寫入閾值設(shè)置為不同的值，從而能夠優(yōu)化可靠性和鄰接效果。
在這里，針對(duì)用于讀出操作的參考單元、用于寫入校驗(yàn)的參考單元，說明其設(shè)置方法。
圖12是本發(fā)明的第7實(shí)施方式中的重寫、讀出操作的算法的例子。首先在step1中設(shè)置，通過對(duì)用于讀出操作的參考單元RC12、用于寫入校驗(yàn)的參考單元RC22進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過。接著，對(duì)用于讀出操作的參考單元的鄰接單元進(jìn)行寫入step5-1和寫入校驗(yàn)step6-1以及判定step7-1，接著，對(duì)用于寫入校驗(yàn)的參考單元的鄰接單元進(jìn)行寫入step5-2和寫入校驗(yàn)step6-2以及判定step7-2。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)本體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，在step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
還有，對(duì)于step5-1～7-2的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以，并且step5-1～7-1和step5-2～7-2的位置是可換的。
圖11是本發(fā)明的第7實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
在圖11中，step1中對(duì)參考單元的寫入操作，step2、step3、step4中進(jìn)行的使用參考單元的讀出操作，與第1實(shí)施方式相同，因此省略說明。
然后，step5-1～7-1、step5-2～7-2分別與第5實(shí)施方式中說明的內(nèi)容相同，但在第7實(shí)施方式的電路結(jié)構(gòu)上，控制信號(hào)CONT根據(jù)存取對(duì)象是用于讀出的參考單元的鄰接單元，還是用于寫入校驗(yàn)的參考單元的鄰接單元而不同，并輸入到預(yù)解碼器11中。前者的情況下，預(yù)解碼器將輸出信號(hào)MOD設(shè)為邏輯值0，后者的情況下，預(yù)解碼器將輸出信號(hào)MOD設(shè)為邏輯值1。電源電路10、行解碼器3接收輸出信號(hào)MOD后，作出如下表1所示的響應(yīng)。另外，VWL為行解碼器的電源，對(duì)應(yīng)字線RWL的邏輯值1側(cè)的電位。
MOD VWLRWL1RWL20VWLR1 01VWLP0 1(在此，VWLP＞VWLR)由于程序校驗(yàn)時(shí)的字線電壓確定(判別)寫入后的閾值，因此，將step6-2中程序校驗(yàn)時(shí)的字線電壓設(shè)置為高于step6-1中的字線電壓，從而對(duì)于要求長(zhǎng)壽命的用于讀出的參考鄰接單元RC13，設(shè)置較低的閾值，對(duì)于用于寫入校驗(yàn)的參考鄰接單元RC23，設(shè)置較高的閾值，并根據(jù)鄰接效果的抑制，能夠提高step3中本體單元寫入后的閾值精度。
如上所述，在本發(fā)明的第7實(shí)施方式中，根據(jù)鄰接端的參考單元的種類，通過將鄰接單元的寫入閾值設(shè)置為不同的值，從而能夠?qū)崿F(xiàn)可靠性和鄰接效果的最佳化。
(第8實(shí)施方式)下面，參考

本發(fā)明的第8實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，在鄰接單元的閾值惡化時(shí)，在市場(chǎng)上能夠自動(dòng)進(jìn)行回寫。
圖14是本發(fā)明的第8實(shí)施方式的回寫操作的算法的例子，圖13是本實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
首先，在step8中啟動(dòng)電源VDD，輸出電壓檢驗(yàn)信號(hào)STRWBAK。然后在step9中監(jiān)控所述信號(hào)STRWBAK是否成為邏輯值1，從而檢測(cè)出電源啟動(dòng)完成，該信號(hào)輸入到狀態(tài)機(jī)13中，以適當(dāng)?shù)亩〞r(shí)(timing)產(chǎn)生用于控制各塊的信號(hào)。
接著對(duì)參考單元的鄰接單元進(jìn)行寫入step5和寫入校驗(yàn)step6以及判定step7。之后，進(jìn)行實(shí)際使用時(shí)的重寫操作。
另外，step5、step6、step7與第5實(shí)施方式相同，因此省略詳細(xì)說明。
但是，為了在市場(chǎng)上實(shí)施對(duì)參考單元的鄰接單元的寫入校驗(yàn)step6，在第8實(shí)施方式的電路結(jié)構(gòu)中，具有用于回寫的基準(zhǔn)電流產(chǎn)生電路。本電路結(jié)構(gòu)將初始狀態(tài)(在中立狀態(tài)下不變)的存儲(chǔ)單元作為額定電流源使用。操作是在step6中對(duì)鄰接單元的寫入校驗(yàn)中，由用于回寫的基準(zhǔn)單元控制電路14產(chǎn)生字線BWL，激活存儲(chǔ)單元BC0。然后，將選擇信號(hào)SELB1、SELB2、CSB1、CSB2設(shè)為邏輯值1，從而讀出偏壓電路7產(chǎn)生的單元電流通過存儲(chǔ)單元BC0輸入到讀放大器6的本體側(cè)輸入端中，成為step6中的基準(zhǔn)電流。
如上所述，本發(fā)明的第8實(shí)施方式中，具有電源啟動(dòng)檢測(cè)電路12和時(shí)序(sequencer)電路，對(duì)于閾值降低的鄰接單元，在電源啟動(dòng)時(shí)自動(dòng)回寫，從而在市場(chǎng)上能夠?qū)︵徑訂卧M(jìn)行自動(dòng)回寫，能夠容易設(shè)計(jì)單元的可靠性。
另外，作為用于回寫的基準(zhǔn)電流產(chǎn)生電路的結(jié)構(gòu)，給出了使用存儲(chǔ)單元的情況，但也有可能使用一般的晶體管或者被動(dòng)元件(電阻、電容等)產(chǎn)生。
(第9實(shí)施方式)下面，參考

本發(fā)明的第9實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，能夠簡(jiǎn)化在鄰接單元的閾值惡化時(shí)進(jìn)行回寫的機(jī)構(gòu)。
圖16是本發(fā)明的第9實(shí)施方式的回寫操作的算法的例子，圖15是本實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖。
首先，在step10中，由外部將回寫信號(hào)STRWBAK設(shè)為邏輯值1。然后，該信號(hào)輸入到狀態(tài)機(jī)13中，以適當(dāng)?shù)亩〞r(shí)產(chǎn)生用于控制各塊的信號(hào)。
接著進(jìn)行對(duì)參考單元的鄰接單元的寫入step5和寫入校驗(yàn)step6以及判定step7。之后，進(jìn)行實(shí)際使用時(shí)的重寫操作。
另外，step5、step6、step7與第8實(shí)施方式相同，因此省略詳細(xì)說明。
如上所述，本發(fā)明的第9實(shí)施方式中，對(duì)于閾值降低的鄰接單元，利用外部控制進(jìn)行回寫，因此與第8實(shí)施方式相比，需要外部控制，但另一方面沒有電源啟動(dòng)檢驗(yàn)電路，能夠以較簡(jiǎn)單的電路結(jié)構(gòu)實(shí)現(xiàn)。
(第10實(shí)施方式)下面，參考

本發(fā)明的第10實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，在源極讀方式中，通過對(duì)與共源極側(cè)的位線相連的所有鄰接單元進(jìn)行寫入，從而減少與共源極側(cè)的副位線相連的所有鄰接單元的過擦除電流引起的鄰接效果。
圖18是本發(fā)明的第10實(shí)施方式中的重寫、讀出操作的算法的例子。首先在step1中設(shè)置，通過對(duì)用于讀出操作的參考單元RC12進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過，然后，進(jìn)行對(duì)鄰接單元的寫入step5-1和寫入校驗(yàn)step6-1以及判定step7-1。之后，如圖17的本實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖所示，通過由行解碼器3-2、3-3依次激活RWL0、2、3，對(duì)與共源極側(cè)的位線相連的所有鄰接單元進(jìn)行寫入step5-2和寫入校驗(yàn)step6-2以及判定step7-2。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)本體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，在step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
還有，對(duì)于step5-1～7-2的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以，并且step5-1～7-1和step5-2～7-2的位置是可換的。
在圖17中，step1中對(duì)參考單元的寫入操作，step2、step3、step4中進(jìn)行的使用參考單元的讀出操作，還有step5-1～7-1、step5-2～7-2，分別與第5實(shí)施方式中說明的內(nèi)容相同。但在第10實(shí)施方式的電路結(jié)構(gòu)中，將與共源極側(cè)的位線相連的所有鄰接單元作為存取對(duì)象，并對(duì)它們進(jìn)行寫入，從而減少共源極線中流出的過擦除漏電單元(leak cell)電流，能夠減少讀放大器6的參考側(cè)輸入電流的偏差。
根據(jù)以上結(jié)構(gòu)，本發(fā)明的第10實(shí)施方式中，源極讀方式中能夠減少與共源極側(cè)的副位線相連的所有鄰接單元的過擦除電流引起的鄰接效果。
(第11實(shí)施方式)下面，參考

本發(fā)明的第11實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，在漏極讀方式中，對(duì)與共漏極側(cè)的位線相連的所有鄰接單元進(jìn)行寫入，從而減少與共漏極側(cè)的副位線相連的所有鄰接單元的過擦除電流引起的鄰接效果。
圖20是本發(fā)明的第11實(shí)施方式中的重寫、讀出操作的算法的例子。首先在step1中設(shè)置，通過對(duì)用于讀出操作的參考單元RC12進(jìn)行寫入，從而使規(guī)定的基準(zhǔn)電流流過，然后，進(jìn)行對(duì)鄰接單元的寫入step5-1和寫入校驗(yàn)step6-1以及判定step7-1。之后，如圖19的本實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖所示，通過由行解碼器3-2、3-3依次激活RWL0、2、3，對(duì)與共漏極側(cè)的位線相連的所有鄰接單元進(jìn)行寫入step5-2和寫入校驗(yàn)step6-2以及判定step7-2。之后，在實(shí)際使用時(shí)的重寫操作中，對(duì)本體區(qū)域進(jìn)行step2的擦除、step3的寫入、step4的讀出。
另外，在step1、step2、step3中，還能夠包括含有用于調(diào)整電平的校驗(yàn)行為的情況。
還有，對(duì)于step5-1～7-2的位置，給出緊跟在step1之后的情況，但只要是在step2之前，任何位置都可以，并且step5-1～7-1和step5-2～7-2的位置是可換的。
在圖19中，step1中對(duì)參考單元的寫入操作，step2、step3、step4中進(jìn)行的使用參考單元的讀出操作，以及step5-1～7-1、step5-2～7-2，分別與第6實(shí)施方式中說明的內(nèi)容相同。但在第11實(shí)施方式的電路結(jié)構(gòu)中，將與共漏極側(cè)的位線相連的所有鄰接單元作為存取對(duì)象，對(duì)它們進(jìn)行寫入，從而減少共漏極線中流出的過擦除漏電單元電流，能夠減少讀放大器6的參考側(cè)電流的偏差。
根據(jù)以上結(jié)構(gòu)，本發(fā)明的第11實(shí)施方式中，漏極讀方式中能夠減少與共漏極側(cè)的副位線相連的所有鄰接單元的過擦除電流引起的鄰接效果。
(第12實(shí)施方式)下面，參考

本發(fā)明的第12實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，具有用于將流到共源極側(cè)的電流輸出到外部的選擇單元，能夠容易地評(píng)價(jià)源極讀方式中鄰接效果電流的特性。
圖21是本發(fā)明的第12實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖，對(duì)測(cè)定鄰接單元電流的操作進(jìn)行說明。
行解碼器3中選擇字線RWL1，并選擇鄰接單元RC13。在該狀態(tài)下，列解碼器4中驅(qū)動(dòng)的列選擇線CSr2、CSr0成為邏輯值1，通過列選擇晶體管Cr2、Cr0，讀出偏壓電路7中產(chǎn)生的電壓V3＝Vb施加到主位線RMBL0，主位線RMBL3連接到轉(zhuǎn)發(fā)柵極Ci0的輸入端。同時(shí)，塊選擇線SEL6、SEL1由選擇線驅(qū)動(dòng)電路2-1、2-2成為邏輯值1，通過塊選擇晶體管SL12、SL01，DBL3連接到轉(zhuǎn)發(fā)柵極Ci0的輸入端，副位線DBL4的電壓成為Vb。這樣，通過將轉(zhuǎn)發(fā)柵極控制電路16輸出的控制信號(hào)CSi0設(shè)置為邏輯值1，從而鄰接電流Inref輸出到輸出端子17。
根據(jù)以上結(jié)構(gòu)，本發(fā)明的第12實(shí)施方式中，能夠由外部測(cè)定源極讀方式中的鄰接電流，能夠容易地評(píng)價(jià)同單元的特性。
(第13實(shí)施方式)下面，參考

本發(fā)明的第13實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置概要。本實(shí)施方式中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，具有用于將流入共漏極側(cè)的電流輸出到外部的選擇單元，能夠容易地評(píng)價(jià)漏極讀方式中鄰接效果電流的特性。
圖22是本發(fā)明的第13實(shí)施方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的框圖，對(duì)測(cè)定鄰接單元電流的操作進(jìn)行說明。
行解碼器3中選擇字線RWL1，并選擇鄰接單元RC11。在該狀態(tài)下，列解碼器4中驅(qū)動(dòng)的列選擇線CSr1、CSr4成為邏輯值1，通過列選擇晶體管Cr1、Cr4，主位線RMBL2連接到轉(zhuǎn)發(fā)柵極Ci0的輸入端，讀出偏壓電路7中產(chǎn)生的電壓V4＝VSS施加到主位線RMBL1。同時(shí)，塊選擇線SEL2、SEL4由選擇線驅(qū)動(dòng)電路2-1、2-2成為邏輯值1，通過塊選擇晶體管SL02、SL10，DBL2連接到轉(zhuǎn)發(fā)柵極Ci0的輸入端，副位線DBL1的電壓成為VSS。這樣，通過將轉(zhuǎn)發(fā)柵極控制電路16輸出的控制信號(hào)CSi0設(shè)置為邏輯值1，從而鄰接電流Ined輸出到輸出端子17。
根據(jù)以上結(jié)構(gòu)，本發(fā)明的第13實(shí)施方式中，能夠由外部測(cè)定漏極讀方式的鄰接電流，能夠容易地評(píng)價(jià)同單元的特性。
本發(fā)明中的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置在抑制電路面積增加的情況下，具有能夠進(jìn)行正確的數(shù)據(jù)判定的效果，有用于具有若干個(gè)存儲(chǔ)單元和參考單元沿著若干個(gè)行方向及列方向排列成的矩陣狀存儲(chǔ)單元區(qū)域的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置等。
權(quán)利要求
1.一種虛地方式的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，在行方向和列方向排列的存儲(chǔ)單元陣列內(nèi)的若干個(gè)非揮發(fā)性存儲(chǔ)單元之間，源極和漏極共同連接作為位線使用，其特征在于，所述若干個(gè)非揮發(fā)性存儲(chǔ)單元包括參考單元和鄰接單元；所述參考單元用于獲得差動(dòng)式的讀出判定操作中成為基準(zhǔn)的特性；所述鄰接單元與所述參考單元中的源極和漏極之中的一極共享的同時(shí)，與相同的字線連接；所述非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置具有鄰接單元寫入電路，用于當(dāng)所述字線被激活，所述參考單元成為導(dǎo)通狀態(tài)時(shí)，形成所述鄰接單元保持在非導(dǎo)通狀態(tài)的寫入狀態(tài)。
2.根據(jù)權(quán)利要求1所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述寫入電路被構(gòu)造為在所述鄰接單元的源極和漏極之間，施加寫入電壓。
3.根據(jù)權(quán)利要求1所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述裝置被構(gòu)造為所述讀出判定操作時(shí)，所述參考單元的源極和漏極之中，與所述鄰接單元共享的一極與讀放大器連接，另一極與電源電路連接。
4.根據(jù)權(quán)利要求3所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述若干個(gè)非揮發(fā)性存儲(chǔ)單元進(jìn)一步包括另一方側(cè)鄰接單元；所述另一方側(cè)鄰接單元與所述參考單元的源極和漏極之中的另一極共享的同時(shí)，與相同的字線連接；所述鄰接單元寫入電路進(jìn)一步被構(gòu)造為當(dāng)所述字線激活，所述參考單元成為導(dǎo)通狀態(tài)時(shí)，能夠形成所述另一方側(cè)鄰接單元保持在非導(dǎo)通狀態(tài)的寫入狀態(tài)。
5.根據(jù)權(quán)利要求3所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述裝置被構(gòu)造為所述鄰接單元的源極和漏極之中，與所述參考單元共享的一極與所述讀放大器連接，另一極與電源電路連接，以能夠校驗(yàn)所述鄰接單元。
6.根據(jù)權(quán)利要求5所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述裝置被構(gòu)造為具有與所述參考單元及鄰接單元連接的字線不同字線連接的參考單元及鄰接單元，同時(shí)，能夠使各鄰接單元校驗(yàn)時(shí)的所述字線的電位互不相同。
7.根據(jù)權(quán)利要求5所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述裝置被構(gòu)造為根據(jù)規(guī)定的控制信號(hào)，進(jìn)行所述鄰接單元的寫入以及校驗(yàn)。
8.根據(jù)權(quán)利要求7所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述裝置被構(gòu)造為所述控制信號(hào)在非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的電源啟動(dòng)時(shí)給予。
9.根據(jù)權(quán)利要求5所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述若干個(gè)非揮發(fā)性存儲(chǔ)單元進(jìn)一步包括鄰接單元；所述鄰接單元與所述參考單元的源極和漏極之中的一極共享的同時(shí)，與不同的字線連接；所述鄰接單元寫入電路進(jìn)一步被構(gòu)造為當(dāng)各字線被激活時(shí)，能夠形成所述另一方側(cè)鄰接單元保持在非導(dǎo)通狀態(tài)的寫入狀態(tài)。
10.根據(jù)權(quán)利要求1所述的非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述裝置被構(gòu)造為所述鄰接單元的源極和漏極之中的一極與電源電路連接時(shí)所流的電流，能夠由非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置的外部計(jì)測(cè)。
全文摘要
現(xiàn)有的虛地方式的存儲(chǔ)裝置中，在存儲(chǔ)單元(參考單元)中獲得差動(dòng)式的讀出判定操作中成為基準(zhǔn)的特性時(shí)，由于通過與參考單元鄰接的單元的漏泄電流在過程中產(chǎn)生偏差，所以難以實(shí)現(xiàn)穩(wěn)定的讀出。本發(fā)明公開了一種非揮發(fā)性半導(dǎo)體存儲(chǔ)裝置，對(duì)與參考單元鄰接的存儲(chǔ)單元，設(shè)置位線電位選擇裝置，用于對(duì)電荷累積側(cè)的位線施加寫入電位，對(duì)另一側(cè)的位線施加接地電位。利用該結(jié)構(gòu)對(duì)鄰接單元進(jìn)行寫入操作，由于從參考單元到鄰接單元的漏泄電流消失，因此能夠?qū)⒖紗卧脑刑匦宰鳛榛鶞?zhǔn)側(cè)特性，反映到讀出操作中，能夠?qū)崿F(xiàn)穩(wěn)定的讀出。
文檔編號(hào)G11C5/06GK1988041SQ20061017002
公開日2007年6月27日 申請(qǐng)日期2006年12月22日 優(yōu)先權(quán)日2005年12月22日
發(fā)明者圓山敬史, 河野和幸, 川原昭文, 富田泰弘 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社