專利名稱：包括浮體晶體管無電容器存儲(chǔ)單元的存儲(chǔ)器件及相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體存儲(chǔ)器件，并且，更具體地，本發(fā)明涉及包括浮體無電容器(floating body capacitorless)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件，并涉及操作這樣的器件的方法。
背景技術(shù)：
典型地，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)(DRAM)器件的存儲(chǔ)單元由用于存儲(chǔ)電荷的電容器和用于存取電容器的晶體管構(gòu)成。由電容器的電壓確定每個(gè)存儲(chǔ)單元的邏輯值。然而，在提高器件集成度的努力下，已提出了由單個(gè)晶體管構(gòu)成的DRAM存儲(chǔ)單元。這些單晶體管類型的存儲(chǔ)單元在此被稱為“浮體晶體管無電容器存儲(chǔ)單元”，并且，在一些實(shí)例中，使用縮寫短語“晶體管單元”。
在寫入模式下，通過變化單元的溝體(channel body)電位來改變浮體晶體管無電容器存儲(chǔ)單元的閾值電壓，并且，在讀取模式下，基于通過該單元的電流量而區(qū)分邏輯狀態(tài)。下面參考圖1更詳細(xì)地解釋這一點(diǎn)。
圖1是浮體晶體管無電容器存儲(chǔ)單元的示例的截面示意圖。如圖所示，此示例中的浮體晶體管無電容器存儲(chǔ)單元包括硅(Si)襯底100和埋入氧化層101。位于埋入氧化層101上方的是在源極和漏極區(qū)域103和104之間插入的浮溝體區(qū)域102。柵極電介質(zhì)105和柵極106排列在浮溝體區(qū)域102上方并且形成絕緣層107(例如SiO2層)以將浮體晶體管無電容器存儲(chǔ)單元與襯底100上的其他器件絕緣。
邏輯“1”和“0”狀態(tài)取決于浮體晶體管無電容器存儲(chǔ)單元的閾值電壓Vth，并且，下面在表1中示出了施加到浮體晶體管無電容器存儲(chǔ)單元的寫入和讀取電壓的示例表1


在寫入數(shù)據(jù)“1”操作中，設(shè)置偏壓條件，其中Vgs＞Vth且Vgd＜Vth，這使得晶體管單元在飽和區(qū)域中操作。在此狀態(tài)下，在漏極區(qū)域104與浮溝體區(qū)域102的接合處發(fā)生沖擊電離(impact ionization)。結(jié)果，在浮溝體區(qū)域102中注入空穴。這增加了浮溝體區(qū)域102的電位，并減小了浮體晶體管無電容器存儲(chǔ)單元的閾值電壓Vth。
在寫入數(shù)據(jù)“0”操作中，漏極電壓Vd降低到負(fù)值電壓，以在浮溝體區(qū)域102與漏極區(qū)域104之間的接合處建立正向偏壓條件。正向偏壓使得浮溝體區(qū)域102中包含的空穴遷移到漏極區(qū)域104中。這減小了浮溝體區(qū)域102的電位，并增加了閾值電壓Vth。
在讀取操作中，設(shè)置偏壓條件，使得Vgs＞Vth且Vgd＞Vth，并使得晶體管單元在其線性區(qū)域中操作。測(cè)量漏極電流，并將其與參考單元電流相比，以由此辨別浮體晶體管無電容器存儲(chǔ)單元處于高(邏輯“0”)還是低(邏輯“1”)電壓閾值Vth狀態(tài)。更具體地，如果所測(cè)量的漏極電流小于參考電流，則讀取邏輯“0”狀態(tài)。如果所測(cè)量的漏極電流大于參考電流，則讀取邏輯“1”狀態(tài)。
傳統(tǒng)地，使用分別被編程為“0”和“1”狀態(tài)的參考(或虛擬(Dummy))晶體管單元來生成參考單元電流。此外，利用參考電壓生成電路和其他電路來生成位于“0”與“1”參考晶體管單元的漏極電流之間的參考電流。例如，參見以Fujita等的名義的、在2003年5月20日授權(quán)的美國(guó)專利第6567330號(hào)。
浮體晶體管無電容器存儲(chǔ)單元的讀取易于產(chǎn)生多種錯(cuò)誤。下面參考圖2A到2C來描述這樣的錯(cuò)誤的例子。
圖2A和2B示出了多個(gè)浮體晶體管無電容器存儲(chǔ)單元的“0”狀態(tài)和“1”狀態(tài)漏極電流分布201和202，以及與多個(gè)讀取操作相關(guān)聯(lián)的參考單元電流分布203。圖2A示出了參考單元電流分布203與“0”狀態(tài)漏極電流分布201在210處重疊的情況，而圖2B示出了參考單元電流分布203和“1”狀態(tài)漏極電流分布202在211處重疊的情況。在任一情況下，都將發(fā)生讀取錯(cuò)誤?？赡苡捎诎üに囎兓囟茸兓鹊亩鄠€(gè)因素而導(dǎo)致圖2A和2B的重疊情形210和211。
圖2C示出了晶體管單元“0”狀態(tài)與“1”狀態(tài)漏極電流分布201與202在212相互重疊的情況。這可能是由于浮體晶體管無電容器存儲(chǔ)單元的易失性質(zhì)導(dǎo)致的。即，從浮溝體區(qū)域的滲漏可導(dǎo)致單元晶體管的閾值電壓Vth漂移。因而，有必要以與刷新傳統(tǒng)的電容器型DRAM單元非常相同的方式，來周期性地刷新浮體晶體管無電容器存儲(chǔ)單元。
除了上述的讀取錯(cuò)誤的傾向外，傳統(tǒng)的浮體晶體管無電容器存儲(chǔ)單元DRAM器件還有需要提供用來生成參考電流的參考電流生成器、參考存儲(chǔ)單元以及其他電路的缺點(diǎn)。當(dāng)嘗試增加存儲(chǔ)器件的密度時(shí)，這些可能成為負(fù)擔(dān)而且，在用于刷新參考存儲(chǔ)單元的刷新操作中消耗了額外的時(shí)間。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體存儲(chǔ)器件，其包括存儲(chǔ)單元陣列，該存儲(chǔ)單元陣列包括多個(gè)單位存儲(chǔ)單元，其中每個(gè)單位存儲(chǔ)單元包括互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元。
根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體存儲(chǔ)器件，其包括存儲(chǔ)單元陣列，該存儲(chǔ)單元陣列包括按行和列布置的多個(gè)單位存儲(chǔ)單元，其中每個(gè)單位存儲(chǔ)單元包括互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元。該存儲(chǔ)器件還包括被連接到單位存儲(chǔ)單元的相應(yīng)奇行的多個(gè)奇位線對(duì)，其中每個(gè)奇位線對(duì)包括被連接到每個(gè)相應(yīng)奇行的第一浮體晶體管無電容器存儲(chǔ)單元的第一奇位線、以及被連接到每個(gè)相應(yīng)奇行的第二浮體晶體管無電容器存儲(chǔ)單元的第二奇位線。該存儲(chǔ)器件還包括被連接到單位存儲(chǔ)單元的相應(yīng)偶行的多個(gè)偶位線對(duì)，其中每個(gè)偶位線對(duì)包括被連接到每個(gè)相應(yīng)偶行的第一浮體晶體管無電容器存儲(chǔ)單元的第一偶位線、以及被連接到每個(gè)相應(yīng)偶行的第二浮體晶體管無電容器存儲(chǔ)單元的第二偶位線。該存儲(chǔ)器件還包括奇和偶讀出電路；奇和偶讀出位線對(duì)，分別被可操作地耦接到奇和偶讀出電路；奇位線選擇器，其選擇性地將從多個(gè)奇位線對(duì)中選擇的奇位線對(duì)耦接到奇讀出位線對(duì)；以及偶位線選擇器，其選擇性地將從多個(gè)偶位線對(duì)中選擇的偶位線對(duì)耦接到偶讀出位線對(duì)。
根據(jù)本發(fā)明的再一方面，提供了一種半導(dǎo)體存儲(chǔ)器件，其包括存儲(chǔ)單元陣列，該存儲(chǔ)單元陣列包括多個(gè)單位存儲(chǔ)單元，其中每個(gè)單位存儲(chǔ)單元包括位于第一存儲(chǔ)塊陣列中的第一浮體晶體管無電容器存儲(chǔ)單元、以及位于第二存儲(chǔ)塊陣列中的互補(bǔ)的第二浮體晶體管無電容器存儲(chǔ)單元。該存儲(chǔ)器件還包括被可操作地耦接到位于第一存儲(chǔ)塊陣列中的對(duì)應(yīng)的第一浮體晶體管無電容器存儲(chǔ)單元的多個(gè)第一位線、以及被可操作地連接到位于第二存儲(chǔ)塊陣列中的對(duì)應(yīng)的第二浮體晶體管無電容器存儲(chǔ)單元的多個(gè)第二位線。該存儲(chǔ)器件還包括讀出電路，其可操作地位于第一和第二存儲(chǔ)塊陣列之間；讀出位線對(duì)，其被可操作地耦接到該讀出電路；第一位線選擇器，其選擇性地將多個(gè)第一位線中的第一位線耦接到讀出位線對(duì)中的一個(gè)；以及第二位線選擇器，其選擇性地將多個(gè)第二位線中的第二位線耦接到讀出位線對(duì)中的另一個(gè)。
根據(jù)本發(fā)明的再一方面，提供了一種將數(shù)據(jù)寫入到包括浮體晶體管無電容器存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件中的方法。該方法包括將第一浮體晶體管無電容器存儲(chǔ)單元的閾值電壓設(shè)置到第一閾值電壓；以及將第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓設(shè)置到第二閾值電壓。該第一和第二浮體晶體管無電容器存儲(chǔ)單元構(gòu)成單位存儲(chǔ)單元，并且，由第一和第二浮體晶體管無電容器存儲(chǔ)單元的第一和第二閾值電壓狀態(tài)的差來定義向每個(gè)單位存儲(chǔ)單元中寫入的邏輯值。
根據(jù)本發(fā)明的再一方面，提供了一種讀取包括浮體晶體管無電容器存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)的方法。該方法包括確定第一浮體晶體管無電容器存儲(chǔ)單元的閾值電壓狀態(tài)；以及確定第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓狀態(tài)。其中，該第一和第二浮體晶體管無電容器存儲(chǔ)單元構(gòu)成單位存儲(chǔ)單元，并且，該方法還包括根據(jù)第一和第二浮體晶體管無電容器存儲(chǔ)單元的第一和第二閾值電壓狀態(tài)的差，來確定每個(gè)單位存儲(chǔ)單元的邏輯值。


參考附圖，從下面的詳細(xì)說明中，本發(fā)明的上述和其他方面和特征將變得更清楚，附圖中圖1是傳統(tǒng)浮體晶體管無電容器存儲(chǔ)單元的截面視圖；圖2A到2C是示出傳統(tǒng)浮體晶體管無電容器存儲(chǔ)單元的單元電流分布的圖；圖3是根據(jù)本發(fā)明的實(shí)施例的浮體晶體管無電容器存儲(chǔ)單元存儲(chǔ)器件的框圖；圖4A和4B分別是根據(jù)本發(fā)明的實(shí)施例的偶和奇位線選擇器的電路圖；
圖5是根據(jù)本發(fā)明的實(shí)施例的讀出塊的電路圖；圖6是根據(jù)本發(fā)明的實(shí)施例的讀出放大器的電路圖；圖7是根據(jù)本發(fā)明的另一實(shí)施例的浮體晶體管無電容器存儲(chǔ)單元存儲(chǔ)器件的框圖；圖8是根據(jù)本發(fā)明的另一實(shí)施例的讀出塊的電路圖；圖9是根據(jù)本發(fā)明的實(shí)施例的浮體晶體管無電容器存儲(chǔ)單元存儲(chǔ)器件的框圖；圖10A和10B分別是根據(jù)本發(fā)明的其他實(shí)施例的真(true)和排除(bar)位線選擇器的電路圖；以及圖11是根據(jù)本發(fā)明的實(shí)施例的浮體晶體管無電容器存儲(chǔ)單元存儲(chǔ)器件的框圖。
具體實(shí)施例方式
下面參考附圖更完整地說明本發(fā)明，附圖中示出了本發(fā)明的示例實(shí)施例。然而，本發(fā)明可以通過許多不同的形式來實(shí)施，并且不應(yīng)被理解為限于此處闡述的示例。在附圖中，可能夸大和/或?yàn)榱撕?jiǎn)明而簡(jiǎn)化層和區(qū)域的尺寸和相對(duì)尺寸。而且，將理解的是，當(dāng)元件或?qū)颖环Q為“在..之上”、“被連接到”或“被耦接到”另一元件或?qū)訒r(shí)，其可以是直接在其他元件或?qū)又?、被連接或耦接到其他元件或?qū)?，或者是可能存在居間元件或?qū)印?br> 現(xiàn)在將通過本發(fā)明的優(yōu)選但非限制性實(shí)施例的方式來說明本發(fā)明。
圖3是根據(jù)本發(fā)明的實(shí)施例的浮體晶體管無電容器存儲(chǔ)單元存儲(chǔ)器件的框圖。
圖3的存儲(chǔ)器件包括存儲(chǔ)單元陣列塊BLK1，其包含多個(gè)子陣列塊SBLK<1:m>、多個(gè)偶和奇位線(BL)選擇器21-1<1:m>和20-2<1:m>、多個(gè)讀出塊22-1<1:m>和22-2<1:m>、行解碼器24、列解碼器26、位線選擇信號(hào)生成器28、控制信號(hào)生成器30、以及命令解碼器32。
存儲(chǔ)單元陣列塊BLK1的每個(gè)子陣列塊SBLK包含多個(gè)浮體晶體管無電容器存儲(chǔ)單元MC。應(yīng)注意的是，為了簡(jiǎn)化，在圖3中示出了單個(gè)存儲(chǔ)單元陣列塊BLK1，并且，存儲(chǔ)器件包括相同配置的多個(gè)塊BLK。
如上所述，每個(gè)存儲(chǔ)單元陣列塊BLK1包括多個(gè)子陣列塊SBLK<1:m>。子陣列塊SBLK<1:m>共享相同的字線WL。在圖3中，為了簡(jiǎn)化，僅僅示出了單個(gè)字線WL1。
每個(gè)子陣列塊SBLK包括多個(gè)位線BL<1:k>和多個(gè)互補(bǔ)位線BLB<1:k>。如圖3所示，交替布置位線BL<1:k>和互補(bǔ)位線BLB<1:k>。在此將每個(gè)位線BL及其互補(bǔ)位線BLB一起稱為“位線對(duì)”BL/BLB。因此，在此實(shí)施例的示例中，每個(gè)子陣列塊SBLK有“k”個(gè)位線對(duì)BL/BLB。
在此實(shí)施例中，由在位線BL與參考電位(例如，接地)之間連接的第一浮體晶體管無電容器存儲(chǔ)單元、以及在互補(bǔ)位線BLB與參考電位之間連接的第二浮體晶體管無電容器存儲(chǔ)單元來定義“單位存儲(chǔ)單元”。單位存儲(chǔ)單元存儲(chǔ)如由第一和第二浮體晶體管無電容器存儲(chǔ)單元的互補(bǔ)閾值電壓狀態(tài)所指示的邏輯值。即，每個(gè)單位存儲(chǔ)單元包括具有相反閾值電壓狀態(tài)的互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元。在此實(shí)施例的示例中，浮體晶體管無電容器存儲(chǔ)單元是NMOS型晶體管。
將每個(gè)單位存儲(chǔ)單元的互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元柵極連接到同一字線WL。
偶位線選擇器20-1<1:m>和奇位線選擇器20-2<1:m>位于各自子陣列塊SBLK<1:m>的相對(duì)側(cè)。將每個(gè)偶位線選擇器20-1連接到各自子陣列塊SBLK的k/2個(gè)偶數(shù)位線BL、以及k/2個(gè)偶數(shù)互補(bǔ)位線BLB。類似地，將每個(gè)奇位線選擇器20-2連接到各自子陣列塊SBLK的k/2個(gè)奇數(shù)位線BL、以及k/2個(gè)奇數(shù)互補(bǔ)位線BLB。
仍然參考圖3，將讀出塊22-1<1:m>連接到各自的偶位線選擇器20-1<1:m>，并且，將讀出塊22-2<1:m>連接到各自的奇位線選擇器20-2<1:m>。具體地，在每個(gè)奇位線選擇器20-2<1:m>和其對(duì)應(yīng)的讀出塊22-2<1:m>之間連接互補(bǔ)讀出位線SBL1<1:m>和SBL1B<1:m>。類似地，在每個(gè)偶位線選擇器20-1<1:m>和其對(duì)應(yīng)的讀出塊22-1<1:m>之間連接互補(bǔ)讀出位線SBL2<1:m>和SBL2B<1:m>。
這里，將在后面更詳細(xì)地說明偶和奇位線選擇器20-1和20-2、以及讀出塊22-1和22-2的示例。
命令解碼器32響應(yīng)于命令信號(hào)COM，而生成激活命令A(yù)CT、讀取命令RD、以及寫入命令WD。
行解碼器24響應(yīng)于激活命令A(yù)CT，而解碼第一行地址RA1，以激活字線WL中的對(duì)應(yīng)的一個(gè)。
位線選擇信號(hào)生成器28響應(yīng)于激活命令A(yù)CT而解碼第二行地址RA2，以激活位線選擇信號(hào)BS<1:k/2>中的一個(gè)。(如先前所述的，“k”是每子陣列塊SBLK的位線對(duì)BL/BLB的數(shù)目)。如圖3所示，將位線選擇信號(hào)BS<1:k/2>施加到偶和奇位線選擇器20-1<1:m>和20-2<1:m>。
列解碼器26響應(yīng)于讀取和寫入命令RD和WR而解碼列地址CA，以激活列選擇信號(hào)CSL<1:m>中的對(duì)應(yīng)的一個(gè)或多個(gè)。如圖3所示，將列選擇信號(hào)CSL<1:m>施加到各個(gè)讀出塊22-1<1:m>、以及各個(gè)讀出塊22-2<1:m>。
控制信號(hào)生成器30響應(yīng)于激活命令A(yù)CT而選擇性地激活讀出放大器使能信號(hào)SEN和回寫信號(hào)WB。具體地，在激活讀出放大器使能信號(hào)SEN之后的預(yù)定時(shí)間，激活回寫信號(hào)WB。如圖3所示，將這些信號(hào)施加到讀出塊22-1<1:m>和22-2<1:m>。
在圖3中還繪出了第一互補(bǔ)數(shù)據(jù)線D1和D1B、以及第二互補(bǔ)數(shù)據(jù)線D2和D2B。將第一互補(bǔ)數(shù)據(jù)線D1和D1B連接到讀出塊22-2<1:m>，并且，將第二互補(bǔ)數(shù)據(jù)線D2和D2B連接到讀出塊22-1<1:m>。
本領(lǐng)域的技術(shù)人員會(huì)熟知構(gòu)造行解碼器24、列解碼器26、位線選擇電路28、控制信號(hào)生成器30、以及命令解碼器32的各種可能性。因此，在此為簡(jiǎn)明起見，省略了這些組件的詳細(xì)電路配置的示例。
接著，將參考圖4A和4B來說明圖3的奇和偶位線選擇器20-1和20-2的示例。具體地，圖4A是示出偶位線選擇器20-1的示例的電路圖，而圖4B是示出奇位線選擇器20-2的示例的電路圖。
如圖4A所示，此示例的偶位線選擇器包括在各個(gè)偶數(shù)位線對(duì)BL2/BLB2、BL4/BLB4、...、BLk/BLBk與互補(bǔ)讀出位線SBL2/SBL2B之間連接的偶數(shù)NMOS晶體管對(duì)N18-2、N18-4、...、N18-k。如前所述，將互補(bǔ)讀出位線SBL2/SBL2B連接到對(duì)應(yīng)的讀出塊22-1。分別將偶數(shù)NMOS晶體管對(duì)N18-2、N18-4、...、N18-k柵極連接到位線選擇信號(hào)BS<1:k/2>。如前所述，由位線選擇信號(hào)生成器28生成位線選擇信號(hào)BS<1:k/2>。圖4A的偶位線選擇器響應(yīng)于位線選擇信號(hào)BS<1:k/2>而選擇性地將偶數(shù)位線對(duì)BL2/BLB2、BL4/BLB4、...、BLk/BLBk中的任一個(gè)連接到互補(bǔ)讀出位線SBL2/SBL2B。
圖4B的奇數(shù)位線選擇器包括在各個(gè)奇數(shù)位線對(duì)BL1/BLB1、BL3/BLB3、...、BL(k-1)/BLB(k-1)與互補(bǔ)讀出位線SBL1/SBL1B之間連接的奇數(shù)NMOS晶體管對(duì)N18-1、N18-3、...、N18-(k-1)。如前所述，將互補(bǔ)讀出位線SBL1/SBL1B連接到對(duì)應(yīng)的讀出塊22-2。分別將奇數(shù)NMOS晶體管對(duì)N18-1、N18-3、...、N18-(k-1)柵極連接到由位線選擇信號(hào)生成器28生成的位線選擇信號(hào)BS<1:k/2>。圖4B的奇位線選擇器響應(yīng)于位線選擇信號(hào)BS<1:k/2>而選擇性地將奇數(shù)位線對(duì)BL1/BLB1、BL3/BLB3、...、BL(k-1)/BLB(k-1)中的任一個(gè)連接到互補(bǔ)讀出位線SBL1/SBL1B。
圖5是示出圖3的讀出塊22-1<1:m>中的一個(gè)的示例的電路圖。類似地各自配置圖3的讀出塊22-2<1:m>，在此，為避免多余而省略其詳細(xì)說明。
如圖5所示，讀出塊22-1連接在互補(bǔ)讀出位線SBL2/SBL2B之間(見圖3和4)，并且，其包括電平限制器LM1和LM2、讀出放大器SA、回寫門WBG、鎖存器LA、以及列選擇門CSG。
電平限制器LM1包括比較器COM2，其將讀出位線SBL2的電壓與限定電壓VBLR進(jìn)行比較；以及NMOS晶體管N10，其響應(yīng)于比較器COM2的輸出而將讀出位線SBL2的電壓限定為不超過限定電壓VBLR。類似地，電平限制器LM2包括比較器COM3，其將讀出位線SBL2B的電壓與限定電壓VBLR進(jìn)行比較；以及NMOS晶體管N11，其響應(yīng)于比較器COM3的輸出而將讀出位線SBL2B的電壓限定為不超過限定電壓VBLR。
讀出放大器SA由讀出使能信號(hào)SEN啟動(dòng)，并且生成與來自讀出位線SBL2和SBL2B的電流Ic和Icb相對(duì)應(yīng)的電壓。比較所述電壓，并作為圖5的節(jié)點(diǎn)“a”處的邏輯值而輸出比較結(jié)果。例如，如果連接到讀出位線SBL2的浮體晶體管無電容器存儲(chǔ)單元(MC)是“1”，而連接到讀出位線SBL2B的互補(bǔ)晶體管單元(MCB)是“0”，則電流Ic將大于電流Icb。這是因?yàn)椋w管單元MC的閾值電壓低于互補(bǔ)晶體管單元MCB的閾值電壓。在此情況下，將邏輯值電壓“0”施加到節(jié)點(diǎn)“a”。
鎖存器電路LA包括反相器I3和I4，其由供電電壓V1和V2驅(qū)動(dòng)，并且用來將鎖存器節(jié)點(diǎn)“b”驅(qū)動(dòng)到與鎖存器節(jié)點(diǎn)“a”相反的邏輯電平。供電電壓V1是被用來將數(shù)據(jù)“1”寫入互補(bǔ)晶體管單元MC和MCB之一的正電壓，而供電電壓V2是被用來將數(shù)據(jù)“0”寫入互補(bǔ)晶體管單元MC和MCB中的另一個(gè)的負(fù)電壓。例如，參見先前討論的表1中用于寫入“1”和寫入“0”的漏極電壓Vd值。給定這些示例，則V1將是大約1.5V，而V2將是大約-1.5V回寫門WBG包括在節(jié)點(diǎn)“a”與讀出位線SBL2B之間連接的NMOS晶體管N12、以及在節(jié)點(diǎn)“b”與讀出位線SBL2之間連接的NMOS晶體管N13。由回寫信號(hào)WB(來自圖3的控制信號(hào)生成器30)在寫入操作中使能回寫門WBG，以將數(shù)據(jù)從節(jié)點(diǎn)“a”和“b”分別傳送到讀出位線SBL2B和SBL2。
列選擇門CSG包括在節(jié)點(diǎn)“a”與數(shù)據(jù)線D2B之間連接的NMOS晶體管N14、以及在節(jié)點(diǎn)“b”與數(shù)據(jù)線D2之間連接的NMOS晶體管N15。由列選擇信號(hào)CSL(來自圖3的列解碼器26)在讀取和寫入操作中使能列選擇門WBG，以向和從數(shù)據(jù)線D2B和D2分別傳送節(jié)點(diǎn)“a”和“b”的數(shù)據(jù)。
圖6是示出圖5的讀出放大器SA的示例的電路圖。如圖所示，讀出放大器SA包括電壓轉(zhuǎn)換器CV1和CV2、以及比較器COM4。將電壓轉(zhuǎn)換器CV1的節(jié)點(diǎn)“b1”連接到圖5的電平限制器LM1，并且將電壓轉(zhuǎn)換器CV2的節(jié)點(diǎn)“b2”連接到圖5的電平限制器LM2。
電壓轉(zhuǎn)換器CV1和CV2中的每個(gè)包括用作由讀出使能信號(hào)SEN使能的電流源的PMOS晶體管P1、用作電流反射鏡的PMOS晶體管P2和P3、以及用作二極管的NMOS晶體管N16。如本領(lǐng)域的技術(shù)人員會(huì)意識(shí)到的那樣，在比較器COM4的各個(gè)輸入Sn和SnB上，將讀出位線電流Ic和Icb反射為電壓。如前所述，比較器COM4將比較結(jié)果(邏輯“1”或“0”)輸出到圖5的節(jié)點(diǎn)“a”現(xiàn)在，將描述圖3-6的存儲(chǔ)器件的操作。具體地，首先說明“激活”操作，其中，激活字線WL并選擇讀出線位SBL1和SBL2。在執(zhí)行寫入或讀取操作之前執(zhí)行激活操作。然后，將順序說明寫入和讀取操作。
在激活操作中，行解碼器24響應(yīng)于激活命令A(yù)CT和第一行地址信號(hào)RA1，而將字線WL之一激活(到“高(HIGH)”)。而且，位線選擇信號(hào)生成器28響應(yīng)于激活命令A(yù)CT和第二行地址RA2，而激活位線選擇信號(hào)BS<1:k/2>之一結(jié)果，偶位線選擇器20-1將偶數(shù)位線對(duì)BL/BLB中的一個(gè)連接到讀出位線SBL2和SBL2B，并且，奇位線選擇器20-2將奇數(shù)位線對(duì)BL/BLB中的一個(gè)連接到讀出位線SBL1和SBL1B?？刂菩盘?hào)生成器30激活讀出使能信號(hào)SEN和回寫信號(hào)WB。響應(yīng)于激活的讀出使能信號(hào)SEN，啟動(dòng)每個(gè)讀出塊22-1和22-2中的讀出放大器SA，由此，將在所選的讀出位線對(duì)SBL/SBLB之間的電流差放大并表示為鎖存器電路LA的節(jié)點(diǎn)“a”和“b”上的互補(bǔ)電壓。響應(yīng)于激活的回寫信號(hào)WB，讀出塊22-1和22-2將互補(bǔ)電壓恢復(fù)到所選的讀出位線對(duì)SBL/SBLB。以此方式，進(jìn)行刷新操作。
在寫入操作中，命令解碼器32解碼寫入命令WR，并且，列解碼器26響應(yīng)于寫入命令WR和列地址CA，而激活列選擇線CSL<1:m>之一。結(jié)果，打開相應(yīng)的列選擇門CSG，并且將數(shù)據(jù)線D1/D1B和D2/D2B上的互補(bǔ)寫入數(shù)據(jù)傳送到被連接到該激活的選擇線CSL的讀出塊22-1和22-2的鎖存器LA的節(jié)點(diǎn)“a”和“b”。此外，使能回寫信號(hào)WB，以將互補(bǔ)寫入數(shù)據(jù)從讀出塊22-1和22-2的鎖存器LA的“a”和“b”傳送到所選的讀出位線對(duì)SBL/SBLB。
例如，當(dāng)將數(shù)據(jù)“1”寫入到被連接至奇數(shù)位線對(duì)BL/BLB的所選單位存儲(chǔ)單元中時(shí)，將“高(HI GH)”電壓施加到數(shù)據(jù)線D1，并將“低(LOW)”電壓施加到數(shù)據(jù)線D1B。這樣，“高”電壓被施加到對(duì)應(yīng)的鎖存器LA的節(jié)點(diǎn)“b”，而“低”電壓被施加到對(duì)應(yīng)的鎖存器LA的節(jié)點(diǎn)“a”。由此，將可能大于“高”電壓的供電電壓V1施加到讀出位線SBL1，而將可能低于“低”電壓的供電電壓V2施加到讀出位線SBL1B。這樣，連接到讀出位線SBL1的浮體晶體管無電容器存儲(chǔ)單元MC存儲(chǔ)數(shù)據(jù)“1”，而連接到讀出位線SBL1B的浮體晶體管無電容器存儲(chǔ)單元MC存儲(chǔ)數(shù)據(jù)“0”。在此實(shí)施例的示例中，這些互補(bǔ)數(shù)據(jù)表示單位存儲(chǔ)單元中的數(shù)據(jù)“1”。
在讀取操作中，命令解碼器32解碼讀取命令RD，并且，列解碼器26響應(yīng)于讀取命令RD和列地址CA，而激活列選擇線CSL<1:m>之一。結(jié)果，打開對(duì)應(yīng)的列選擇門CSG，并且將互補(bǔ)讀取數(shù)據(jù)從連接到激活的選擇線CSL的讀出塊22-1和22-2的鎖存器LA的節(jié)點(diǎn)“a”和“b”傳送到數(shù)據(jù)線D1/D1B和D2/D2B。
在上述實(shí)施例中，利用互補(bǔ)浮體晶體管無電容器存儲(chǔ)單元來定義每個(gè)單位存儲(chǔ)單元。這樣，該實(shí)施例提供高密度無電容器存儲(chǔ)單元結(jié)構(gòu)的優(yōu)點(diǎn)，而同時(shí)避免對(duì)參考(或虛擬單元)、參考電流生成器、以及讀取晶體管單元的邏輯值所需的其他傳統(tǒng)電路的需要。而且，通過避免提供參考單元，不會(huì)在刷新參考單元中消耗處理時(shí)間。
在上述參考圖3到6而說明的實(shí)施例中，數(shù)據(jù)線DL1/DLB1和DL2/DLB2各自被用來從和向互補(bǔ)浮體晶體管無電容器存儲(chǔ)單元讀取和寫入數(shù)據(jù)?，F(xiàn)在，將參考圖7和8來說明替換實(shí)施例，其中，提供了分離的讀取和寫入數(shù)據(jù)線圖7是根據(jù)本發(fā)明的另一實(shí)施例的存儲(chǔ)器件的框圖。除了以下不同點(diǎn)之外，圖7與圖3相同，所述不同點(diǎn)即(a)圖7示出了多個(gè)存儲(chǔ)塊BLK<1:i>、以及與其相關(guān)聯(lián)的電路；(b)圖7示出了不同的數(shù)據(jù)線結(jié)構(gòu)，即，讀取數(shù)據(jù)線RD1/RD1B和RD2/RD2B、以及寫入數(shù)據(jù)線WD1和WD2；以及(c)圖7的列選擇器26’包括分離的讀取列選擇線RCSL<1:m>和寫入列選擇線WCSL<1:m>。
除了下面更詳細(xì)討論的內(nèi)容之外，圖7的實(shí)施例與圖3的實(shí)施例相似。在所述兩幅圖中，由相同的附圖標(biāo)記指示相同的元件，并且，下面為避免多余而省略了對(duì)兩個(gè)實(shí)施例之間的共同點(diǎn)的說明。
參考圖7，存儲(chǔ)器件包括位于每個(gè)存儲(chǔ)塊BLK<1:i>的相對(duì)側(cè)上的讀出塊22-1<1:m>’和讀出塊22-2’<1:m>。與圖3的實(shí)施例相同，將讀出塊22-1<1:m>’連接到對(duì)應(yīng)的偶位線選擇器20-1<1:m>，并且將讀出塊22-2<1:m>’連接到相應(yīng)的奇位線選擇器20-2<1:m>。而且，與圖3的實(shí)施例不同的是，將讀出塊22-1<1:m>’連接到讀取數(shù)據(jù)線RD2/RD2B和寫入數(shù)據(jù)線WD2，并且將讀出塊22-2<1:m>’連接到讀取數(shù)據(jù)線RD1/RD1B和寫入數(shù)據(jù)線WD1。
圖8是顯示圖7中示出的讀出塊22-11’的示例的電路圖。類似地配置每個(gè)存儲(chǔ)塊BLK的其余讀出塊22-1<2:m>’和22-2<1:m>’。
參考圖8，讀出塊22-11’包括電平限制器LM1和LM2、讀出放大器SA、鎖存器電路LA、以及回寫門WBG。這些元件與先前說明的圖5的相同附圖標(biāo)記的元件相似。
此外，讀出塊22-11’包括讀取列選擇門RCSG、以及寫入列選擇門WCSG。
讀取列選擇門RCSG包括在讀取數(shù)據(jù)線RD2與參考電位(例如，接地)之間連接的NMOS晶體管N19和N20、以及在讀取數(shù)據(jù)線RD2B與參考電位之間連接的NMOS晶體管N21和N22。將NMOS晶體管N19和N21柵極連接到讀取列選擇線RCSL。將NMOS晶體管柵極連接到鎖存器電路LA的節(jié)點(diǎn)“b”，并且，將NMOS晶體管N22柵極連接到鎖存器電路LA的節(jié)點(diǎn)“a”。
寫入列選擇門WCSG包括在寫入數(shù)據(jù)線WD2與鎖存器電路LA的節(jié)點(diǎn)“b”之間連接的NMOS晶體管N23。將NMOS晶體管N23的柵極連接到寫入列選擇線WCSL。
現(xiàn)在將說明圖7-8的存儲(chǔ)器件的操作。
在激活操作中，行解碼器24響應(yīng)于激活命令A(yù)CT和第一行地址信號(hào)RA1，而將字線WL之一激活(到“高”)。而且，位線選擇信號(hào)生成器28響應(yīng)于激活命令A(yù)CT和第二行地址RA2，而激活位線選擇信號(hào)BS<1:k/2>之一。結(jié)果，偶位線選擇器20-1將偶數(shù)位線對(duì)BL/BLB中的一個(gè)連接到讀出位線SBL2和SBL2B，并且，奇位線選擇器20-2將奇數(shù)位線對(duì)BL/BLB中的一個(gè)連接到讀出位線SBL1和SBL1B?？刂菩盘?hào)生成器30激活讀出使能信號(hào)SEN和回寫信號(hào)WB。響應(yīng)于激活的讀出使能信號(hào)SEN，啟動(dòng)每個(gè)讀出塊22-1<1:m>’和22-2<1:m>’中的讀出放大器SA，由此將在所選的讀出位線對(duì)SBL/SBLB之間的電流差放大、并表示為鎖存器電路LA的節(jié)點(diǎn)“a”和“b”上的互補(bǔ)電壓。響應(yīng)于激活的回寫信號(hào)WB，讀出塊22-1<1:m>’和22-2<1:m>’將互補(bǔ)電壓恢復(fù)到所選的讀出位線對(duì)SBL/SBLB。以此方式，進(jìn)行刷新操作。
在寫入操作中，命令解碼器32解碼寫入命令WR，并且，列解碼器26響應(yīng)于寫入命令WR和列地址CA而激活寫入列選擇線WCSL<1:m>之一。結(jié)果，打開對(duì)應(yīng)的寫入列選擇門WCSG，并且，將寫入數(shù)據(jù)線WD1和WD2上的寫入數(shù)據(jù)傳送到被連接到激活的寫入列選擇線WCSL的讀出塊22-1<1:m>’和22-2<1:m>’的鎖存器電路LA的節(jié)點(diǎn)“b”。通過鎖存器電路LA的操作而將互補(bǔ)數(shù)據(jù)自動(dòng)地寫入到節(jié)點(diǎn)“a”。此外，激活回寫信號(hào)WB，以將互補(bǔ)寫入數(shù)據(jù)從讀出塊22-1<1:m>’和22-2<1:m>’的鎖存器電路LA的“a”和“b”傳送到所選的讀出位線對(duì)SBL/SBLB。
在讀取操作中，命令解碼器32解碼讀取命令RD，并且，列解碼器26響應(yīng)于讀取命令RD和列地址CA，而激活讀取列選擇線RCSL<1:m>之一。結(jié)果，打開對(duì)應(yīng)的讀取列選擇門RCSG，并且，將互補(bǔ)讀取數(shù)據(jù)從連接到激活的讀取列選擇線RCSL的讀出塊22-1<1:m>’和22-2<1:m>’的鎖存器電路LA的節(jié)點(diǎn)“a”和“b”傳送到讀取數(shù)據(jù)線RD1/RD1B和RD2/RD2B。
在上述實(shí)施例中，在每個(gè)存儲(chǔ)塊內(nèi)的互補(bǔ)位線BL/BLB上交替布置形成每個(gè)單位存儲(chǔ)單元的互補(bǔ)浮體晶體管無電容器存儲(chǔ)單元MC。圖9示出了可替代的“開位線”(open bit line)配置，其中，在不同的存儲(chǔ)塊中布置互補(bǔ)浮體晶體管無電容器存儲(chǔ)單元。
圖9是根據(jù)本發(fā)明的實(shí)施例的浮體晶體管無電容器存儲(chǔ)單元存儲(chǔ)器件的框圖。
圖9的存儲(chǔ)器件包括包含多個(gè)子陣列塊SBLK1<1:m>的存儲(chǔ)單元陣列塊BLK1、包含多個(gè)子陣列塊SBLK2<1:m>的存儲(chǔ)單元陣列塊BLK2、多個(gè)真(TRUE)和排除(BAR)位線(BL)選擇器20-1<1:m>’和20-2<1:m>’、多個(gè)讀出塊22-2<1:m>’、行解碼器24、列解碼器26、位線選擇信號(hào)生成器28’、控制信號(hào)生成器30、以及命令解碼器32。
存儲(chǔ)單元陣列塊BLK1和BLK2一起構(gòu)成存儲(chǔ)器的單個(gè)塊。盡管為簡(jiǎn)化而在圖9中示出了單個(gè)存儲(chǔ)塊，但存儲(chǔ)器件包括多個(gè)相同配置的塊。
存儲(chǔ)單元陣列塊BLK1的每個(gè)子陣列塊SBLK都包含多個(gè)“真”浮體晶體管無電容器存儲(chǔ)單元MC，而存儲(chǔ)單元陣列塊BLK2的每個(gè)子陣列塊SBLK都包含對(duì)應(yīng)的多個(gè)“互補(bǔ)”浮體晶體管無電容器存儲(chǔ)單元MC。即，與前面的實(shí)施例不同，定義每個(gè)單位存儲(chǔ)單元的真和互補(bǔ)浮體晶體管無電容器存儲(chǔ)單元位于不同的存儲(chǔ)單元陣列塊BLK1和BLK2中。
存儲(chǔ)單元陣列塊BLK1的子陣列塊SBLK<1:m>共享相同的真字線WL1，而存儲(chǔ)單元陣列塊BLK2的子陣列塊SBLK<1:m>共享相同的互補(bǔ)字線WL2。
存儲(chǔ)單元陣列塊BLK1的每個(gè)子陣列塊SBLK包括多個(gè)真位線BL<1:k>，而存儲(chǔ)單元陣列塊BLK2的每個(gè)子陣列塊SBLK包括多個(gè)互補(bǔ)位線BLB<1:k>。在此，將每個(gè)位線BL及其互補(bǔ)位線BLB統(tǒng)稱為“位線對(duì)”。因此，在此實(shí)施例的示例中，每對(duì)子陣列塊SBLK具有“k”個(gè)位線對(duì)。
與前面的實(shí)施例一樣，由在位線BL與參考電位(例如，接地)之間連接的第一浮體晶體管無電容器存儲(chǔ)單元、以及在互補(bǔ)位線BLB與參考電位之間連接的第二浮體晶體管無電容器存儲(chǔ)單元定義“單位存儲(chǔ)單元”。單位存儲(chǔ)單元存儲(chǔ)如由第一和第二浮體晶體管無電容器存儲(chǔ)單元的互補(bǔ)閾值電壓狀態(tài)所指示的邏輯值。即，每個(gè)單位存儲(chǔ)單元包括具有相反閾值電壓狀態(tài)的互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元。在此實(shí)施例的示例中，浮體晶體管無電容器存儲(chǔ)單元是NMOS型晶體管。
分別將每個(gè)單位存儲(chǔ)單元的互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元柵極連接到真字線WL1和互補(bǔ)字線WL2。
TRUE位線選擇器20-1<1:m>’和BAR位線選擇器20-2<1:m>’位于對(duì)應(yīng)的讀出塊22-1<1:m>的相對(duì)側(cè)、以及存儲(chǔ)塊BLK1與BLK2之間。將每個(gè)TRUE位線選擇器20-1’連接到真位線BL，并將每個(gè)BAR位線選擇器20-2連接到互補(bǔ)位線BLB。
仍然參考圖3，將讀出塊22-1<1:m>連接到相應(yīng)的TRUE和BAR位線選擇器20-1<1:m>’和20-1<1:m>’。具體地，在每個(gè)TRUE和BAR位線選擇器20-2<1:m>’和20-1<1:m>’與它們對(duì)應(yīng)的讀出塊22-1<1:m>之間連接互補(bǔ)讀出位線SBL1<1:m>和SBL1B<1:m>。
在此，在后面將更詳細(xì)地說明TRUE和BAR位線選擇器20-1’和20-2’、以及讀出塊22-1和22-2的示例。
命令解碼器32響應(yīng)于命令信號(hào)COM而生成激活命令A(yù)CT、讀取命令RD、以及寫入命令WD。
行解碼器24響應(yīng)于激活命令A(yù)CT而解碼第一行地址RA1，以激活字線WL中的對(duì)應(yīng)一個(gè)。
位線選擇信號(hào)生成器28’響應(yīng)于激活命令A(yù)CT而解碼第二行地址RA2，以激活位線選擇信號(hào)BS<1:k>中的一個(gè)。如圖9所示，將位線選擇信號(hào)BS<1:k>施加到TRUE和BAR位線選擇器20-1<1:m>’和20-2<1:m>’。
列解碼器26響應(yīng)于讀取和寫入命令RD和WR而解碼列地址CA，以激活列選擇信號(hào)CSL<1:m>中的對(duì)應(yīng)的一個(gè)或多個(gè)。如圖9所示，將列選擇信號(hào)CSL<1:m>施加到各自的讀出塊22-1<1:m>。
控制信號(hào)生成器32響應(yīng)于激活命令A(yù)CT，而選擇性地激活讀出放大器使能信號(hào)SEN和回寫信號(hào)WB。具體地，在激活讀出放大器使能信號(hào)SEN之后的預(yù)定時(shí)間內(nèi)，激活回寫信號(hào)WB。如圖9所示，將這些信號(hào)施加到讀出塊22-1<1:m>。
在圖9中還繪出，將互補(bǔ)數(shù)據(jù)線D1和D1B連接到讀出塊22-2<1:m>。
接著，將參考圖10A和10B說明圖9的TRUE和BAR位線選擇器20-1’和20-2’的示例。具體地，圖10A是示出TRUE位線選擇器20-1’的示例的電路圖，而圖10B是示出BAR位線選擇器20-2’的示例的電路圖。
如圖10A所示，此示例的TRUE位線選擇器20-1包括在相應(yīng)的真位線對(duì)BL<1:k>與真讀出位線SBL之間連接的NMOS晶體管N19-<1:k>。分別將NMOS晶體管N19-<1:k>柵極連接到由位線選擇信號(hào)生成器28’生成的位線選擇信號(hào)BS<1:k>。TRUE位線選擇器20-1響應(yīng)于位線選擇信號(hào)BS<1:k>，而選擇性地將真位線BL<1:k>中的任一個(gè)連接到真讀出位線SBL。
此示例的BAR位線選擇器20-2包括在相應(yīng)的互補(bǔ)位線對(duì)BLB<1:k>與互補(bǔ)讀出位線SBLB之間連接的NMOS晶體管N19-<1:k>。分別將NMOS晶體管N19-<1:k>柵極連接到由位線選擇信號(hào)生成器28’生成的位線選擇信號(hào)BS<1:k>。BAR位線選擇器20-21響應(yīng)于位線選擇信號(hào)BS<1:k>，而選擇性地將互補(bǔ)位線BLB<1:k>中的任一個(gè)連接到互補(bǔ)讀出位線SBLB。
可以以與先前結(jié)合圖5和6討論的相同方式來配置讀出塊22-1<1:m>。
現(xiàn)在將說明圖9、10A和10B的存儲(chǔ)器件的操作。
在激活操作中，行解碼器24響應(yīng)于激活命令A(yù)CT和第一行地址信號(hào)RA1，而激活(到“高”)字線WL之一。而且，位線選擇信號(hào)生成器28響應(yīng)于激活命令A(yù)CT和第二行地址RA2，而激活位線選擇信號(hào)BS<1:k>之一。結(jié)果，TRUE位線選擇器20-1將真位線BL中的一個(gè)連接到真讀出位線SBL，并且，BAR位線選擇器20-2將互補(bǔ)位線對(duì)BLB中的對(duì)應(yīng)的一個(gè)連接到互補(bǔ)讀出位線SBL?？刂菩盘?hào)生成器30激活讀出使能信號(hào)SEN和回寫信號(hào)WB。響應(yīng)于激活的讀出使能信號(hào)SEN，啟動(dòng)每個(gè)讀出塊22-1中的讀出放大器SA，由此，將在所選的讀出位線對(duì)SBL/SBLB之間的電流差放大、并表示為鎖存器電路LA的節(jié)點(diǎn)“a”和“b”上的互補(bǔ)電壓(見圖5)。響應(yīng)于激活的回寫信號(hào)WB，讀出塊22-1將互補(bǔ)電壓恢復(fù)到所選的讀出位線對(duì)SBL/SBLB。以此方式，進(jìn)行刷新操作。
在寫入操作中，命令解碼器32解碼寫入命令WR，并且，列解碼器26響應(yīng)于寫入命令WR和列地址CA，而激活列選擇線CSL<1:m>之一。結(jié)果，打開相應(yīng)的列選擇門CSG(見圖5)，并且，將數(shù)據(jù)線D1/D1B上的互補(bǔ)寫入數(shù)據(jù)傳送到被連接到激活的選擇線CSL的讀出塊22-1的鎖存器LA的節(jié)點(diǎn)“a”和“b”此外，激活回寫信號(hào)WB，以將互補(bǔ)寫入數(shù)據(jù)從讀出塊22-1的鎖存器LA的“a”和“b”傳送到所選的讀出位線對(duì)SBL/SBLB。
在讀取操作中，命令解碼器32解碼讀取命令RD，并且，列解碼器26響應(yīng)于讀取命令RD和列地址CA而激活列選擇線CSL<1:m>之一。結(jié)果，打開對(duì)應(yīng)的列選擇門CSG，并且，將互補(bǔ)讀取數(shù)據(jù)從連接到激活的選擇線CSL的讀出塊22-1的電路LA的節(jié)點(diǎn)“a”和“b”傳送到數(shù)據(jù)線D1/D1B。
現(xiàn)在，將參考圖11的電路圖來說明本發(fā)明的另一實(shí)施例。以與圖7的實(shí)施例作為圖3的實(shí)施例的修改的相同的方式，圖11的實(shí)施例是圖9的修改即，除了以下不同點(diǎn)，圖11與圖9相同，所述不同點(diǎn)即(a)圖11示出了多個(gè)存儲(chǔ)塊BLK<1:i>及與其相關(guān)聯(lián)的電路；(b)圖11示出了不同的數(shù)據(jù)線結(jié)構(gòu)，即，讀取數(shù)據(jù)線RD1/RD1B和寫入數(shù)據(jù)線WD1；以及(c)圖11的列選擇器26’包括分離的讀取列選擇線RCSL<1:m>和寫入列選擇線WCSL<1:m>。
除了下面更多討論的內(nèi)容，圖11的實(shí)施例與圖9的實(shí)施例相似。在所述兩幅圖中，由相同的附圖標(biāo)記指示相同的元件，并且，下面為避免多余而省略了對(duì)兩個(gè)實(shí)施例之間的共同點(diǎn)的說明。
參考圖11，存儲(chǔ)器件包括位于對(duì)應(yīng)TRUE和BAR位線選擇器20-1<1:m>’與20-2’<1:m>之間的讀出塊22-2<1:m>’。與圖9的實(shí)施例一樣，將讀出塊22-2<1:m>’連接到對(duì)應(yīng)的真讀出位線SBL和互補(bǔ)讀出位線SBLB。而且，與圖9的實(shí)施例不同的是，將讀出塊22-2<1:m>’連接到讀取數(shù)據(jù)線RD1和RD13、以及寫入數(shù)據(jù)線WD1。
可以以與先前結(jié)合圖8說明的相同方式，來構(gòu)造圖11的讀出塊22-2<1:m>。
現(xiàn)在，將說明圖11的存儲(chǔ)器件的操作。
在激活操作中，行解碼器24響應(yīng)于激活命令A(yù)CT和第一行地址信號(hào)RA1，而將字線WL之一激活(到“高”)。而且，位線選擇信號(hào)生成器28’響應(yīng)于激活命令A(yù)CT和第二行地址RA2，而激活位線選擇信號(hào)BS<1:k>之一。結(jié)果，TRUE位線選擇器20-1’將真位線對(duì)BL中的一個(gè)連接到真讀出位線SBL，并且，BAR位線選擇器20-2’將互補(bǔ)位線BLB中的對(duì)應(yīng)一個(gè)連接到互補(bǔ)讀出位線SBL?？刂菩盘?hào)生成器30激活讀出使能信號(hào)SEN和回寫信號(hào)WB。響應(yīng)于激活的讀出使能信號(hào)SEN，使能每個(gè)讀出塊22-2中的讀出放大器SA，由此，將所選的讀出位線對(duì)SBL/SBLB之間的電流差放大、并表示為鎖存器電路LA的節(jié)點(diǎn)“a”和“b”上的互補(bǔ)電壓(見圖5)。響應(yīng)于激活的回寫信號(hào)WB，讀出塊22-2將互補(bǔ)電壓恢復(fù)到所選的讀出位線對(duì)SBL/SBLB。以此方式，進(jìn)行刷新操作在寫入操作中，命令解碼器32解碼寫入命令WR，并且列解碼器26響應(yīng)于寫入命令WR和列地址CA而激活寫入列選擇線WCSL<1:m>之一。結(jié)果，打開對(duì)應(yīng)的寫入列選擇門WCSG(見圖8)，并且，將寫入數(shù)據(jù)線WD1上的寫入數(shù)據(jù)傳送到被連接至激活的寫入列選擇線CSL的讀出塊22-2的鎖存器電路LA的節(jié)點(diǎn)“b”。通過鎖存器電路LA的操作，而將互補(bǔ)寫入數(shù)據(jù)自動(dòng)地施加到節(jié)點(diǎn)“a”。此外，激活回寫信號(hào)WB，以將互補(bǔ)寫入數(shù)據(jù)從讀出塊22-2的鎖存器LA的“a”和“b”傳送到所選的讀出位線對(duì)SBL/SBLB。
在讀取操作中，命令解碼器32解碼讀取命令RD，并且，列解碼器26響應(yīng)于讀取命令RD和列地址CA而激活讀取列選擇線RCSL<1:m>之一。結(jié)果，打開對(duì)應(yīng)的讀取列選擇門CSG(見圖8)，并且，將互補(bǔ)讀取數(shù)據(jù)從連接到激活的讀取列選擇線RCSL的讀出塊22-2的鎖存器電路LA的節(jié)點(diǎn)“a”和“b”傳送到讀取數(shù)據(jù)線RD1/RD1B。
上述的示例實(shí)施例的部分特征在于，通過利用互補(bǔ)浮體晶體管無電容器存儲(chǔ)單元，來定義存儲(chǔ)器件(如DRAM器件)的每個(gè)單位存儲(chǔ)單元。這樣，這些實(shí)施例提供高密度無電容器存儲(chǔ)單元結(jié)構(gòu)的優(yōu)點(diǎn)，而同時(shí)避免對(duì)參考(或虛擬單元)、參考電流生成器、以及讀取晶體管單元的邏輯值所需的其他傳統(tǒng)電路的需要。而且，通過避免提供參考單元，不會(huì)在刷新參考單元中消耗處理時(shí)間。
前述是本發(fā)明的例證，并且不應(yīng)解釋為對(duì)本發(fā)明的限制。盡管已說明了本發(fā)明的一些示例實(shí)施例，但本領(lǐng)域的技術(shù)人員將很容易意識(shí)到，可以對(duì)示例實(shí)施例進(jìn)行許多改變，而不會(huì)在實(shí)質(zhì)上脫離本發(fā)明的新穎教導(dǎo)和優(yōu)點(diǎn)。因此，希望所有這樣的修改被包括在如權(quán)利要求所限定的本發(fā)明的范圍內(nèi)。因此，應(yīng)該理解的是，前述是本發(fā)明的例證，而不應(yīng)解釋為限于所公開的特定實(shí)施例，并且，希望將對(duì)所公開實(shí)施例以及其他實(shí)施例的修改包括在所附權(quán)利要求的范圍內(nèi)。由下面的權(quán)利要求與在此包括的權(quán)利要求的等價(jià)物一起限定本發(fā)明。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，該存儲(chǔ)單元陣列包括多個(gè)單位存儲(chǔ)單元，其中每個(gè)單位存儲(chǔ)單元包括互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，還包括連接到單位存儲(chǔ)單元的互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元的多個(gè)互補(bǔ)位線對(duì)。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，還包括至少一個(gè)數(shù)據(jù)線；讀出電路，其被可操作地耦接到所述至少一個(gè)數(shù)據(jù)線；以及位線選擇器，其選擇性地將從多個(gè)位線對(duì)中選擇的位線對(duì)耦接到所述讀出電路。
4.如權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中所述至少一個(gè)數(shù)據(jù)線包括第一和第二互補(bǔ)數(shù)據(jù)線。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中讀出電路包括鎖存器電路，其包括被可操作地耦接到第一互補(bǔ)數(shù)據(jù)線的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到第二互補(bǔ)數(shù)據(jù)線的第二鎖存器節(jié)點(diǎn)；以及讀出放大器，其包括分別被可操作地耦接到所選位線對(duì)的第一和第二輸入、以及被可操作地耦接到鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)之一的輸出
6.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，還包括數(shù)據(jù)寫入線、以及互補(bǔ)第一和第二數(shù)據(jù)讀取線；讀出電路，被可操作地耦接到數(shù)據(jù)寫入線、以及互補(bǔ)第一和第二數(shù)據(jù)讀取線；以及位線選擇器，其選擇性地將從多個(gè)位線對(duì)中選擇的位線對(duì)耦接到所述讀出電路。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其中讀出電路包括鎖存器電路，其包括被可操作地耦接到第一數(shù)據(jù)讀取線的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到第二數(shù)據(jù)讀取線并耦接到數(shù)據(jù)寫入線的第二鎖存器節(jié)點(diǎn)；以及讀出放大器，其包括分別被可操作地耦接到所選位線對(duì)的第一和第二輸入、以及被可操作地耦接到鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)之一的輸出。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中單位存儲(chǔ)單元的互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元被交替布置在相同的存儲(chǔ)塊中。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中單位存儲(chǔ)單元的互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元被布置在不同的存儲(chǔ)塊中。
10.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，由互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓的差來定義每個(gè)單位存儲(chǔ)單元的邏輯值
11.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，其包括按行和列布置的多個(gè)單位存儲(chǔ)單元，其中每個(gè)單位存儲(chǔ)單元包括互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元；多個(gè)奇位線對(duì)，其被連接到單位存儲(chǔ)單元的相應(yīng)奇行，其中每個(gè)奇位線對(duì)包括被連接到每個(gè)相應(yīng)奇行的第一浮體晶體管無電容器存儲(chǔ)單元的第一奇位線、以及被連接到每個(gè)相應(yīng)奇行的第二浮體晶體管無電容器存儲(chǔ)單元的第二奇位線；多個(gè)偶位線對(duì)，其被連接到單位存儲(chǔ)單元的相應(yīng)偶行，其中每個(gè)偶位線對(duì)包括被連接到每個(gè)相應(yīng)偶行的第一浮體晶體管無電容器存儲(chǔ)單元的第一偶位線、以及被連接到每個(gè)相應(yīng)偶行的第二浮體晶體管無電容器存儲(chǔ)單元的第二偶位線；奇和偶讀出電路；奇和偶讀出位線對(duì)，分別被可操作地耦接到奇和偶讀出電路；奇位線選擇器，其選擇性地將從多個(gè)奇位線對(duì)中選擇的奇位線對(duì)耦接到奇讀出位線對(duì)；以及偶位線選擇器，其選擇性地將從多個(gè)偶位線對(duì)中選擇的偶位線對(duì)耦接到偶讀出位線對(duì)。
12.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，還包括被可操作地耦接到奇讀出電路的第一互補(bǔ)數(shù)據(jù)線、以及被可操作地耦接到偶讀出電路的第二互補(bǔ)數(shù)據(jù)線。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器件，其中奇讀出電路包括(a)第一鎖存器電路，其包括被可操作地耦接到第一互補(bǔ)數(shù)據(jù)線中的一個(gè)的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到第一互補(bǔ)數(shù)據(jù)線中的另一個(gè)的第二鎖存器節(jié)點(diǎn)；以及(b)第一讀出放大器，其包括分別被可操作地耦接到奇讀出位線對(duì)的第一和第二輸入、以及被可操作地耦接到第一鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)中的一個(gè)的輸出；以及其中偶讀出電路包括(a)第二鎖存器電路，其包括被可操作地耦接到第二互補(bǔ)數(shù)據(jù)線中的一個(gè)的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到第二互補(bǔ)數(shù)據(jù)線中的另一個(gè)的第二鎖存器節(jié)點(diǎn)；以及(b)第二讀出放大器，其包括分別被可操作地耦接到偶讀出位線對(duì)的第一和第二輸入、以及被可操作地耦接到第二鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)中的一個(gè)的輸出。
14.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器件，還包括列解碼器，其響應(yīng)于列地址而生成列選擇信號(hào)。
15.如權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器件，其中奇讀出電路包括由列選擇信號(hào)控制、并分別被耦接在第一鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)與奇讀出位線對(duì)之間的第一傳送門，并且，其中偶讀出電路包括由列選擇信號(hào)控制、并分別被耦接在第二鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)與偶讀出位線對(duì)之間的第二傳送門。
16.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，還包括被可操作地耦接到每個(gè)第一讀出電路的第一數(shù)據(jù)寫入線和第一互補(bǔ)數(shù)據(jù)讀取線、以及被可操作地耦接到每個(gè)第二讀出電路的第二數(shù)據(jù)寫入線和第二互補(bǔ)數(shù)據(jù)讀取線。
17.如權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其中奇讀出電路包括(a)第一鎖存器電路，其包括被可操作地耦接到第一互補(bǔ)數(shù)據(jù)讀取線中的一個(gè)的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到第一互補(bǔ)數(shù)據(jù)讀取線中的另一個(gè)并耦接到第一數(shù)據(jù)寫入線的第二鎖存器節(jié)點(diǎn)；以及(b)第一讀出放大器，其包括分別被可操作地耦接到奇讀出位線對(duì)的第一和第二輸入、以及被可操作地耦接到第一鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)中的一個(gè)的輸出；以及其中偶讀出電路包括(a)第二鎖存器電路，其包括被可操作地耦接到第二互補(bǔ)數(shù)據(jù)讀取線中的一個(gè)的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到第二互補(bǔ)數(shù)據(jù)讀取線中的另一個(gè)并耦接到第二數(shù)據(jù)寫入線的第二鎖存器節(jié)點(diǎn)；以及(b)第二讀出放大器，其包括分別被可操作地耦接到偶讀出位線對(duì)的第一和第二輸入、以及被可操作地耦接到第二鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)中的一個(gè)的輸出。
18.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器件，還包括列解碼器，其響應(yīng)于列地址和讀取/寫入命令而生成讀取列選擇信號(hào)和寫入列選擇信號(hào)。
19.如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)器件，其中奇讀出電路還包括由讀取列選擇信號(hào)控制、并分別被可操作地耦接在第一鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)與奇讀出位線對(duì)之間的第一傳送門，并且，其中偶讀出電路還包括由讀取列選擇信號(hào)控制、并分別被可操作地耦接在第二鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)與偶讀出位線對(duì)之間的第二傳送門。
20.如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)器件，其中奇讀出電路還包括由寫入列選擇信號(hào)控制、并被可操作地耦接在第一鎖存器電路的第二鎖存器節(jié)點(diǎn)與第一數(shù)據(jù)寫入線之間的第一傳送門，以及其中偶讀出電路還包括由寫入列選擇信號(hào)控制、并被可操作地耦接在第二鎖存器電路的第二鎖存器節(jié)點(diǎn)與第二寫入數(shù)據(jù)線之間的第二傳送門。
21.如權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器件，其中由互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓的差來定義每個(gè)單位存儲(chǔ)單元的邏輯值。
22.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元陣列，其包括多個(gè)單位存儲(chǔ)單元，其中每個(gè)單位存儲(chǔ)單元包括位于第一存儲(chǔ)塊陣列中的第一浮體晶體管無電容器存儲(chǔ)單元、以及位于第二存儲(chǔ)塊陣列中的互補(bǔ)的第二浮體晶體管無電容器存儲(chǔ)單元；多個(gè)第一位線，其被可操作地耦接到位于第一存儲(chǔ)塊陣列中的對(duì)應(yīng)的第一浮體晶體管無電容器存儲(chǔ)單元；多個(gè)第二位線，其被可操作地耦接到位于第二存儲(chǔ)決陣列中的對(duì)應(yīng)的第二浮體晶體管無電容器存儲(chǔ)單元；讀出電路，其可操作地位于第一和第二存儲(chǔ)塊陣列之間；讀出位線對(duì)，被可操作地耦接到讀出電路；第一位線選擇器，其選擇性地將多個(gè)第一位線中的第一位線耦接到讀出位線對(duì)中的一個(gè)；以及第二位線選擇器，其選擇性地將多個(gè)第二位線中的第二位線耦接到讀出位線對(duì)中的另一個(gè)。
23.如權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器件，還包括被可操作地耦接到讀出電路的互補(bǔ)數(shù)據(jù)線。
24.如權(quán)利要求23所述的半導(dǎo)體存儲(chǔ)器件，其中讀出電路包括鎖存器電路，其包括被可操作地耦接到互補(bǔ)數(shù)據(jù)線中的一個(gè)的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到互補(bǔ)數(shù)據(jù)線中的另一個(gè)的第二鎖存器節(jié)點(diǎn)，以及讀出放大器，其包括分別被可操作地耦接到讀出位線對(duì)的第一和第二輸入、以及被可操作地耦接到鎖存器的第一和第二鎖存器節(jié)點(diǎn)中的一個(gè)的輸出。
25.如權(quán)利要求24所述的半導(dǎo)體存儲(chǔ)器件，還包括列解碼器，其響應(yīng)于列地址而生成列選擇信號(hào)。
26.如權(quán)利要求25所述的半導(dǎo)體存儲(chǔ)器件，其中讀出電路包括由列選擇信號(hào)控制、并被耦接在鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)與讀出位線對(duì)之間的傳送門。
27.如權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器件，還包括被可操作地耦接到讀出電路的數(shù)據(jù)寫入線和互補(bǔ)數(shù)據(jù)讀取線。
28.如權(quán)利要求27所述的半導(dǎo)體存儲(chǔ)器件，其中讀出電路包括鎖存器電路，包括被可操作地耦接到互補(bǔ)數(shù)據(jù)讀取線中的一個(gè)的第一鎖存器節(jié)點(diǎn)、以及被可操作地耦接到互補(bǔ)數(shù)據(jù)讀取線中的另一個(gè)并耦接到數(shù)據(jù)寫入線的第二鎖存器節(jié)點(diǎn)，以及讀出放大器，包括分別被可操作地耦接到讀出位線對(duì)的第一和第二輸入，以及被可操作地耦接到鎖存器的第一和第二鎖存器節(jié)點(diǎn)中的一個(gè)的輸出
29.如權(quán)利要求28所述的半導(dǎo)體存儲(chǔ)器件，還包括列解碼器，其響應(yīng)于列地址和讀取/寫入命令而生成讀取列選擇信號(hào)和寫入列選擇信號(hào)。
30.如權(quán)利要求29所述的半導(dǎo)體存儲(chǔ)器件，其中讀出電路還包括由讀取列選擇信號(hào)控制、并被可操作地耦接在鎖存器電路的第一和第二鎖存器節(jié)點(diǎn)與讀出位線對(duì)之間的傳送門。
31.如權(quán)利要求29所述的半導(dǎo)體存儲(chǔ)器件，其中讀出電路還包括由寫入列選擇信號(hào)控制、并被可操作地耦接在鎖存器電路的第二鎖存器節(jié)點(diǎn)與數(shù)據(jù)寫入線之間的傳送門。
32.如權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器件，其中由互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓的差來定義每個(gè)單位存儲(chǔ)單元的邏輯值。
33.一種將數(shù)據(jù)寫入到包括浮體晶體管無電容器存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件中的方法，所述方法包括將第一浮體晶體管無電容器存儲(chǔ)單元的閾值電壓狀態(tài)設(shè)置到第一閾值電壓狀態(tài)；以及將第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓狀態(tài)設(shè)置到不同于第一閾值電壓狀態(tài)的第二閾值電壓狀態(tài)；其中第一和第二浮體晶體管無電容器存儲(chǔ)單元構(gòu)成單位存儲(chǔ)單元，并且，其中由第一和第二浮體晶體管無電容器存儲(chǔ)單元的第一和第二閾值電壓狀態(tài)的差來定義向每個(gè)單位存儲(chǔ)單元中寫入的邏輯值。
34.一種讀取包括浮體晶體管無電容器存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)的方法，所述方法包括確定第一浮體晶體管無電容器存儲(chǔ)單元的閾值電壓狀態(tài)；以及確定第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓狀態(tài)；其中第一和第二浮體晶體管無電容器存儲(chǔ)單元構(gòu)成單位存儲(chǔ)單元，并且，其中該方法還包括根據(jù)第一和第二浮體晶體管無電容器存儲(chǔ)單元的第一和第二閾值電壓狀態(tài)的差，來確定每個(gè)單位存儲(chǔ)單元的邏輯值。
全文摘要
一種包括存儲(chǔ)單元陣列的半導(dǎo)體存儲(chǔ)器件，該存儲(chǔ)單元陣列包括多個(gè)單位存儲(chǔ)單元，其中每個(gè)單位存儲(chǔ)單元包括互補(bǔ)第一和第二浮體晶體管無電容器存儲(chǔ)單元。由第一和第二浮體晶體管無電容器存儲(chǔ)單元的閾值電壓狀態(tài)的差來定義向每個(gè)單位存儲(chǔ)單元寫入和從每個(gè)單位存儲(chǔ)單元讀取的邏輯值。
文檔編號(hào)G11C11/4063GK1983445SQ20061016426
公開日2007年6月20日 申請(qǐng)日期2006年12月7日 優(yōu)先權(quán)日2005年12月7日
發(fā)明者李永宅 申請(qǐng)人:三星電子株式會(huì)社