專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及用于作為半導體存儲器件的SRAM電路的技術，尤其涉及用于屏蔽在包括靜態(tài)噪聲容限(static noise margin)、寫入電平等在內(nèi)的單元特性上具有缺陷的比特的技術，有缺陷的比特由隨時間的退化或者位于SRAM附近的邏輯電路的工作噪聲造成的。
背景技術：
在新近的精密半導體器件中，由尺寸減小造成的晶體管(以下稱為“Tr”)特性的隨機變化增加和由Tr特性的隨機變化造成的SRAM特性的變化是嚴重的問題。在常規(guī)一代的半導體器件中，足以獲得特定程度的電流放大系數(shù)比率(beta ratio)，電流放大系數(shù)比率是驅動Tr的驅動能力相對于存取Tr的驅動能力的比率。僅僅考慮生產(chǎn)過程中的工藝條件來大致確定單元尺寸。因此，隨機變化的影響微不足道以致于使人們專心貫注于批次間變化(以下稱為“全局變化”)的討論。
然而，在65nm規(guī)則或者更新一代工藝的半導體器件中，每個芯片的隨機變化與全局變化之間的比率由于尺寸減小而迅速增大。因此，采用傳統(tǒng)結構，難以生產(chǎn)在兆比特的量級上具有良好單元特性的器件。為了解決該問題，正在研究多種技術，通過這些技術，例如，通過使得柵極長度、柵極寬度或者器件尺寸的其他要素大于工藝極限，來獲得良好的單元特性，或者通過動態(tài)地控制從外圍電路到存儲單元的電源電位來緩解對于SRAM單元特性的要求。例如，參見Hitach Renesas的“ISSCC2005 Low-Power Embedded SRAM Moduleswith Expanded Margins for Writing”。
盡管付出了這些努力，但是與過去一代的工藝相比，越發(fā)難以獲得優(yōu)良的產(chǎn)品。單元特性容限確實正在降低。重要的SRAM特性包括靜態(tài)噪聲容限(以下稱為“SNM”)，表示在讀操作過程中的單元穩(wěn)定性；表示易于寫入的寫入電平；讀操作過程中的單元電流以及維持電流(standby current)。參考圖18，將介紹一種機制，采用該機制，不足的SNM將導致故障。
現(xiàn)在，假設位線1001和1002預充電到“高”電位，中間節(jié)點1003為“低”電位，中間節(jié)點1004為“高”電位，并且位線1001和1002以及中間節(jié)點1003和1004都是穩(wěn)定的。從該狀態(tài)開始執(zhí)行讀操作。當字線1000的電位變“高”時，將存取Tr1005置于ON狀態(tài)。由于存取Tr1005和驅動Tr1012彼此處于ON狀態(tài)，因此中間節(jié)點1003的電位變得略高于“低”電位。如果中間節(jié)點1003的電位超過反相器1007的邏輯閾值，則反相器1007執(zhí)行反相。從而，將中間節(jié)點1004從“高”電位驅動到“低”電位。這引起故障。當負載Tr1009具有高能力(capability)并且驅動Tr1010具有低能力時，反相器1007的邏輯閾值變?yōu)椤案摺薄＜?，當負載Tr1009具有較低的Vt電位時，由于中間節(jié)點1003的電位上升而存在更大的容限。當存取Tr1005處于“低”Vt電位、驅動Tr1012處于“高”Vt電位、負載Tr1099處于“高”Vt電位并且驅動Tr1010處于“低”Vt電位時，SNM退化。關于包括寫入電平和單元電流在內(nèi)的其他特性，變化的問題也會發(fā)生。
圖21示出了“隨機變化的平均值分布區(qū)域”，采用該圖，能夠在兆比特的量級上獲得在LSI生產(chǎn)中可容忍的良好存儲器。如上所述，管理半導體器件的生產(chǎn)正變得非常困難，這是因為在圖21中用實線矩形表示的可容忍全局變化窗1200非常小。
在這種情況下，本發(fā)明人找到了以上問題的實際原因。
首先，單元特性以高的概率隨時間退化。這在傳統(tǒng)工藝流程中的器件中并不顯著，這是因為對于良好的單元特性存在大的容限。然而，現(xiàn)在這是顯著的，這是因為良好的單元特性的容限非常小，或者由冗余恢復技術來處理輕微缺陷的比特并作為合格產(chǎn)品出貨。另外，如從名稱中就可以了解，SNM對于電源噪聲等敏感。因此一些存儲器當被單獨檢測時工作正常，但是由于在其附近的大量邏輯電路的工作造成了提供給電源系統(tǒng)的噪聲，使其變?yōu)橛腥毕荨?br> 隨時間退化的特定實例包括Pch Tr的NBTI(負偏置溫度不穩(wěn)定性)退化。這是器件退化的一種現(xiàn)象，當Pch Tr處于ON狀態(tài)的狀態(tài)即柵極處于低電位的狀態(tài)持續(xù)時，Pch Tr的Vt電位轉變?yōu)楦叩碾娢?。Nch Tr隨時間退化的實例包括關于5V-和3V-這代系統(tǒng)所討論的熱載流子退化。
在低壓精確工藝中，電源本身較低，并且僅通過在電源為ON的情況下將Pch Tr置于備用狀態(tài)就會使Pch Tr發(fā)生NBTI退化。相對地，Nch Tr的熱載流子退化僅僅在過渡操作過程中發(fā)生，在過渡操作中，操作LSI并且柵極處于中間電位狀態(tài)。出于這個和其他原因，不認為Nch Tr的熱載流子退化是嚴重的問題。
由于Pch Tr和Nch Tr之間的隨時間的退化模式的差異等，可能發(fā)生的是，Nch Tr的Vt電位保持幾乎不變，而僅僅Pch Tr的Vt電位從初始狀態(tài)升高。在從器件生產(chǎn)開始假設的全局變化和操作極限之間幾乎不存在容限的情況中，當Pch負載Tr隨時間退化并且其Vt電位升高時，由于將與SRAM結合的反相器的邏輯閾值降低而引起在出貨前測試時具有良好SNM的SRAM表現(xiàn)出SNM退化。在該情況下，可能發(fā)生圖22所示的情況。明確地說，由窗口1200表示的良好產(chǎn)品區(qū)域“轉移到Pch Tr的更高Vt電位”，如窗口1201所表示的那樣。結果，窗口1201的左上角等超過了SNM極限。
除了對應于讀出容限的SNM之外，NBTI退化還影響對應于寫入容限的寫入電平。事實是，隨著Pch Tr的Vt電位的升高，寫入變?yōu)楦尤菀?。然而，NBTI退化的應力(stress)根據(jù)電位狀態(tài)而改變。因此，在互補反相器鎖存器當中，可能僅僅在延長時間段內(nèi)處于ON狀態(tài)的Pch中發(fā)生NBTI退化。結果，盡管一個負載Tr1009的Vt電位不偏移，但是由于NBTI退化使得其他負載Vt1011的Vt電位可能隨時間升高。當位線1002的電位降低以執(zhí)行寫操作時，中間節(jié)點1004的電位變?yōu)椤暗汀?，這是由于負載Tr1009和存取Tr1006相互處于ON狀態(tài)。反相器1008接收該電位。當負載Tr1011的Vt電位高時，反相器1008的邏輯閾值為低，并且寫入電平可能退化使得寫操作不能執(zhí)行，除非中間節(jié)點1004的電位進一步降低。在上述中，已經(jīng)介紹了Pch Tr側的退化，但是Nch Tr側的退化在將來可能變得明顯。單元特性的隨時間的退化并不局限于上述情況。
除了隨時間的退化之外，可能由于操作環(huán)境而出現(xiàn)缺陷。例如，即使當通過使用檢測器進行獨立的SRAM塊測試(macro test)或者評估沒有發(fā)現(xiàn)問題時，但是由于LSI上位于SRAM附近的邏輯部分所執(zhí)行的非?；钴S的操作，或者由于其上安裝SRAM的板的低強度(low strength)也可能產(chǎn)生缺陷。本發(fā)明人斷定，需要得到一種適當?shù)姆乐褂呻S時間或操作環(huán)境而造成的單元特性退化的單元特性容限。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種半導體存儲器件，其即使在單元特性隨時間退化或者由操作環(huán)境變化而引起退化時，也能夠獲得適當?shù)膯卧匦匀菹薏⒂纱吮苊猱a(chǎn)量的降低。
本發(fā)明涉及一種半導體存儲器件，其用于利用字線和位線上的電位改變在存儲單元上存儲信息。為了達到上述目的，根據(jù)本發(fā)明的半導體存儲器件包括存儲單元、第一控制電路和第二控制電路。
所述存儲單元具有這樣的電路結構提供給包括在鎖存器部分中的負載Tr的源極的電位不同于提供給字線的電位和提供給位線的電位中的至少一個電位?？刂齐娐犯鶕?jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換。在測試模式中的至少讀操作(或者寫操作)的任意時間內(nèi)，第二控制電路將提供給負載Tr的源極的電位控制為比提供給字線的電位和提供給位線的電位中的至少一個低(或者高)，或者通過開關器件切斷對負載Tr的源極的電位的供應以將負載Tr控制在非驅動狀態(tài)。
所述存儲單元可以具有這樣的電路結構提供給字線的電位不同于提供給包括在鎖存器部分中的負載Tr的源極的電位和提供給位線的電位中的至少一個電位。在該情況下，在測試模式中的至少讀操作(或者寫操作)的任意時間內(nèi)，第二控制電路對應于提供給負載Tr的源極的電位和提供給位線的電位中的至少一個，將提供給處于ON狀態(tài)中的字線的電位控制為比在正常操作模式中的電位高(或者低)。
所述存儲單元可以具有這樣的電路結構提供給位線的電位不同于提供給包括在鎖存器部分中的負載Tr的源極的電位和提供給字線的電位中的至少一個電位。在該情況下，在測試模式中的至少讀操作(或者寫操作)的任意時間內(nèi)，在對應于提供給負載Tr的源極的電位和提供給字線的電位中的至少一個的多條位線當中，第二控制電路控制提供給在寫操作過程中保持在較高電位的位線的電位，使其高于(或者低于)在正常操作模式中的電位。
在所述存儲單元具有包括Pch Tr和Nch Tr的鎖存器部分的情況中，在測試模式中的至少讀操作(或者寫操作)的任意時間內(nèi)，第二控制電路可以控制Pch Tr的襯底電位，使其高于(或者低于)在正常操作模式中的電位，并向Pch Tr施加反向偏壓(或者正向偏壓)，或者控制Nch Tr的襯底電位，使其高于(或者低于)在正常操作模式中的電位，并向Nch Tr施加正向偏壓(或者反向偏壓)。
優(yōu)選地，同樣在正常操作模式中的寫操作的任意時間內(nèi)，第二控制電路將提供給負載Tr的源極的電位控制為比提供給字線的電位和提供給位線的電位中的至少一個低，或者通過開關器件切斷對負載Tr的源極的電位的供應來控制負載Tr以將其處于非驅動狀態(tài)。第二控制電路優(yōu)選地僅在存在作為讀操作目標的存儲單元的列或行上控制測試模式中的電位。
在測試模式中，第二控制電路可以控制提供給多個位線當中的在對存儲單元進行寫操作的過程中以較低電位操作的位線的電位，使其高于在正常操作模式中的電位。半導體存儲器件還可以包括BIST電路，其用于向測試模式設定管腳提供測試信號并執(zhí)行包括應力測試在內(nèi)的檢測。
本發(fā)明還涉及一種用于檢測半導體存儲器件的方法，所述半導體存儲器件用于使用字線和位線上的電位改變在存儲單元上存儲信息。為了達到上述目的，根據(jù)依照本發(fā)明的方法，在寫操作之后，至少包括存儲單元的整個塊(macro)電源或者電源部分的電位暫時從正常電位降低到預定的較低電位；電源的電位返回到正常電位，然后執(zhí)行讀操作；以及由讀操作來執(zhí)行通過/失敗測定。
或者，在以正常電源電位執(zhí)行寫操作之后，整個大型電源的電位暫時從正常電位降低到預定的較低電位，或者將半導體存儲器件設定為預定的靜態(tài)噪聲容限應力模式，并且在不進行通過/失敗測定的條件下執(zhí)行讀操作；電源的電位返回到正常電位，然后再次執(zhí)行讀操作；并且由第二次執(zhí)行的讀操作來執(zhí)行通過/失敗測定。
在不進行通過/失敗測定而執(zhí)行讀操作的情況下，當將字線置于ON狀態(tài)時，期望同時激活多個字線，或者保持位線預充電。
根據(jù)本發(fā)明，所述半導體器件可以設定為不同于正常操作模式的測試模式。在存儲單元鎖存器部分中的第一電源的電位低于第二電源的電位，第二電源是字線驅動器電源和位線預充電電路電源中的至少一個。因此，反相器的邏輯閾值由于第一電源的效應而被降低，并且處于“低”電位的鎖存器節(jié)點電位由于第二電源的效應而被升高。結果，很可能在讀操作中發(fā)生數(shù)據(jù)破壞。因此，在苛刻的環(huán)境下對很可能隨著時間發(fā)生的SNM退化進行測試，并且可以獲得相對于隨時間退化的LSI的工作容限。關于在讀操作中用于降低位線的電位的單元電流，驅動Tr的柵極的“高”電位被稍微地降低。只要施加于存取Tr的柵極的位線電位和字線電位保持為高，那么提供有支配單元電流的反向偏壓的驅動Tr和存取Tr的源極-漏極電位就不會降低。對于寫操作，如果僅僅降低鎖存器電位，則工作容限增加。如果不需要將測試還用作對于寫入容限的測試，則能夠執(zhí)行測試，同時即使是在寫操作過程中，鎖存器部分的電源也為低?？紤]到高溫測試能夠在室溫或者更低的溫度下執(zhí)行。這抑制了檢測成本的增長。
根據(jù)本發(fā)明，在讀操作中，切斷來自反相器鎖存器部分的電源。這降低了存儲單元鎖存器部分的數(shù)據(jù)保持能力。因此，在讀操作中，字線的電位變高。當存取Tr變?yōu)閷〞r，很可能發(fā)生錯誤的讀取。
根據(jù)本發(fā)明，當存取Tr的ON阻抗降低時或者當位線的預充電電位升高時，很可能發(fā)生錯誤的讀取。由于單元電流量高于正常操作模式中的單元電流，因此不會由于與單元電流有關的任何原因而在產(chǎn)量上產(chǎn)生損失。
根據(jù)本發(fā)明，通過將反向偏壓施加到存儲單元的Pch Tr的襯底電位上，能夠在SNM正在降低的情況下執(zhí)行應力測試。尤其是，僅僅是Pch Tr的閾值電壓升高，而在Nch Tr側沒有變化。因此，單元電流量不會從正常操作模式中的單元電流量發(fā)生變化，因此可以進行準確測試。相應地，僅僅需要在讀操作中施加襯底偏壓。不需要添加縮短測試時間的測試方案(test pattern)。還能夠通過將正向偏壓施加到存儲單元的Nch Tr的襯底電位而在SNM正在降低的情況下執(zhí)行應力測試。
根據(jù)本發(fā)明，正常操作中所使用的“寫入保證電路”也可以用作測試模式中的“用于讀操作的應力電路”。這實現(xiàn)了Tr的有效使用，其降低了存儲器塊的面積。對每一列執(zhí)行電源電位控制，因此其比在整個存儲單元陣列上執(zhí)行這種控制要快。這就容易地將電位設定為與用于寫操作的正常操作中的電位相同的電平，并且與用于讀操作的應力模式中的電位相同的電平。因此SNM應力測試也能夠用作正常讀取測試。因此，防止擴展測試方案，即，避免了測試成本的增加。通過以下方式能夠在測試模式中產(chǎn)生寫入電平應力模式(i)增加存取Tr的ON阻抗以使寫入特性退化，(ii)降低來自位線的“高”寫入電位電平或者升高來自位線的“低”電平寫入電位，以降低寫入能力，或者(iii)將正向偏壓施加到存儲單元的Pch Tr的襯底電位或者將反向偏壓施加到存儲單元的Nch Tr的襯底電位，以增大存儲器鎖存器的數(shù)據(jù)保持能力。
根據(jù)本發(fā)明，正常操作中所使用的“SNM保證電路”也可以用作測試模式中的“寫入電平應力電路”。這實現(xiàn)了Tr的有效使用，其降低了存儲器塊的面積。對每一列執(zhí)行電源電位控制，因此其比在整個存儲單元陣列上執(zhí)行這種控制要快。這就容易地將電位設定為與用于寫操作的正常操作中的電位相同的電平，并且與用于讀操作的應力模式中的電位相同的電平。寫入電平應力測試也能夠用作正常寫入測試。因此，防止擴展測試方案，即，避免了測試成本的增加。
根據(jù)本發(fā)明，通過簡單地降低電源電位，即使在其中電源不能被劃分等的結構中，也能夠篩選出具有低鎖存器保持能力的比特。另外，測試模式設定管腳能夠用于降低存儲器塊中的電源電位。由此，通過降低邏輯電路和SRAM所連接的電源處的電源電位，能夠獲得SNM容限，而不需要降低邏輯部分的電源。因此，能夠基于單個塊在存儲單元的電源電壓正在降低的情況下執(zhí)行測試。因此，容易進行應力模式和正常操作模式之間的模式變換。測試還能夠在不影響邏輯部分的情況下執(zhí)行。這對于LSI檢測而言是特別有效的，因為在使用BIST電路時能夠同時檢測多個塊。
根據(jù)本發(fā)明，通過在沒有對所讀取的數(shù)據(jù)進行通過/失敗測定的情況下以低電壓執(zhí)行虛擬(dummy)讀操作，能夠施加SNM應力。然后，在電位返回到正常操作模式中使用的電平之后，執(zhí)行通過/失敗測定。因此，能夠執(zhí)行SNM應力測試，同時讀出電流準確地處于與正常操作中的讀出電流相同的狀態(tài)。由于讀操作是在低電壓下進行的，因此不會發(fā)生由單元電流不足而引起的產(chǎn)量上的損失。由于能夠同時升高多個字線，因此防止了在沒有通過/失敗測定情況下的讀出檢測時間被延長。
根據(jù)本發(fā)明，由BIST電路控制測試模式信號。不需要在整個LSI中的SRAM塊上同時地執(zhí)行電源控制等。能夠單獨檢測由BIST電路測試的一組SRAM塊。因此，在將要由每個BIST電路測試的每組SRAM塊中在降低存儲單元的電源電壓的情況下，可以執(zhí)行測試。這使得可以在不影響邏輯部分或者其他SRAM塊組的情況下進行測試，并且能夠有效地執(zhí)行LSI檢測。由于能夠由BIST電路執(zhí)行SNM測試，因此提供了以下效果，例如緩解了芯片中I/O管腳上的設計限制；以及通過同時檢測多個塊來縮短LSI測試時間。
通過以下結合附圖對本發(fā)明進行的詳細說明，本發(fā)明的這些和其他目的、特點、方面和優(yōu)點將會變得更加顯而易見。


圖1示出根據(jù)本發(fā)明的第一實施例的半導體存儲器件的主要電路結構；圖2示出根據(jù)第一實施例的半導體存儲器件在存儲器塊內(nèi)的布局圖；圖3是鎖存器電位控制電路的示例性結構；圖4示出根據(jù)本發(fā)明的第二實施例的半導體存儲器件的主要電路結構；圖5示出根據(jù)本發(fā)明的第三實施例的半導體存儲器件的主要電路結構；圖6是字線驅動器的示例性電路結構；圖7和圖8各自是位線預充電電路的示例性電路結構；圖9示出根據(jù)本發(fā)明的第四實施例的半導體存儲器件的主要電路結構；圖10是用于在寫操作過程中將電位控制為低的控制電路的示例性電路結構；圖11和圖12各自示出根據(jù)本發(fā)明的第五實施例的半導體存儲器件的主要電路結構；圖13是根據(jù)第一實施例的半導體存儲器件的工作時序圖；圖14是根據(jù)第二實施例的半導體存儲器件的工作時序圖；圖15示出SNM與電源電壓的相關性；圖16和圖17各自示出根據(jù)本發(fā)明的第六實施例的半導體存儲器件的主要電路結構；圖18和圖19各自示出傳統(tǒng)SRAM存儲單元的問題；圖20示出傳統(tǒng)寫入緩沖器電路的結構；圖21和圖22示出相對于全局變化的單元特性極限。
具體實施例方式
(第一實施例)將參考圖1到圖3、圖13和圖19來描述根據(jù)本發(fā)明的第一實施例的半導體存儲器件。在第一實施例中，將描述用于VDDM控制的技術，其主要對應于權利要求1、9和16。在該實施例中，例如，為了防止由上述靜態(tài)噪聲容限(SNM)造成的隨時間的退化，提供了測試模式設定管腳102，以便能夠設定不同于正常操作模式的測試模式?？刂齐娫措娢灰越档蚐NM，并由此為檢測產(chǎn)生一種狀態(tài)，該狀態(tài)具有的SNM值等于或小于隨時間退化之后的SNM值。
首先，介紹用于控制與權利要求1相對應的反相器鎖存器電源的技術。圖1示出根據(jù)本發(fā)明的第一實施例的半導體存儲器件的主要電路結構。圖2示出根據(jù)第一實施例的半導體存儲器件在存儲器塊(SRAM)內(nèi)的布局圖。
在根據(jù)第一實施例的半導體存儲器件中，測試模式設定管腳102用于選擇正常模式或者SNM應力測試模式，其中正常模式用于執(zhí)行正常的讀/寫操作，SNM應力測試模式用于將SNM值設定為等于或者低于隨時間退化的值。在鎖存器部分中的Pch Tr108和Pch Tr111的源極連接到與電源分開的節(jié)點VDDM 100，以便源極的電位是可通過鎖存器電位控制電路101來控制的。如圖13中的時序圖所示，當將半導體存儲器件設定為測試模式時，讀/寫控制電路103控制節(jié)點VDDM CONT 104，使其至少在讀操作過程中字線105開啟時處于“高”電位。圖13所示的“高”/“低”電位的邏輯操作僅僅是示例性的，并且其能夠根據(jù)電路設計而自由設定?？刂芕DDM 100的電位，使其在VDDM CONT 104的電位變?yōu)椤案摺睍r略微降低。
圖3示出鎖存器電位控制電路101的示例性結構。VDDM CONT104通常處于“低”電位，但是當將半導體存儲器件設定為測試模式時，對其進行控制使其至少在讀操作過程中字線105開啟時處于“高”電位。由于該控制，在圖3中，將Pch Tr140置為OFF狀態(tài)，并且將Pch Tr141置為ON狀態(tài)。由于Pch Tr142始終處于ON狀態(tài)，VDDM 100的電位由Pch Tr142和Pch Tr141確定，并且將其設定為低于電源電位。除了Pch Tr142之外還提供Pch Tr140的理由如下。由于Pch Tr142始終處于ON狀態(tài)并且具有高能力，因此提供的用于降低VDDM 100的電位的Pch Tr141在沒有Pch的情況下需要具有高能力。結果，存在的不便之處在于非常強的直通電流流過，并由此增大了功耗。
參考圖18，將描述VDDM 100的電位降低時所發(fā)生的情況。反相器1007和1008的邏輯閾值降低，同時位線1001和1002的電位電平保持不變。這降低了鎖存器保持能力，并由此可以產(chǎn)生具有低SNM值的狀態(tài)。當節(jié)點VDDM 100處于低電位時，寫操作本身變得容易。因此，如果VDDM 100對于讀和寫操作都保持在低于VDD電位的電位上，則不能檢測寫入電平。為了準確地檢測寫入電平容限，僅對于讀操作需要降低VDDM 100的電位，而對于寫操作需要將VDDM 100的電位提高返回到正常的電源電位。
當降低VDDM 100的電位時，與其中簡單地降低整個存儲器塊的電源電位的情況相比，單元電流量的減小不那么顯著，原因如下一段落所述。因為如上所述單元電流量的降低不那么顯著，所以能夠在僅僅有效降低SNM的情況下執(zhí)行應力測試。結果，能夠獲得隨時間的SNM退化的容限，而沒有由諸如單元電流或者寫入電位之類的其他因素所造成的產(chǎn)量上的損失。
由于位線106和107保持為“高”電位，因此存取Tr1005和驅動Tr1012的源極-漏極的電壓沒有改變。存取Tr1005通常設定為具有比驅動Tr1012高的阻抗，以便在字線105開啟時抑制中間節(jié)點1003的電位上升，并由此得到相對于SNM降低的阻抗。因此，在單元電流上，存取Tr1005比驅動Tr1012更有影響力。在該實施例中，字線105的電位保持為“高”，其等于存取Tr1005的柵極電位，所述存取Tr1005對單元電流具有更大的影響。因此，單元電流量的降低僅僅對應于驅動Tr1012的柵極電位的輕微降低，因此其是非常小的，不像將整個存儲器塊的電源電位降低以降低SNM值的情況。
參考圖1，為了顯著地降低SNM值，期望將字線105的驅動電源電位和位線106和107的預充電電源電位保持為高于由鎖存器控制電路101所控制的較低電源電位。即使當字線105的驅動電源電位和位線106和107的預充電電源電位中的一個保持得較高，而另一個電位等于由鎖存器控制電路101所控制的較低電源電位時，也提供了降低SNM值的效果，盡管該效果不那么顯著。當假設作為隨著時間退化的SNM值的降低相對小時，僅僅字線105可以保持在正常電位上，同時，例如鎖存器電位和預充電電位可以稍微降低。利用該方式，可以調(diào)節(jié)SNM值的降低。
根據(jù)本發(fā)明的權利要求1，還將SNM應力測試用作正常操作測試的讀操作，其利用了“即使與正常操作模式下的退化相比，單元電流量的退化也是非常小的”的優(yōu)點。因此，不需要為SNM測試添加測試方案，這限制了檢測成本的增加。
根據(jù)本發(fā)明的權利要求3，因為柵極電位增高，所以與正常操作模式相比，單元電流量增大。根據(jù)本發(fā)明的權利要求4，因為位線電位增高，所以與正常操作模式相比，單元電流量增大。因此，產(chǎn)量不會由于與單元電流有關的任何原因而降低。僅僅可以在作為操作目標的列上執(zhí)行對VDDM100的控制。在該情況下，驅動負載減輕，并由此使得VDDM100的動態(tài)控制變得更加容易。這使得更加易于在SNM應力測試的正常檢測方案過程中僅僅檢測讀周期。這是由權利要求9實現(xiàn)的。考慮到SNM的隨時間的退化量和由高溫引起的隨時間的退化量，可以假設半導體存儲器件的隨時間的退化量，并且可以在室溫或者低溫下進行檢測。這消除了在多個溫度下執(zhí)行檢測的必要性，這能夠降低成本。
參考圖1，將介紹用于獲得對于由操作環(huán)境引起的隨時間的退化或者缺陷的寫入電平容限的方法。在將半導體存儲器件設定為測試模式之后，鎖存器電位控制電路101僅僅在測試模式中的寫周期過程中升高VDDM100的電位(與根據(jù)權利要求1的操作相反，權利要求1涉及讀操作中的SNM)。這增大了反相器鎖存器的保持能力，并由此可以產(chǎn)生用于寫入電平的應力測試模式。通過與圖7和圖8(第三實施例)所示的電路基本相同的概念，實現(xiàn)用于將VDDM100的電位升高到高于正常操作中的電位的電平的方法，并且將在后面詳細描述。在應力測試模式中控制每一列的寫入電平所提供的效果基本上與在根據(jù)權利要求9的SNM應力測試模式中執(zhí)行的控制所提供的效果相同。上述用于寫入電平的控制通過權利要求16實現(xiàn)。鎖存器電位控制電路101可以用于在正常操作模式下提高SNM，并且可以在測試模式中用作寫入電平應力電路。利用該方式，能夠減少電路面積?？紤]到寫入電平隨時間的退化量和由低溫引起的隨時間的退化量，可以假設半導體存儲器件的隨時間的退化量，并且可以在室溫或者低溫下進行檢測。在低溫下，因為Vt升高，所以退化比室溫下更加顯著。
(第二實施例)將參考圖4和圖8介紹根據(jù)本發(fā)明的第二實施例的半導體存儲器件。在第二實施例中，將介紹用于VDDM截止(cutoff)的技術，其主要對應于權利要求2、7和8。
在測試模式中的讀操作過程中，可以通過采用圖3的電路將VDDM100設定為特定的電位來產(chǎn)生SNM應力模式?；蛘撸鐖D4所示，可以通過采用截止Tr在反相器鎖存器電位處將到VDDM的電源截止來產(chǎn)生SNM應力模式。該VDDM截止技術采用了少量的器件并且不需要用于獲得電位的直通電流元件，盡管該技術與第一實施例相比，更加難以獲得所期望的電位，但是其優(yōu)勢是消耗了非常低的電流量。該VDDM截止技術由權利要求2實現(xiàn)。
通常提供用于圖3所示的VDDM100的控制電路用于圖13所示的控制?；蛘?，通過僅僅改變邏輯電路就可以容易地將圖3所示的控制電路調(diào)整為用于圖14所示的正常寫操作。由于這種配置，該電路可以用作正常操作模式中的寫入保證電路，并可以用于測試模式中的SNM應力測試。因此，能夠有效地使用半導體存儲器件的面積。為了實際應用，VDDM100的電平對于寫操作和讀操作可以是相同的，僅僅改變通過VDDM CONT104控制VDDM100的方式。優(yōu)選地，采用不同的電位電平以用作寫入保護電路和用于SNM應力模式。利用該方式，用于獲得電位電平的器件的至少一部分用于這兩個目的。因此，優(yōu)化了這兩個特性同時節(jié)省了硅面積。這是由權利要求7和8實現(xiàn)的。
(第三實施例)將參考圖5到圖8介紹根據(jù)本發(fā)明的第三實施例的半導體存儲器件。在第三實施例中，將介紹用于升高字線電壓和升高位線電壓的技術，該技術主要對應于權利要求3和4。
如圖5所示，存儲單元具有用于正常操作模式的電位201并且還具有用于測試模式的略高的電位202。圖6示出字線驅動器203的示例性結構。在正常操作模式中，將測試模式設定管腳102設定為“低”電位，而在測試模式中將其設定為“高”電位。當測試模式設定管腳102的電位變?yōu)椤案摺睍r，Pch Tr205截止，并阻止提供用于正常操作模式的電位201。相反，將Pch Tr206置于ON狀態(tài)，并提供用于測試模式的電位202。當字線105的電位變?yōu)椤案摺睍r，存取Tr的ON阻抗降低。結果，圖18所示的中間節(jié)點1003的電位升高得更多，并且SNM降低。因此，能夠產(chǎn)生SNM應力模式。這是由權利要求3實現(xiàn)的。
圖7示出根據(jù)本發(fā)明的位線預充電電路204的示例性結構。存儲單元具有用于正常操作模式的電位201并且還具有用于測試模式的略高的電位202。通過設定測試模式設定管腳102而對電源的控制與根據(jù)權利要求3的圖6中的電路相同。由于位線的電位為“高”，由存取Tr和驅動Tr所確定的中間節(jié)點1003升高得更多。因此，產(chǎn)生其中可能將保持數(shù)據(jù)丟失的低SNM狀態(tài)。這由權利要求4實現(xiàn)。
(第四實施例)參考圖6到圖9，將介紹根據(jù)本發(fā)明的第四實施例的半導體存儲器件。在第四實施例中，將介紹關于第一實施例中所述的VDDM控制以外的寫入電平應力模式的技術，該技術主要對應于權利要求11到13。
提供測試模式設定管腳102，使得能夠設定測試模式。然后，僅僅在測試模式中的寫操作過程中，將連接到存取Tr的字線的電位降低到比正常操作模式中的電位低的電平。為了控制電源，將圖6所示的電位202設定為低于用于正常操作模式的電位201。參考圖18，當存取Tr1005的ON阻抗高時，由Pch Tr1011和存取Tr1005所確定的中間節(jié)點1003的電位沒有充分地降低，因此其變得難以寫入。因此，能夠產(chǎn)生寫入電平應力模式。由于該控制是用于降低存取Tr的ON阻抗，因此為了不影響單元，必須將測試模式設定為僅僅用于寫操作。這是由權利要求11實現(xiàn)的。
參考圖7，將電位202設定為低于電位201。在測試模式中，測試模式設定管腳102的電位升高到“高”，并且提供電位202。當位線預充電電位降低時，互補位線當中的較高位線的電位被降低，因此其變得更加難以寫入。如以上參考圖6所述，可以從兩個電源提供電能?；蛘?，如圖8所示，該電路可以從一個電源獲得電能。在該情況下，為正常操作模式和測試模式提供相同電平的電位，但是通過分割阻抗或者通過在Tr驅動時降低Vt電位，能夠獲得更低的電位。在測試模式中，測試模式設定管腳102的電位升高為“高”，并且Pch Tr205置于OFF狀態(tài)。因此，通過降低Nch Tr207的Vt電位來執(zhí)行控制。在該電路結構中，當工作周期足夠短時，將低于電位201的一個電位提供給節(jié)點211，該電位比電位201低Nch Tr207的Vt電位。這是由權利要求12實現(xiàn)的。
與權利要求12相反，互補位線當中的較低位線的電位在寫操作的過程中可以略微地升高。同樣利用該方式，可以產(chǎn)生難以寫入的狀態(tài)。圖9示出處于這種狀態(tài)的示例性電路結構。圖9所示的電路結構可以用于取代傳統(tǒng)的寫入緩沖器電路(圖20)。在圖20中，將VSS電位經(jīng)由Nch Tr傳送到位線106和107。相反地，在圖9中，當將測試模式設定管腳102設定為“高”電位時，通常經(jīng)由Pch Tr312為節(jié)點310提供電位。因此，當工作周期足夠短時，節(jié)點310的電位比VSS節(jié)點的電位高Vt。參考圖18，當位線1002的電位降低到較低電平以執(zhí)行寫操作時，與工作在“低”電位的反相器1008的邏輯閾值相比，位線1002的“低”電平?jīng)]有變得足夠低。因此，其變得難以寫入，這是由權利要求13實現(xiàn)的?；蛘?，如圖10所示，可以通過由Tr或者電阻對電位劃分來限定VSSM的電源電位。
(第五實施例)參考圖5、圖6和圖11到圖13，將介紹根據(jù)本發(fā)明的第五實施例的半導體存儲器件。在第五實施例中，將介紹關于反向偏壓的技術，該技術主要對應于權利要求5、6、14和15。
在上述第一和第二實施例中，控制由存儲器鎖存器電源提供的源極電位。在第三實施例中，存儲單元的Pch Tr的襯底電位與Pch Tr的源極電位電隔離。在測試模式中，Pch Tr的襯底電位始終具有反向偏壓，或者以與圖13所示的VDDM CONT 104相同的時序來執(zhí)行控制。通過在提供反向偏壓的方向上控制存儲單元的Pch Tr的襯底電位，Pch Tr的閾值變高。因此，可能在模擬隨時間的退化之后的狀態(tài)的一種狀態(tài)中進行檢測。
根據(jù)第一實施例所述的權利要求1，與期望SNM降低中的電源電位降低的量相比，單元電流的退化不那么顯著。在該點上，在本實施例中采用Pch Tr的襯底電位的技術是優(yōu)勢的，并且具有“與正常操作模式相比，單元電流量基本不存在差異”的優(yōu)點。因為單元電流量與正常檢測中的大小相同，所以正常檢測中的讀操作能夠容易地由SNM應力測試所取代。這是由權利要求5實現(xiàn)的。
如圖6所示，存儲單元的Nch Tr的襯底電位可以與Nch Tr的源極電位分離，并且可以將正向偏壓施加到Nch Tr的襯底電位。對于退化SNM，提供了基本相同的效果。這是由權利要求6實現(xiàn)的。在該測試模式中，獲得了比正常操作模式中更大的單元電流量。因此，產(chǎn)量不會由于任何與單元電流有關的原因而降低。然而，由于單元電流量比正常操作模式中的單元電流量大，因此必須單獨執(zhí)行確定單元電流量的測試，這比根據(jù)權利要求5的技術差。
相反，可以為圖11所示的存儲單元的Pch Tr的襯底電位400施加正向偏壓。在該情況下，Pch Tr的閾值電平變低。因此，可能在模擬隨時間的退化之后的寫入電平的狀態(tài)中進行檢測。這是由權利要求14實現(xiàn)的。如圖12所示，存儲單元的Nch Tr的襯底電位可以與Nch Tr的源極電位分離，并且可以將反向偏壓施加到Nch Tr的襯底電位410。提供了基本相同的效果。這是由權利要求15實現(xiàn)的。
(第六實施例)參考圖15到圖17，將介紹根據(jù)本發(fā)明的第六實施例的半導體存儲器件。在第六實施例中，介紹了用于確定是否降低電源電壓、執(zhí)行偽讀取、或者使用BIST(內(nèi)置自測試)的技術，該技術主要對應于權利要求17到22。
通常所述的SNM是在字線開啟的情況下的SNM。即使是在字線保持關閉的情況下，具有弱穩(wěn)定性的單元通過降低電源電壓而丟失所保持的數(shù)據(jù)。這允許屏蔽。這是由權利要求19實現(xiàn)的。與需要電源分離的根據(jù)權利要求1到9的技術不同，該方法不需要電源分離。因此，該方法具有易于實現(xiàn)的優(yōu)勢，而沒有由電源分離所造成的關于面積的缺點，并且易于形成更強的電源系統(tǒng)。
通常，邏輯電路和SRAM連接到相同的電源。因此，降低整個存儲器塊的電源電位的技術影響邏輯部分。另外，當使用BIST同時對多個塊(macro)進行測試時，不能同時對各種容量的多個塊進行測試，這是因為這些塊連接到相同的電源上。為了解決該問題，如圖16所示，整個塊或者存儲單元的電源電位連接到電位202，該電位202僅僅在測試模式中低于用于正常操作的電位201。利用該方式，能夠只對感興趣的塊上執(zhí)行SNM應力測試。
圖15示出了SNM與電壓的相關性。三條曲線示出SNM根據(jù)β比率(即，驅動Tr的驅動能力/存取Tr的驅動能力)變化的趨勢?？梢赃M一步改進權利要求19的主題，使得存取Tr開啟處的單元穩(wěn)定性是實際的讀出容限(即SNM)?？梢赃M一步改進權利要求1到4和權利要求6到9的主題，使得單元電流量與正常操作中的單元電流量相同。這種改進是由權利要求20實現(xiàn)的。根據(jù)權利要求20，在字線105開啟的同時執(zhí)行讀操作，但是在該階段不執(zhí)行通過/失敗測定。在半導體存儲器件返回到正常操作之后，再次執(zhí)行讀操作，并進行通過/失敗測定。由于存取Tr變?yōu)閷ú⑶揖哂邢鄬^小的SNM，因此施加了SNM應力。然而，在隨后的正常操作狀態(tài)中確定所讀取的數(shù)據(jù)。因此，不會發(fā)生關于單元電流的問題。
權利要求20的技術的缺點是，由于在不進行通過/失敗測定的情況下執(zhí)行一次讀操作，因此檢測方案花費較長的時間。為了防止檢測時間過長，可以在不執(zhí)行通過/失敗測定的測試模式中的偽讀出狀態(tài)中同時激活多條字線。這是由權利要求21實現(xiàn)的。
在該情況下，可以不施加足夠的SNM應力，這是因為所讀取的數(shù)據(jù)降低了位線的電位。為了避免該問題，在不執(zhí)行通過/失敗測定的測試模式中的偽讀出狀態(tài)中，可以對位線進行預充電。利用該方式，避免位線的電位從“高”電平降低，并且能夠充分施加SNM應力。這是由權利要求22實現(xiàn)的。
檢測時間對于LSI檢測成本來說是重要的。為了縮短檢測時間，經(jīng)常在系統(tǒng)LSI中使用BIST。通過內(nèi)置BIST電路可以同時檢測多個存儲器塊，這對于縮短檢測時間是有效的。BIST電路431如圖17所示進行連接，并且控制存儲單元430的檢測，其體現(xiàn)了權利要求1到16中的一項權利要求的主題。利用該方式，可以將BIST電路應用到實際的LSI的檢測中。
盡管已經(jīng)詳細說明了本發(fā)明，但是前面的說明在各個方面都是示意性的而非限制性的。應該理解的是，在不脫離本發(fā)明的范圍的情況下可以設計許多其他的修改和改變。
權利要求
1.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有以下電路結構提供給包括在鎖存器部分中的負載晶體管的源極的電位不同于提供給所述字線的電位和提供給所述位線的電位中的至少一個；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少讀操作的任意時間內(nèi)，將提供給所述負載晶體管的源極的電位控制為比提供給所述字線的電位和提供給所述位線的電位中的至少一個低。
2.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有以下電路結構提供給包括在鎖存器部分中的負載晶體管的源極的電位不同于提供給所述字線的電位和提供給所述位線的電位中的至少一個；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少讀操作的任意時間內(nèi)，通過開關器件切斷對所述負載晶體管的所述源極的電位的供應以將所述負載晶體管控制在非驅動狀態(tài)。
3.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有以下電路結構提供給所述字線的電位不同于提供給包括在鎖存器部分中的負載晶體管的源極的電位和提供給所述位線的電位中的至少一個；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少讀操作的任意時間內(nèi)，將提供給對應于提供給所述負載晶體管的所述源極的電位和提供給所述位線的電位中的至少一個的所述字線的電位和提供給處于ON狀態(tài)中的所述字線的電位控制為比在所述正常操作模式中的電位高。
4.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有以下電路結構提供給所述位線的電位不同于提供給包括在鎖存器部分中的負載晶體管的源極的電位和提供給所述字線的電位中的至少一個；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少讀操作的任意時間內(nèi)，將提供給對應于提供給所述負載晶體管的所述源極的電位和提供給所述字線的電位中的至少一個的所述位線的電位控制為比在正常操作模式中的電位高。
5.一種用于利用字線和位線的電位改變來存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有包括Pch晶體管和Nch晶體管的鎖存器部分；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少讀操作的任意時間內(nèi)，將所述Pch晶體管的襯底電位控制為高于所述正常操作模式中的電位，并且向所述Pch晶體管施加反向偏壓。
6.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有包括Pch晶體管和Nch晶體管的鎖存器部分；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少讀操作的任意時間內(nèi)，將所述Nch晶體管的襯底電位控制為高于所述正常操作模式中的電位，并且向所述Nch晶體管施加正向偏壓。
7.根據(jù)權利要求1所述的半導體存儲器件，其中同樣在所述正常操作模式中的寫操作的任意時間內(nèi)，所述第二控制電路將提供給所述負載晶體管的所述源極的電位控制為比提供給所述字線的電位和提供給所述位線的電位中的至少一個低。
8.根據(jù)權利要求2所述的半導體存儲器件，其中同樣在所述正常操作模式中的寫操作的任意時間內(nèi)，通過該開關器件切斷對所述負載晶體管的所述源極的電位的供應，所述第二控制電路將所述負載晶體管控制在非驅動狀態(tài)。
9.根據(jù)權利要求1所述的半導體存儲器件，其中所述第二控制電路僅在作為所述讀操作的目標的存儲單元所在的列或者行上控制所述測試模式中的電位。
10.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有以下電路結構提供給包括在鎖存器部分中的負載晶體管的源極的電位不同于提供給所述字線的電位和提供給所述位線的電位中的至少一個；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少寫操作的任意時間內(nèi)，將提供給所述負載晶體管的所述源極的電位控制為比提供給所述字線的電位和提供給所述位線的電位中的至少一個高。
11.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有以下電路結構提供給所述字線的電位不同于提供給包括在鎖存器部分中的負載晶體管的源極的電位和提供給所述位線的電位中的至少一個；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少寫操作的任意時間內(nèi)，將提供給對應于提供給所述負載晶體管的所述源極的電位和提供給所述位線的電位中的至少一個的所述字線的電位控制為比所述正常操作模式中的電位低。
12.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有以下電路結構提供給所述位線的電位不同于提供給包括在鎖存器部分中的負載晶體管的源極的電位和提供給所述字線的電位中的至少一個；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少寫操作的任意時間內(nèi)，在對應于提供給所述負載晶體管的所述源極的電位和提供給所述字線的電位中的至少一個的多條位線當中，將提供給在寫操作過程中保持在較高電位的位線的電位控制為低于所述正常操作模式中的電位。
13.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中，將提供給多條位線當中的在對所述存儲單元進行寫操作過程中以較低電位工作的位線的電位控制為高于所述正常操作模式中的電位。
14.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有包括Pch晶體管和Nch晶體管的鎖存器部分；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少寫操作的任意時間內(nèi)，將所述Pch晶體管的襯底電位控制為低于所述正常操作模式中的電位，并且向所述Pch晶體管施加正向偏壓。
15.一種用于利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件，該半導體存儲器件包括存儲單元，具有包括Pch晶體管和Nch晶體管的鎖存器部分；第一控制電路，用于根據(jù)施加到測試模式設定管腳上的信號，對正常操作模式和測試模式進行相互切換；以及第二控制電路，用于在所述測試模式中的至少寫操作的任意時間內(nèi)，將所述Nch晶體管的襯底電位控制為低于所述正常操作模式中的電位，并且向所述Nch晶體管提供反向偏壓。
16.根據(jù)權利要求10所述的半導體存儲器件，其中所述第二控制電路僅在作為所述讀操作的目標的存儲單元所在的列或者行上控制所述測試模式中的電位。
17.根據(jù)權利要求1所述的半導體存儲器件，還包括BIST電路，其用于將測試信號提供給所述測試模式設定管腳，并且執(zhí)行包括應力測試在內(nèi)的檢測。
18.根據(jù)權利要求10所述的半導體存儲器件，還包括BIST電路，其用于將測試信號提供給所述測試模式設定管腳，并且執(zhí)行包括應力測試在內(nèi)的檢測。
19.一種用于對利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件進行檢測的方法，該方法包括以下步驟在寫操作之后，暫時將整個大塊電源或者至少包括存儲單元的電源部分的電位從正常電位降低到預定的較低電位；將所述電源的電位返回到所述正常電位，然后執(zhí)行讀操作；以及通過所述讀操作來執(zhí)行通過/失敗測定。
20.一種用于對利用字線和位線的電位改變在存儲單元上存儲信息的半導體存儲器件進行檢測的方法，該方法包括以下步驟在以正常電源電位執(zhí)行寫操作之后，暫時將整個大塊電源的電位從所述正常電位降低到預定的較低電位，或者將所述半導體存儲器件設定為預定的靜態(tài)噪聲容限應力模式，并且在不進行通過/失敗測定的情況下執(zhí)行讀操作；將所述電源的電位返回到所述正常電位，然后再次執(zhí)行讀操作；以及通過第二次執(zhí)行的所述讀操作來執(zhí)行所述通過/失敗測定。
21.根據(jù)權利要求20所述的方法，其中，在不進行所述通過/失敗測定的情況下執(zhí)行所述讀操作的步驟中，當將所述字線置于ON狀態(tài)時，同時激活多條所述字線。
22.根據(jù)權利要求20所述的方法，其中，在不進行所述通過/失敗測定的情況下執(zhí)行所述讀操作的步驟中，當將所述字線置于ON狀態(tài)時，使所述位線保持預充電。
全文摘要
半導體存儲器件包括存儲單元，具有其中提供給包括在鎖存器部分中的負載晶體管108和111的源極的電位不同于提供給字線105的電位和提供給位線106和107的電位中的至少一個的電路結構；鎖存器電位控制電路101用于根據(jù)施加到測試模式設定管腳102上的信號，對正常操作模式和測試模式進行相互切換；以及讀出/寫入控制電路103，用于在測試模式中的至少讀出操作的任意時期，將提供給負載晶體管108和111的源極的電位控制為比提供給字線105的電位和提供給位線106和107的電位中的至少一個低。
文檔編號G11C29/12GK1979691SQ200610164099
公開日2007年6月13日 申請日期2006年12月7日 優(yōu)先權日2005年12月7日
發(fā)明者石倉聰, 赤松寬范, 井東數(shù)雄, 山上由展 申請人:松下電器產(chǎn)業(yè)株式會社