專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，特別是涉及應(yīng)用于包含存儲(chǔ)容量大、且要求高速讀出動(dòng)作的半導(dǎo)體存儲(chǔ)器的半導(dǎo)體器件有效的技術(shù)。
背景技術(shù)：
隨著CPU的高速化，提高半導(dǎo)體存儲(chǔ)器的動(dòng)作頻率的要求逐年高漲。在現(xiàn)有的同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)中，通過微細(xì)化而提高了集成度，因此實(shí)現(xiàn)了高速化。在當(dāng)前作為主流的雙倍數(shù)據(jù)傳送速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)中，通過預(yù)先從存儲(chǔ)器陣列讀出多個(gè)位的預(yù)取動(dòng)作和將該多個(gè)信息與時(shí)鐘脈沖的兩個(gè)邊沿同步地按時(shí)間序列輸出的接口方式，提高了數(shù)據(jù)傳送速度。
由DDR SDRAM的預(yù)取動(dòng)作從存儲(chǔ)器陣列一次讀出的信息量與數(shù)據(jù)傳送速度有關(guān)，隨世代而不同。例如，在DDR SDRAM的第1代(以下，稱DDR)中，通過一次讀出2位存儲(chǔ)信息的2位預(yù)取動(dòng)作，實(shí)現(xiàn)了每秒200兆位～400兆位的數(shù)據(jù)傳送速度。而在第2代(以下，稱DDR-II)中，要通過一次讀出4位存儲(chǔ)信息的4位預(yù)取動(dòng)作實(shí)現(xiàn)每秒400兆位～800兆位的數(shù)據(jù)傳送速度。進(jìn)一步，在第3代(以下，稱DDR-III)中，通過一次讀出8位存儲(chǔ)信息的8位預(yù)取動(dòng)作，數(shù)據(jù)傳送速度預(yù)計(jì)可以達(dá)到每秒800兆位～1600兆位。根據(jù)這種世代間的預(yù)取數(shù)的不同，特將DDR SDRAM中的預(yù)取方式稱為“2N位預(yù)取方式(N為整數(shù))”。
今后，當(dāng)隨著微細(xì)化的推進(jìn)可以實(shí)現(xiàn)具有千兆位級(jí)存儲(chǔ)容量的DDRSDRAM時(shí)，預(yù)計(jì)芯片面積將超過100平方毫米，因此很難將存儲(chǔ)器陣列和輸入輸出總線(芯片內(nèi)部)的動(dòng)作速度保持恒定，因而可能使存取時(shí)間增加。例如，由于低電壓化和微細(xì)化，存儲(chǔ)單元晶體管或構(gòu)成讀出放大器的MOS晶體管的器件特性偏差增加，因此有可能使存儲(chǔ)器陣列的動(dòng)作余量變差。另外，因讀出信號(hào)量的增大而采用了對(duì)增大動(dòng)作余量有效的多分割位線和多分割字線的存儲(chǔ)器陣列結(jié)構(gòu)，由于將導(dǎo)致讀出放大器或字驅(qū)動(dòng)器等的直接外圍電路的增加，在其分割數(shù)上是有限度的，因此很難獲得引人注目的效果。此外，在將從存儲(chǔ)器陣列讀出的信息傳送到輸出緩存器的路徑上，其布線長度增加，因此有可能因RC延遲的增加而使芯片內(nèi)部動(dòng)作速度降低。
關(guān)于輸入輸出總線的動(dòng)作速度，例如在專利文獻(xiàn)1中公開了一種關(guān)于縮短將從存儲(chǔ)器陣列讀出的信息傳送到輸入輸出電路的時(shí)間的方法。具體地說，著眼于上述路徑內(nèi)所包含的主放大器～輸出緩存器之間，用高速主放大器和低阻抗的全局輸入輸出線(GIO)讀出所預(yù)取的2N位信息中的最先輸出的信息。而后續(xù)的信息則用通常的主放大器讀出。通過這種結(jié)構(gòu)和動(dòng)作，抑制了功耗并縮短了存取時(shí)間。
日本特開2002-25625號(hào)公報(bào)發(fā)明內(nèi)容本申請(qǐng)的發(fā)明人，在本申請(qǐng)之前，研究了千兆位級(jí)DDR SDRAM的動(dòng)作速度。特別是，在研究了芯片內(nèi)部的動(dòng)作時(shí)間后，發(fā)現(xiàn)了下述2個(gè)問題。
第1問題在于，預(yù)料到存儲(chǔ)信息的讀出所需的時(shí)間因RC延遲(此處，R表示布線電阻、C表示負(fù)載電容)而增加。圖2是表示DDR SDRAM的讀出動(dòng)作中的動(dòng)作時(shí)序圖的例子的圖。圖中，示出當(dāng)從激活指令A(yù)CTV的輸入到讀指令RD或?qū)懼噶钶斎氲牡却龝r(shí)間tRCD(Active toRead/Write delay激活讀/寫延遲)為8個(gè)周期、從讀指令RD輸入到數(shù)據(jù)輸出所需的時(shí)間CL(/CAS等待時(shí)間)為7個(gè)周期時(shí)，作為目標(biāo)的芯片內(nèi)部動(dòng)作時(shí)間的詳細(xì)內(nèi)容。在行系統(tǒng)電路的動(dòng)作中，示出這樣的例子，即、在7個(gè)周期以內(nèi)完成行選擇動(dòng)作后起動(dòng)字線(WL)，在12周期以內(nèi)將存儲(chǔ)信息讀出到讀出放大器。在列系統(tǒng)電路的動(dòng)作中，示出這樣的例子，即、由預(yù)先輸入的讀指令RD進(jìn)行列選擇動(dòng)作，在向讀出放大器的讀出動(dòng)作完成后緊接著起動(dòng)列選擇信號(hào)(YS)，從而將存儲(chǔ)信息傳送到數(shù)據(jù)端子(DQ)，在第16周期與時(shí)鐘脈沖CLK和CLKB的邊沿同步地讀出存儲(chǔ)信息。圖2中示出的YS起動(dòng)時(shí)序余量，是為避免錯(cuò)誤讀出而設(shè)定的。
但是，當(dāng)根據(jù)千兆位級(jí)DDR SDRAM的芯片面積考慮RC延遲時(shí)，如圖3所示，行選擇動(dòng)作時(shí)間增加，因此可能使字線起動(dòng)時(shí)刻延遲時(shí)間TRD0。關(guān)于從存儲(chǔ)單元向讀出放大器的讀出時(shí)間，從抑制芯片面積的觀點(diǎn)考慮要限制位線的分割數(shù)，因而可能使RC之積增大。另外，在將存儲(chǔ)單元的存儲(chǔ)信息讀出到位線上時(shí)，必須在位線上產(chǎn)生幾百毫伏的信號(hào)電壓，以使讀出放大器正確地進(jìn)行動(dòng)作，但當(dāng)考慮單元選擇晶體管的特性偏差(例如，閾值電壓的偏差)時(shí)，有可能進(jìn)一步增加讀出時(shí)間。因此，當(dāng)想要增大動(dòng)作余量時(shí)，對(duì)讀出放大器的讀出動(dòng)作就要延遲TRD1，可以預(yù)計(jì)到行系統(tǒng)電路動(dòng)作時(shí)間將超過目標(biāo)值。
這些影響，也將影響到列系統(tǒng)電路動(dòng)作。即、YS起動(dòng)時(shí)刻將延遲TD0(＝TRD0+TRD1)，因此CAS等待時(shí)間CL不能滿足作為目標(biāo)的7個(gè)周期，例如需要8個(gè)周期。另外，由于芯片面積的增大，在從存儲(chǔ)器陣列到數(shù)據(jù)端子之間的路徑(所謂數(shù)據(jù)通路)上RC延遲增加，所以有可能使CAS等待時(shí)間CL進(jìn)一步超出。因此，最好是通過各電路部件的高速化避免芯片性能的惡化。但是，行系統(tǒng)電路的動(dòng)作速度，由用于進(jìn)行地址信號(hào)的解碼和缺陷位的解救判斷的邏輯級(jí)數(shù)、存儲(chǔ)器陣列的驅(qū)動(dòng)時(shí)間和基于電荷共享(charge share)的存儲(chǔ)信息的讀出時(shí)間所限定，所以很難高速化。因此，希望允許行系統(tǒng)電路動(dòng)作的延遲，縮短列系統(tǒng)電路中的動(dòng)作時(shí)間。
第2個(gè)問題在于，當(dāng)與數(shù)據(jù)傳送速度提高一致地增加預(yù)取數(shù)時(shí)，列系統(tǒng)電路動(dòng)作的消耗功率增大。該電流增加，與由DRAM的標(biāo)準(zhǔn)規(guī)格所決定的突發(fā)讀出操作電流(Burst Read Operating Current)IDD4R的增大相關(guān)，所以希望抑制數(shù)據(jù)通路上的消耗電流。
因此，鑒于上述的問題等，本發(fā)明的目的在于，實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)器中的動(dòng)作余量的增大和功耗的減低。本發(fā)明的上述目的和新的特征，從本說明書的記述和附圖將得以明確。
在本申請(qǐng)書所公開的發(fā)明中，如簡單地說明代表性發(fā)明的概要，則如下所述。
本發(fā)明的半導(dǎo)體器件，具有以DRAM陣列為代表的存儲(chǔ)器陣列、分層結(jié)構(gòu)的輸入輸出線、副放大器、時(shí)序控制電路。副放大器，用于放大通過存儲(chǔ)器陣列內(nèi)的讀出放大器讀出到下層的輸入輸出線上的微小電壓信號(hào)，例如具有電導(dǎo)不同的多個(gè)電流源，各電流源由多個(gè)讀起動(dòng)信號(hào)獨(dú)立地激活。主放大器，用于放大通過副放大器讀出到上層的輸入輸出線上的微小電壓信號(hào)。時(shí)序控制電路，檢測(cè)突發(fā)讀出動(dòng)作的周期數(shù)，在與周期數(shù)對(duì)應(yīng)的時(shí)刻產(chǎn)生列選擇信號(hào)和多個(gè)讀起動(dòng)信號(hào)。在激活存儲(chǔ)體后緊接著的突發(fā)讀出動(dòng)作周期中，時(shí)序控制電路，在比后續(xù)的周期延遲的時(shí)刻將列選擇信號(hào)和第1讀起動(dòng)信號(hào)激活。由第1讀起動(dòng)信號(hào)將電導(dǎo)大的電流源激活，副放大器的驅(qū)動(dòng)能力被設(shè)定得較高，所以能夠縮短輸入輸出線的數(shù)據(jù)傳送時(shí)間(高速模式)。因此，在存儲(chǔ)器陣列中，能增大讀出動(dòng)作余量，因而能夠?qū)崿F(xiàn)高速且高可靠性的讀出動(dòng)作。在后續(xù)的周期中，由時(shí)序控制電路將第2讀起動(dòng)信號(hào)激活，將電導(dǎo)小的電流源激活，抑制副放大器的驅(qū)動(dòng)能力，所以能抑制輸入輸出線的傳送數(shù)據(jù)時(shí)的消耗電流。因此，能夠?qū)崿F(xiàn)低功率的讀出動(dòng)作(低功率模式)。
另外，本發(fā)明的半導(dǎo)體器件，具有主放大器。主放大器，還具有第1放大器和前置放大器。時(shí)序控制電路，檢測(cè)突發(fā)讀出動(dòng)作的周期數(shù)，在與周期數(shù)對(duì)應(yīng)的時(shí)刻產(chǎn)生前置放大器起動(dòng)信號(hào)。在存儲(chǔ)體激活后緊接著的讀出動(dòng)作周期中，時(shí)序控制電路將前置放大器起動(dòng)信號(hào)激活。由前置放大器使輸入到第1放大器的信號(hào)電壓增加，所以能夠縮短作為主放大器整體的放大時(shí)間即輸入輸出線的數(shù)據(jù)傳送時(shí)間(高速模式)。因此，在存儲(chǔ)器陣列中，可以進(jìn)一步擴(kuò)大讀出動(dòng)作余量。在后續(xù)的周期中，時(shí)序控制電路使前置放大器起動(dòng)信號(hào)為非激活狀態(tài)，僅由第1放大器進(jìn)行放大。因此，能夠削減由前置放大器消耗的電流(低功率模式)。
另外，本發(fā)明的半導(dǎo)體器件，在各輸入輸出線上有選擇地產(chǎn)生讀起動(dòng)信號(hào)和前置放大器起動(dòng)信號(hào)。此處，時(shí)序控制電路，接收突發(fā)動(dòng)作控制信號(hào)群，并產(chǎn)生多個(gè)讀起動(dòng)信號(hào)和前置放大器起動(dòng)信號(hào)。在存儲(chǔ)體激活后緊接著的讀出動(dòng)作周期中，在傳送被突發(fā)讀出的多個(gè)位的一部分(例如8位預(yù)取方式時(shí)的前4位)的輸入輸出線上，該多個(gè)第1讀起動(dòng)信號(hào)和前置放大器起動(dòng)信號(hào)被激活，數(shù)據(jù)通路呈高速模式的電路設(shè)定。另一方面，在傳送上述多個(gè)位的剩余部分(例如后4位)的輸入輸出線上，該多個(gè)前置放大器起動(dòng)信號(hào)保持非激活狀態(tài)、而由該多個(gè)第2讀起動(dòng)信號(hào)將數(shù)據(jù)通路激活，從而呈低功率模式的電路設(shè)定。因此，在存儲(chǔ)器陣列中，可以增大讀出動(dòng)作余量，并且能夠在抑制輸入輸出線的傳送數(shù)據(jù)時(shí)的消耗電流的同時(shí)，實(shí)現(xiàn)高速且高可靠性的讀出動(dòng)作。
簡單地說明由本申請(qǐng)書所公開的發(fā)明中代表性發(fā)明所取得的效果如下，即、能實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)器中的動(dòng)作余量的增大和功率消耗的降低。


圖1是表示本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中DDR SDRAM的主要部分結(jié)構(gòu)例的電路框圖。
圖2是表示理想的DDR SDRAM的讀出動(dòng)作中的時(shí)序圖的例子的圖。
圖3是表示作為本發(fā)明的前提而研究的DDR SDRAM的讀出動(dòng)作時(shí)序圖的例子的圖。
圖4是表示根據(jù)圖3研究的列系統(tǒng)電路的頁面打開時(shí)的最佳讀出動(dòng)作時(shí)間的詳細(xì)內(nèi)容的例子的圖。
圖5是表示圖1的DDR SDRAM中的列系統(tǒng)電路的最佳的突發(fā)讀出的動(dòng)作時(shí)間的詳細(xì)內(nèi)容的例子的圖。
圖6是表示圖1的DDR SDRAM中其芯片整體的布局結(jié)構(gòu)例的俯視圖。
圖7是表示圖6的存儲(chǔ)體中的主要部分的布局結(jié)構(gòu)例的俯視圖。
圖8是表示圖7的存儲(chǔ)體的電路結(jié)構(gòu)例的主要部分框圖。
圖9是表示在圖8的存儲(chǔ)體結(jié)構(gòu)中其列系統(tǒng)電路的結(jié)構(gòu)例的主要部分框圖。
圖10是表示圖9中的列系統(tǒng)電路的詳細(xì)結(jié)構(gòu)例的電路圖。
圖11是表示圖10中的列系統(tǒng)電路的讀出動(dòng)作中的時(shí)序圖的例子的圖。
圖12是表示圖1中的時(shí)序控制電路的主要部分塊結(jié)構(gòu)的例子的圖。
圖13是表示圖12中的主要部分塊的詳細(xì)結(jié)構(gòu)的例子的圖。
圖14是表示圖13中的時(shí)序控制電路的時(shí)序圖的例子的圖。
圖15是表示本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中與圖10不同的列系統(tǒng)電路的結(jié)構(gòu)例的電路圖。
圖16是表示圖15的列系統(tǒng)電路中的讀出動(dòng)作的時(shí)序圖的例子的圖。
圖17是表示圖1中的時(shí)序控制電路的主要部分塊結(jié)構(gòu)的另一例的圖。
圖18是表示圖17中的主要部分塊的詳細(xì)結(jié)構(gòu)的例子的圖。
圖19是表示本發(fā)明的實(shí)施方式3的半導(dǎo)體器件中與圖10等不同的列系統(tǒng)電路的結(jié)構(gòu)例的電路圖。
圖20是表示圖19的列系統(tǒng)電路的讀出動(dòng)作中的時(shí)序圖的例子的圖。
圖21是表示本發(fā)明的實(shí)施方式4的半導(dǎo)體器件中與圖9不同的列系統(tǒng)電路的結(jié)構(gòu)例的主要部分框圖。
圖22是表示圖21中的列系統(tǒng)電路的詳細(xì)結(jié)構(gòu)例的電路圖。
圖23是表示圖22的列系統(tǒng)電路的讀出動(dòng)作中的時(shí)序圖的例子的圖。
圖24是表示圖1中的時(shí)序控制電路的主要部分塊結(jié)構(gòu)的另一例子的圖。
圖25是表示圖24中的主要部分塊的詳細(xì)結(jié)構(gòu)的例子的圖。
圖26是表示圖25中的時(shí)序控制電路的時(shí)序圖的例子的圖。
圖27是表示本發(fā)明的實(shí)施方式5的半導(dǎo)體器件中與圖9等不同的列系統(tǒng)電路的結(jié)構(gòu)例的主要部分框圖。
圖28是表示圖27中的列系統(tǒng)電路的詳細(xì)結(jié)構(gòu)例的電路圖。
圖29是表示圖28的列系統(tǒng)電路的讀出動(dòng)作中的時(shí)序圖的例子的圖。
圖30是表示圖1中的時(shí)序控制電路的主要部分塊結(jié)構(gòu)的另一例子的圖。
圖31是表示圖30中的主要部分塊的詳細(xì)結(jié)構(gòu)的例子的圖。
圖32是表示本發(fā)明的實(shí)施方式6的半導(dǎo)體器件中其所包含的列系統(tǒng)電路的突發(fā)讀出的動(dòng)作時(shí)間的詳細(xì)內(nèi)容的另一例的圖。
圖33是表示本發(fā)明的實(shí)施方式6的半導(dǎo)體器件中將圖21的列系統(tǒng)電路變形后的結(jié)構(gòu)例的主要部分框圖。
圖34是表示圖1中的時(shí)序控制電路的主要部分塊結(jié)構(gòu)的另一例子的圖。
具體實(shí)施例方式
以下，根據(jù)附圖詳細(xì)說明本發(fā)明的實(shí)施方式。此外，在用于說明實(shí)施方式的所有圖中，原則上對(duì)同一部件標(biāo)以同一符號(hào)，其重復(fù)的說明從略。另外，實(shí)施方式的構(gòu)成各功能塊的電路元件，并無特別的限制，利用眾所周知的CMOS(互補(bǔ)型MOS晶體管)等的集成電路技術(shù)在單晶硅之類的半導(dǎo)體襯底上形成。
此外，在實(shí)施方式中，作為MISFET(Metal Insulator SemiconductorField Effect Transistor)的一例采用MOS(Metal Oxide Semiconductor)晶體管。在圖中，在P溝道型MOS晶體管(PMOS晶體管)中，對(duì)柵極標(biāo)以箭頭符號(hào)，以此區(qū)別于N溝道型MOS晶體管(NMOS晶體管)。圖中沒有特別地指明MOS晶體管的襯底電位的連接，但只要MOS晶體管是在可正常動(dòng)作的范圍內(nèi)，其連接方法就無特別的限定。
(實(shí)施方式1)首先，根據(jù)圖4和圖5，說明從動(dòng)作時(shí)序圖看出的本實(shí)施方式的特征。本實(shí)施方式有2個(gè)主要特征。第1特征在于，在列系統(tǒng)電路中使從存儲(chǔ)器陣列到主放大器的讀出電路動(dòng)作高速化。即、將該部分的電路動(dòng)作縮短行系統(tǒng)電路動(dòng)作中的超過時(shí)間TD0。圖4與上述的圖3相對(duì)比，示出緊接在行系統(tǒng)電路動(dòng)作(所謂頁面打開)后的列系統(tǒng)電路動(dòng)作中的最佳讀出動(dòng)作時(shí)間的詳細(xì)內(nèi)容。TD1F，是從起動(dòng)列選擇信號(hào)YS到將主放大器起動(dòng)信號(hào)MAE激活所需的時(shí)間，主要是通過縮短該時(shí)間來補(bǔ)償超過時(shí)間TD0。
此外，TD2是從激活主放大器起動(dòng)信號(hào)MAE到將接收放大器起動(dòng)信號(hào)RAE激活所需的時(shí)間，TD3是從激活接收放大器起動(dòng)信號(hào)RAE到將讀出數(shù)據(jù)輸入到多路復(fù)用器MUX所需的時(shí)間，TD4是從激活數(shù)據(jù)輸出起動(dòng)信號(hào)群DOESG到將數(shù)據(jù)輸出起動(dòng)信號(hào)DOE激活所需的時(shí)間，TD5是從激活數(shù)據(jù)輸出起動(dòng)信號(hào)DOE到將數(shù)據(jù)輸出到數(shù)據(jù)端子DQ所需的時(shí)間。這些信號(hào)的含義，將在后述的DDR SDRAM的總體結(jié)構(gòu)中說明。
第2特征在于，按照突發(fā)讀出的周期，切換上述的從存儲(chǔ)器陣列到主放大器的讀出動(dòng)作的控制和動(dòng)作時(shí)間。圖5與圖4相對(duì)比，示出列系統(tǒng)電路中的讀出動(dòng)作時(shí)間的詳細(xì)內(nèi)容。圖中，所謂突發(fā)讀出的第1周期，是指緊接在頁面打開之后的突發(fā)讀出。因此，為等待行系統(tǒng)電路動(dòng)作的完成，從列選擇動(dòng)作結(jié)束起經(jīng)過行系統(tǒng)電路動(dòng)作的延遲時(shí)間TD0后將列選擇信號(hào)YS激活。另一方面，所謂突發(fā)讀出的第2周期(及其以后)，是指與行系統(tǒng)電路動(dòng)作無關(guān)地從存儲(chǔ)信息已被讀出到讀出放大器的狀態(tài)起的讀出。因此，在突發(fā)讀出的第2周期以后，不存在行系統(tǒng)電路動(dòng)作的延遲TD0的影響。所以，可以將列選擇信號(hào)YS的起動(dòng)時(shí)刻提前，進(jìn)行使從存儲(chǔ)器陣列到主放大器的讀出動(dòng)作時(shí)間TD1N延長了的電路動(dòng)作。關(guān)于實(shí)現(xiàn)這些特征的電路結(jié)構(gòu)，將在下文中詳細(xì)說明。
《DDR SDRAM的總體結(jié)構(gòu)》圖1是表示本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中DDR SDRAM的主要部分結(jié)構(gòu)例的電路框圖。在圖1中簡單起見，只關(guān)注要選擇的1位的存儲(chǔ)單元MC，示出涉及讀出動(dòng)作和寫入動(dòng)作的主要部分電路塊。存儲(chǔ)單元陣列MCA，具有將由單元選擇晶體管CT和電容器CAP構(gòu)成的公知的存儲(chǔ)單元配置在矩陣上的結(jié)構(gòu)。圖1的DRAM有以下2個(gè)特征。第1特征在于，將在存儲(chǔ)器陣列和輸入輸出電路之間傳送存儲(chǔ)信息的輸入輸出線構(gòu)成所謂的分層結(jié)構(gòu)。在圖1中，作為一例，示出由本地輸入輸出線LIO、主輸入輸出線MIO、全局輸入輸出線GIO這3個(gè)層構(gòu)成的結(jié)構(gòu)的例子。第2特征在于，配置在本地輸入輸出線LIO和主輸入輸出線MIO之間的所謂交叉點(diǎn)區(qū)域電路XP內(nèi)的副放大器的控制信號(hào)(在圖1中，為讀起動(dòng)信號(hào)群RSG或均衡起動(dòng)信號(hào)群EQSG)、和控制由列地址指定的讀出放大器和本地輸入輸出線的連接的列選擇信號(hào)YS的激活時(shí)刻，隨突發(fā)讀出周期而不同。
內(nèi)部電源發(fā)生電路VGEN，利用從電源端子供給的像電源電壓VDD、接地電壓VSS那樣的電壓，產(chǎn)生施加于存儲(chǔ)單元內(nèi)的電容器CAP的板電極電壓VPL、預(yù)充電電壓VDD/2(＝VDLR、基準(zhǔn)電壓)、內(nèi)部升壓電壓VPP、外圍電路電壓VCL、內(nèi)部降壓電壓VDL、襯底施加電壓VBB那樣的各種內(nèi)部電壓?；パa(bǔ)時(shí)鐘脈沖CLK、CLKB，通過時(shí)鐘脈沖緩存器CLKBF輸入，向芯片內(nèi)部供給內(nèi)部時(shí)鐘脈沖ICLK。內(nèi)部時(shí)鐘脈沖ICLK，還輸入到時(shí)鐘脈沖發(fā)生電路CLKGEN，向各電路塊供給任意脈寬和時(shí)序的時(shí)鐘脈沖。在圖1中，示出了將參考時(shí)鐘脈沖RCLK輸入到控制邏輯電路CLGC和時(shí)序控制電路TMCTL的例子。此外，內(nèi)部時(shí)鐘脈沖的脈寬和時(shí)序，也可以在各電路塊進(jìn)行適當(dāng)調(diào)整。
行地址選通信號(hào)RASB、列地址選通信號(hào)CASB、允許寫入(writeenable)信號(hào)WEB和芯片選擇信號(hào)CSB分別為控制信號(hào)。上述控制信號(hào)，與互補(bǔ)時(shí)鐘脈沖CLK、CLKB同步地輸入。通過指令緩存器CMDB輸入的內(nèi)部控制信號(hào)群ICMD，與上述的參考時(shí)鐘脈沖RCLK和后述的行地址信號(hào)或列地址信號(hào)一起輸入到控制邏輯電路CLGC，生成多個(gè)控制信號(hào)。在圖1中簡單起見，示出在由多個(gè)存儲(chǔ)體構(gòu)成的DDR SDRAM中，關(guān)于對(duì)任意的存儲(chǔ)體內(nèi)的存儲(chǔ)器陣列的讀出動(dòng)作的信號(hào)的例子。
讀出信號(hào)BRD，是當(dāng)從被分割為多個(gè)存儲(chǔ)體的存儲(chǔ)器陣列之一讀出存儲(chǔ)信息時(shí)呈激活狀態(tài)的信號(hào)。讀寫起動(dòng)信號(hào)RWE，是接收讀指令或?qū)懼噶畹妮斎攵傻男盘?hào)。預(yù)充電起動(dòng)信號(hào)PRB，是用于將待機(jī)時(shí)的存儲(chǔ)器陣列內(nèi)的位線預(yù)充電到VDD/2的信號(hào)。陣列激活信號(hào)AX，是用于接收激活指令的輸入而產(chǎn)生后述的陣列控制信號(hào)群ACSG的信號(hào)。突發(fā)動(dòng)作控制信號(hào)群BTSG，是與芯片起動(dòng)時(shí)進(jìn)行了初始設(shè)定的突發(fā)序列的值對(duì)應(yīng)的多個(gè)控制信號(hào)。例如，在時(shí)序控制電路TMCTL中，用于產(chǎn)生信號(hào)群DOESG(數(shù)據(jù)輸出起動(dòng)信號(hào)群)，該信號(hào)群DOESG控制按時(shí)間序列輸出由后述的多路復(fù)用器MUX讀出的存儲(chǔ)信息時(shí)的順序。
刷新信號(hào)REF，是接收刷新指令的輸入而產(chǎn)生的控制信號(hào)。通過將刷新信號(hào)REF輸入到刷新計(jì)數(shù)器RCNT，來生成刷新地址RADD，輸入到后述的行解碼器XDEC。讀寫信號(hào)BRW，是當(dāng)在被分割為多個(gè)存儲(chǔ)體的存儲(chǔ)器陣列之一中讀出或?qū)懭氪鎯?chǔ)信息時(shí)呈激活狀態(tài)的信號(hào)。列選擇起動(dòng)信號(hào)YSE，是接收讀指令和寫指令的輸入而決定在由列地址指定的讀出放大器和本地輸入輸出線LIO之間進(jìn)行信息收發(fā)的時(shí)序的信號(hào)。
行地址信號(hào)和列地址信號(hào)，與互補(bǔ)時(shí)鐘脈沖CLK、CLKB同步地從共用的地址端子ADD按時(shí)間序列輸入。在通過地址緩存器ADDBF輸入的內(nèi)部地址信號(hào)IADD中，將行地址信號(hào)的一部分通過行預(yù)解碼器XPDEC和行解救電路XRDC提供給行解碼器XDEC，而其余的行地址信號(hào)直接提供給行解碼器XDEC。行解碼器XDEC，從字信號(hào)群WSG中將與行地址信號(hào)對(duì)應(yīng)的一條激活，選擇字驅(qū)動(dòng)器串WLDA內(nèi)的多個(gè)字驅(qū)動(dòng)器WLD。其結(jié)果是，將所需的字線WL激活，在存儲(chǔ)器陣列的位線BL上產(chǎn)生微小的讀出信號(hào)，由讀出放大器SA進(jìn)行信號(hào)的放大。此外，在刷新動(dòng)作中，行解碼器XDEC，接收上述的刷新地址RADD，并依次將字信號(hào)群WSG中的一條激活。而且，行解碼器XDEC，除字信號(hào)群WSG以外，還將行信號(hào)群XSG輸出到列解救電路YRDC和陣列控制電路ACC，并只將后述的列解碼器YDEC和本地輸入輸出線LIO中屬于所希望的子陣列的電路塊激活。
列地址信號(hào)的一部分，通過列預(yù)解碼器YPDEC和列解救電路YRDC提供給列解碼器YDEC。在圖1中簡單起見，作為列解救電路YRDC的輸出信號(hào)的例子，示出列信號(hào)群YSG0、讀出動(dòng)作的列系統(tǒng)讀起動(dòng)信號(hào)YRSG、列系統(tǒng)均衡起動(dòng)信號(hào)YEQ、列系統(tǒng)讀寫起動(dòng)信號(hào)YRW、列系統(tǒng)主放大器起動(dòng)信號(hào)YMA。這些列解救電路輸出信號(hào)群，與上述的控制邏輯電路CLGC的輸出信號(hào)群一起輸入到時(shí)序控制電路TMCTL，進(jìn)行邏輯運(yùn)算，進(jìn)一步調(diào)整脈寬和輸出時(shí)序，用于在適當(dāng)?shù)臅r(shí)刻驅(qū)動(dòng)如上述那樣將由讀出放大器讀出的存儲(chǔ)信息傳送到輸出電路的列系統(tǒng)電路。
在存儲(chǔ)器陣列的位線BL上產(chǎn)生的微小讀出信號(hào)，將從行系統(tǒng)電路控制信號(hào)群XCSG通過陣列控制電路ACC所得到的陣列控制信號(hào)群ACSG激活，由此由讀出放大器SA放大。之后，在后述的時(shí)序控制電路TMCTL中，由列解碼器YDEC對(duì)從列信號(hào)群YSG0產(chǎn)生的列信號(hào)群YSG進(jìn)行解碼，從而將列選擇信號(hào)YS激活。其結(jié)果是，存儲(chǔ)信息被從讀出放大器輸出到本地輸入輸出線LIO，再通過交叉點(diǎn)區(qū)域電路XP和主輸入輸出線MIO傳送到主放大器/寫驅(qū)動(dòng)器MA/WD。
在讀出動(dòng)作中，主放大器MA由主放大器控制信號(hào)群MCSG激活，將在主輸入輸出線MIO上產(chǎn)生的微小信號(hào)放大，并將所讀出的存儲(chǔ)信息輸出到全局輸入輸出線GIO。該讀出的信號(hào)，再經(jīng)由接收放大器RAMP、多路復(fù)用器MUX、輸出緩存器OUTBF被傳送到數(shù)據(jù)端子DQ。接收放大器RAMP由接收放大器起動(dòng)信號(hào)RAE激活，將在全局輸入輸出線GIO上產(chǎn)生的微小信號(hào)放大，輸出到多路復(fù)用器MUX。多路復(fù)用器MUX，是將從存儲(chǔ)器陣列同時(shí)讀出的多個(gè)存儲(chǔ)信息順次地按時(shí)間序列向輸出緩存器OUTBF傳送的所謂并行—串行轉(zhuǎn)換電路。輸出的順序，由上述的數(shù)據(jù)輸出起動(dòng)信號(hào)群DOESG控制。在圖中，簡單起見只示出1位大小的列系統(tǒng)電路塊和輸入輸出線。但是，實(shí)際的輸入輸出線和放大器、驅(qū)動(dòng)器，為實(shí)現(xiàn)2N預(yù)取動(dòng)作而形成各種總線結(jié)構(gòu)。
輸出緩存器OUTBF，將與數(shù)據(jù)輸出起動(dòng)信號(hào)DOE同步讀出的存儲(chǔ)信息輸出到數(shù)據(jù)端子DQ。此外，在交叉點(diǎn)區(qū)域電路XP和主放大器MA中，配置控制本地輸入輸出線LIO和主輸入輸出線MIO的連接和預(yù)充電的電路，由讀起動(dòng)信號(hào)群RSG和均衡起動(dòng)信號(hào)群EQSG進(jìn)行控制，關(guān)于詳細(xì)的結(jié)構(gòu)和動(dòng)作將在后文中說明。
在寫入動(dòng)作中，從數(shù)據(jù)端子DQ輸入的存儲(chǔ)信息，與數(shù)據(jù)輸入起動(dòng)信號(hào)DIE同步地取入到輸入緩存器INBF，經(jīng)由多路分解器DEMUX、全局寫驅(qū)動(dòng)器GWDV、全局輸入輸出線GIO傳送到寫驅(qū)動(dòng)器WD。多路分解器DEMUX是對(duì)按時(shí)間序列連續(xù)輸入的存儲(chǔ)信息進(jìn)行串行—并行轉(zhuǎn)換的電路。所輸入的存儲(chǔ)信息與輸入輸出線的對(duì)應(yīng)關(guān)系，由數(shù)據(jù)輸入起動(dòng)信號(hào)群DIESG進(jìn)行控制，以使其與上述的讀出動(dòng)作中的輸出順序一致。全局寫驅(qū)動(dòng)器GWDV，與全局寫驅(qū)動(dòng)器起動(dòng)信號(hào)GWDVE同步地將所輸入的存儲(chǔ)信息從全局輸入輸出線GIO傳送到寫驅(qū)動(dòng)器WD。另外，該存儲(chǔ)信息，與寫驅(qū)動(dòng)器起動(dòng)信號(hào)WDVE同步地輸出到主輸入輸出線MIO，傳送到存儲(chǔ)器陣列。
圖6是表示圖1的DDR SDRAM中其芯片整體的布局結(jié)構(gòu)例的俯視圖。在圖6的DDR SDRAM芯片CHIP中，例如，將存儲(chǔ)單元陣列分割為8個(gè)存儲(chǔ)體(memory bank)BANK0～BANK7。各個(gè)存儲(chǔ)體，由圖1中示出的行解碼器XDEC、列解碼器YDEC、主放大器/寫驅(qū)動(dòng)器MA/WD、存儲(chǔ)單元陣列MCA、字驅(qū)動(dòng)器串WLDA、讀出放大器陣列SAA、陣列控制電路ACC、交叉點(diǎn)區(qū)域電路XP構(gòu)成。地址緩存器ADDBF和內(nèi)部電源發(fā)生電路VGEN、各種端子等圖1中示出的其它電路，適當(dāng)?shù)嘏渲迷趫D6中的外圍電路區(qū)域PERI。
《存儲(chǔ)體的結(jié)構(gòu)》圖7是表示圖6中的存儲(chǔ)體的布局結(jié)構(gòu)例的俯視圖。圖1中示出的存儲(chǔ)單元陣列MCA，實(shí)際上，進(jìn)一步被分割配置為小規(guī)模的子陣列SARY00～SARY73。在各子陣列的周圍，配置讀出放大器串SAA、子字驅(qū)動(dòng)器串SWDA、交叉點(diǎn)區(qū)域電路XP。另外，在存儲(chǔ)體BANK的外周，與讀出放大器串SAA平行地配置列解碼器YDEC和主放大器/寫驅(qū)動(dòng)器串MAA/WDA，并與子字驅(qū)動(dòng)器串SWDA平行地配置行解碼器XDEC和字驅(qū)動(dòng)器串WLDA以及陣列控制電路ACC。這種根據(jù)存儲(chǔ)器陣列的結(jié)構(gòu)將字線分割為多條后分別配置子字驅(qū)動(dòng)器并由字驅(qū)動(dòng)器驅(qū)動(dòng)被分割為多條的子字線所共用的上層字線的分層結(jié)構(gòu)，是眾所周知的。
圖8是表示圖7的存儲(chǔ)體的電路結(jié)構(gòu)例的主要部分框圖。通常在存儲(chǔ)體內(nèi)包含著幾十個(gè)(圖7中為8個(gè))存儲(chǔ)矩陣，但在圖8中簡單起見只示出3個(gè)存儲(chǔ)矩陣MAT0～MAT2。而且，示出讀出放大器串相對(duì)于存儲(chǔ)單元陣列交替地配置時(shí)的結(jié)構(gòu)。子陣列SARY00～SARY03屬于存儲(chǔ)矩陣MAT0，子陣列SARY10～SARY13屬于存儲(chǔ)矩陣MAT1，子陣列SARY20～SARY23屬于存儲(chǔ)矩陣MAT2。該存儲(chǔ)體，作為一例，具有假定在突發(fā)讀出動(dòng)作中可以從8個(gè)數(shù)據(jù)端子DQ0～DQ7的每一個(gè)連續(xù)輸出8位存儲(chǔ)信息的8位預(yù)取方式的DDR SDRAM的結(jié)構(gòu)。
例如，當(dāng)著眼于存儲(chǔ)矩陣MAT0時(shí)，從讀出放大器串SAA向左右的交叉點(diǎn)區(qū)域電路XP配置本地輸入輸出線群LIO00和LIO01。這些本地輸入輸出線群LIO00和LIO01，如后文所述，各自具有8對(duì)互補(bǔ)本地輸入輸出線。主放大器群MABK0～MABK7分別通過主輸入輸出線群MIO0～MIO7與在不同的存儲(chǔ)矩陣之間配置在相同的列上的多個(gè)交叉點(diǎn)區(qū)域電路XP連接。此處，主輸入輸出線群MIO0～MIO7，也與本地輸入輸出線群相對(duì)應(yīng)地分別具有8對(duì)互補(bǔ)主輸入輸出線。主放大器群MABK0～MABK7，分別通過全局輸入輸出線群GIO0～GIO7與接收放大器群RABK0～RABK7連接。在接收放大器群RABK0～RABK7和數(shù)據(jù)端子DQ0～DQ7之間，分別配置多路復(fù)用器MUX0～MUX7和輸出緩存器OUTBF0～OUTBF7。
《數(shù)據(jù)通路的結(jié)構(gòu)》圖9是表示在圖8的存儲(chǔ)體結(jié)構(gòu)中關(guān)于數(shù)據(jù)端子DQ0的列系統(tǒng)電路、即數(shù)據(jù)通路的結(jié)構(gòu)例的主要部分框圖。在該圖中簡單起見，存儲(chǔ)矩陣只示出MAT0。如上所述，本地輸入輸出線群LIO00，由8對(duì)本地輸入輸出線LIO0T/B～LIO7T/B構(gòu)成。而且，主輸入輸出線群MIO0，由8對(duì)主輸入輸出線MIO0T/B～MIO7T/B構(gòu)成。全局輸入輸出線群GIO0，由8對(duì)全局輸入輸出線GIO0T/B～GIO7T/B構(gòu)成。在交叉點(diǎn)區(qū)域電路XP內(nèi)，配置有讀出動(dòng)作中使用的8個(gè)副放大器SAMP0～SAMP7。
與SAMP0～SAMP7對(duì)應(yīng)地設(shè)置電流控制電路(可變電流源)IC0～I(xiàn)C7。此處，IC0～I(xiàn)C7的特征在于，是對(duì)應(yīng)的副放大器SAMP0～SAMP7的起動(dòng)電路，并且是利用共用的讀起動(dòng)信號(hào)RD1、RD2調(diào)整SAMP0～SAMP7的驅(qū)動(dòng)能力用的電路。此外，在交叉點(diǎn)區(qū)域電路XP內(nèi)，通常還配置寫入動(dòng)作中使用的寫開關(guān)，但此處簡單起見將其省略。另外，雖然在圖中省略，但讀起動(dòng)信號(hào)RD1、RD2是圖1中示出的讀起動(dòng)信號(hào)群RSG的構(gòu)成要素，由上下相鄰的存儲(chǔ)矩陣共用。
主放大器群MABK0，與主輸入輸出線的條數(shù)相對(duì)應(yīng)，具有8個(gè)主放大器MAMP0～MAMP7，由主放大器起動(dòng)信號(hào)MAE、傳輸門起動(dòng)信號(hào)TGB、主輸入輸出線均衡信號(hào)MIOEQB控制。接收放大器群RABK0，也同樣具有8個(gè)接收放大器RABP0～RABP7，由接收放大器起動(dòng)信號(hào)RAE控制。接收放大器RABP0～RABP7的輸出端子和多路復(fù)用器MUX0的輸入端子，分別由數(shù)據(jù)線D0～D7連接。
圖10示出包含圖9所示的本地輸入輸出線LIO0T、LIO0B、主輸入輸出線MIO0T、MIO0B、全局輸入輸出線GIO0T、GIO0B的數(shù)據(jù)通路的詳細(xì)的電路結(jié)構(gòu)例。作為讀出放大器串SAA的構(gòu)成要素的讀出放大器SA，具有由預(yù)充電電路PCC、交叉耦合型鎖存放大器CCL1、傳輸門對(duì)TGP、列開關(guān)CSW構(gòu)成的公知的電路結(jié)構(gòu)。
預(yù)充電電路PCC，由3個(gè)NMOS晶體管構(gòu)成，在待機(jī)時(shí)通過將位線均衡信號(hào)BLEQ驅(qū)動(dòng)成升壓電壓VPP而激活，將位線對(duì)BLT、BLB驅(qū)動(dòng)成基準(zhǔn)電壓VDLR(此處，例如為VDD/2)。此處，假定存儲(chǔ)單元陣列為折返位線結(jié)構(gòu)，選擇存儲(chǔ)單元連接在位線BLT上。
交叉耦合型鎖存放大器CCL1，由2個(gè)PMOS晶體管和2個(gè)NMOS晶體管構(gòu)成。在待機(jī)時(shí)，將公用源極線CSP、CSN驅(qū)動(dòng)成與位線對(duì)BLT、BLB相同的預(yù)充電電壓(此處，例如為VDD/2)。另一方面，在讀出動(dòng)作中，當(dāng)在位線BLT上產(chǎn)生與所選則的存儲(chǔ)單元存儲(chǔ)的信息對(duì)應(yīng)的信號(hào)時(shí)，CCL1，通過將公用源極線CSP驅(qū)動(dòng)成內(nèi)部降壓電壓VDL、將公用源極線CSN驅(qū)動(dòng)成接地電壓VSS而被激活，將在位線對(duì)BLT、BLB上產(chǎn)生的微小電壓放大。
列開關(guān)CSW，由插入到位線對(duì)BLT、BLB和本地輸入輸出線LIO0T、LIO0B之間的2個(gè)NMOS晶體管構(gòu)成。與柵極電極連接的列選擇信號(hào)YS，由列解碼器控制。列開關(guān)CSW，通過將列選擇信號(hào)YS驅(qū)動(dòng)成內(nèi)部升壓電壓VPP而激活，將由交叉耦合型鎖存放大器CCL1放大后的讀出信號(hào)傳送到本地輸入輸出線LIO0T、LIO0B。
傳輸門對(duì)TGP，由插入到交叉耦合型讀出鎖存器和存儲(chǔ)單元陣列之間的2個(gè)NMOS晶體管構(gòu)成。在讀出動(dòng)作中，通過將共用信號(hào)SHR驅(qū)動(dòng)成升壓電壓VPP而激活，將位線對(duì)BLT、BLB與交叉耦合型鎖存放大器連接，將從選擇存儲(chǔ)單元讀出的信號(hào)傳送到交叉耦合型讀出鎖存器。此外，在將讀出放大器交替地配置在存儲(chǔ)單元陣列的兩側(cè)的情況下，交叉耦合型讀出鎖存器由相鄰的存儲(chǔ)矩陣所共有，這是眾所周知的。在這種結(jié)構(gòu)中，為了將被激活了的一個(gè)存儲(chǔ)矩陣中所包含的位線對(duì)連接在交叉耦合型讀出鎖存器上、將另一個(gè)非選擇存儲(chǔ)矩陣所包含的位線對(duì)切斷，而配置2個(gè)傳輸門對(duì)。另外，位線均衡信號(hào)BLEQ、公用源極線CSP、CSN的電壓、共用信號(hào)SHR，由圖7中示出的陣列控制電路ACC生成。
副放大器SAMP0，由第1本地輸入輸出線預(yù)充電電路LIOPCC1、第2本地輸入輸出線預(yù)充電電路LIOPCC2、讀出電路RDC構(gòu)成。第1本地輸入輸出線預(yù)充電電路LIOPCC1，是將非選擇狀態(tài)下的本地輸入輸出線LIO0T、LIO0B驅(qū)動(dòng)成基準(zhǔn)電壓VDLR(此處，例如為VDD/2)的電路。其結(jié)構(gòu)，由3個(gè)NMOS晶體管構(gòu)成，在各晶體管的柵極電極上連接位線均衡信號(hào)BLEQ。在待機(jī)時(shí)，通過將該信號(hào)驅(qū)動(dòng)成升壓電壓VPP而激活，將本地輸入輸出線LIO0T、LIO0B驅(qū)動(dòng)成基準(zhǔn)電壓VDLR。另外，在讀出動(dòng)作中，將非選擇存儲(chǔ)矩陣中的位線均衡信號(hào)BLEQ也保持為升壓電壓VPP。由于上述的列選擇信號(hào)YS在多個(gè)存儲(chǔ)矩陣間被共用，處于非選擇狀態(tài)下的存儲(chǔ)矩陣中所包含的列開關(guān)CSW也導(dǎo)通，但因?yàn)閷⒃摫镜剌斎胼敵鼍€保持為與位線對(duì)相同的基準(zhǔn)電壓VDLR，所以能夠抑制無用的功率消耗。
第2本地輸入輸出線預(yù)充電電路LIOPCC2，是將所選擇的存儲(chǔ)矩陣中所包含的本地輸入輸出線LIO0T、LIO0B驅(qū)動(dòng)成內(nèi)部降壓電壓VDL的電路。其結(jié)構(gòu)，由3個(gè)PMOS晶體管構(gòu)成，在各自的柵極電極上連接本地輸入輸出線均衡信號(hào)LIOEQB。雖然在圖中省略，但本地輸入輸出線均衡信號(hào)LIOEQ是圖1中示出的均衡起動(dòng)信號(hào)群EQSG的構(gòu)成要素，由上下相鄰的存儲(chǔ)矩陣所共用。在讀出動(dòng)作中，通過將本地輸入輸出線均衡信號(hào)LIOEQB暫時(shí)驅(qū)動(dòng)成接地電壓VSS，將第2本地輸入輸出線預(yù)充電電路LIOPCC2激活。在選擇存儲(chǔ)矩陣中，將內(nèi)部降壓電壓VDL從公用源極線CSP供給到本地輸入輸出線LIO0T、LIO0B。在非選擇存儲(chǔ)矩陣中，將公用源極線CSP保持為基準(zhǔn)電壓VDLR，因此本地輸入輸出線LIO0T、LIO0B也保持為基準(zhǔn)電壓VDLR。
讀出電路RDC，是用于分別接收在本地輸入輸出線LIO0T、LIO0B上產(chǎn)生的讀出信號(hào)并將主輸入輸出線MIO0T、MIO0B驅(qū)動(dòng)成與這些信號(hào)對(duì)應(yīng)的電壓的電路。其電路結(jié)構(gòu)，由3個(gè)NMOS晶體管N11、N12、N13構(gòu)成，由晶體管N11、N12起著差動(dòng)輸入放大器的作用。分別在第1晶體管N11的柵極電極上連接本地輸入輸出線LIO0T、在漏極電極上連接主輸入輸出線MIO0B。分別在第2晶體管N12的柵極電極上連接本地輸入輸出線LIO0B、在漏極電極上連接主輸入輸出線MIO0T。分別在第3晶體管N13的柵極電極上連接位線均衡信號(hào)BLEQB、在漏極電極上連接上述2個(gè)晶體管N11、N12的源極電極。此處，位線均衡信號(hào)BLEQB，是上述位線均衡信號(hào)BLEQ的反相信號(hào)。因此，在選擇存儲(chǔ)矩陣中，通過將位線均衡信號(hào)BLEQB驅(qū)動(dòng)成內(nèi)部降壓電壓VDL，將讀出電路RDC激活。
電流控制電路IC0，例如，由2個(gè)NMOS晶體管N21、N22構(gòu)成。分別在晶體管N21的柵極電極上連接讀起動(dòng)信號(hào)RD1、在晶體管N22的柵極電極上連接讀起動(dòng)信號(hào)RD2。分別將這2個(gè)晶體管的源極電極接地，并且將漏極電極連接在讀出電路中的晶體管N13的源極電極上。例如，將晶體管N21的柵極寬度形成得比晶體管N22的大，從而可以通過有選擇地將讀起動(dòng)信號(hào)RD1、RD2激活來適當(dāng)?shù)卣{(diào)整副放大器的驅(qū)動(dòng)能力。
主放大器MAMP0，由主輸入輸出線預(yù)充電電路MIOPCC1、主輸入輸出線傳輸門MIOTG、交叉耦合型鎖存放大器CCL2、讀出節(jié)點(diǎn)預(yù)充電電路MOPCC、讀出驅(qū)動(dòng)電路RDRV構(gòu)成。主輸入輸出線預(yù)充電電路MIOPCC1，是用于將主輸入輸出線MIO0T、MIO0B驅(qū)動(dòng)成內(nèi)部降壓電壓VDL的電路。其電路結(jié)構(gòu)，由3個(gè)PMOS晶體管P11、P12、P13構(gòu)成。在各晶體管的柵極電極上連接主輸入輸出線均衡信號(hào)MIOEQB。雖然在圖中省略，但主輸入輸出線均衡信號(hào)MIOEQB是圖1中示出的均衡起動(dòng)信號(hào)群EQSG的構(gòu)成要素。在待機(jī)狀態(tài)下，通過將主輸入輸出線均衡信號(hào)MIOEQB驅(qū)動(dòng)成接地電壓VSS，來激活各晶體管，將主輸入輸出線MIO0T、MIO0B驅(qū)動(dòng)成內(nèi)部降壓電壓VDL。
主輸入輸出線傳輸門MIOTG，是用于分別控制主輸入輸出線MIO0T、MIO0B與主放大器MAMP0內(nèi)的讀出節(jié)點(diǎn)SNT、SNB的連接的電路。其電路結(jié)構(gòu)，由2個(gè)PMOS晶體管P21、P22構(gòu)成。在各晶體管的柵極電極上，連接傳輸門起動(dòng)信號(hào)TGB。在待機(jī)狀態(tài)下，通過將傳輸門起動(dòng)信號(hào)TGB驅(qū)動(dòng)成接地電壓VSS，將主輸入輸出線MIO0T、MIO0B與主放大器MAMP0內(nèi)的讀出節(jié)點(diǎn)SNT、SNB保持為等電壓(此處，為內(nèi)部降壓電壓VDL)。
在讀出動(dòng)作中，當(dāng)在讀出節(jié)點(diǎn)SNT、SNB上產(chǎn)生與從上述的副放大器SAMP0讀出的存儲(chǔ)信息對(duì)應(yīng)的信號(hào)時(shí)，通過將已變?yōu)榻拥仉妷篤SS的傳輸門起動(dòng)信號(hào)TGB驅(qū)動(dòng)成內(nèi)部降壓電壓VDL，來使各晶體管截止。通過這種結(jié)構(gòu)和動(dòng)作，能將布線長度長的主輸入輸出線MIO0T、MIO0B從讀出動(dòng)作中的主放大器MAMP0內(nèi)的讀出節(jié)點(diǎn)SNT、SNB切斷，因而可以減小驅(qū)動(dòng)后述的交叉耦合型鎖存放大器CCL2的負(fù)載電容。即、能縮短交叉耦合型鎖存放大器CCL2的放大動(dòng)作所需的時(shí)間。
交叉耦合型鎖存放大器CCL2，由2個(gè)PMOS晶體管P31、P32和3個(gè)NMOS晶體管N31、N32、N33構(gòu)成。晶體管P31、P32、N31、N32形成正反饋回路。晶體管N33的柵極電極連接主放大器起動(dòng)信號(hào)MAE、漏極電極分別連接在晶體管N31、N32的源極電極上，源極電極接地。在讀出動(dòng)作中，通過將主放大器起動(dòng)信號(hào)MAE驅(qū)動(dòng)成內(nèi)部降壓電壓VDL，使交叉耦合型鎖存放大器CCL2起動(dòng)，將在讀出節(jié)點(diǎn)SNT、SNB上產(chǎn)生的微小信號(hào)放大。
讀出節(jié)點(diǎn)預(yù)充電電路MOPCC，由3個(gè)PMOS晶體管P41、P42、P43構(gòu)成。在各晶體管的柵極電極上，連接主放大器起動(dòng)信號(hào)MAE。在待機(jī)時(shí)，通過將主放大器起動(dòng)信號(hào)MAE驅(qū)動(dòng)成接地電壓VSS，來將主放大器MAMP0內(nèi)的讀出節(jié)點(diǎn)SNT、SNB驅(qū)動(dòng)成內(nèi)部降壓電壓VDL。
讀出驅(qū)動(dòng)電路RDRV，由2個(gè)反相電路IV11、IV12和2個(gè)NMOS晶體管N41、N42構(gòu)成。在反相電路IV11、IV12的輸入端子上分別連接讀出節(jié)點(diǎn)SNT、SNB。其輸出端子分別連接晶體管N41、N42的柵極電極。晶體管N41、N42的漏極電極分別與全局輸入輸出線GIO0T、GIO0B連接，源極電極分別接地。通過這種結(jié)構(gòu)，按照由上述的交叉耦合型鎖存放大器CCL2放大后的信號(hào)，例如使預(yù)充電成外圍電路電壓VCL的全局輸入輸出線GIO0T、GIO0B之一放電。在該電路動(dòng)作中，不需要起動(dòng)信號(hào)，所以不必設(shè)定驅(qū)動(dòng)全局輸入輸出線時(shí)的時(shí)序余量(timing margin)。因此，該電路結(jié)構(gòu)對(duì)數(shù)據(jù)通路的高速化是有效的。
《數(shù)據(jù)通路的電路動(dòng)作》圖11示出圖10所示的數(shù)據(jù)通路的讀出動(dòng)作中的時(shí)序圖的例子。圖11的時(shí)序圖，假定在激活存儲(chǔ)體后緊接著連續(xù)進(jìn)行2次(2周期)以上突發(fā)讀出。而且，為易于說明和理解，假定從由相同的列地址選定的讀出放大器連續(xù)讀出。圖11的讀出動(dòng)作，有如下所述的2個(gè)特征。
第1特征在于，突發(fā)讀出的第1周期、即在頁面打開后從接收讀指令R0到將列選擇信號(hào)YS激活的時(shí)間tYS1，被設(shè)計(jì)為比突發(fā)讀出的第2周期以后的時(shí)間tYS2長。第2特征在于，通過分別在突發(fā)讀出的第1周期將讀起動(dòng)信號(hào)RD1激活、在第2周期以后將讀起動(dòng)信號(hào)RD2激活，來調(diào)整副放大器的驅(qū)動(dòng)能力。另外，還有一點(diǎn)是根據(jù)第1特征將從接收讀指令R0到將讀起動(dòng)信號(hào)RD1激活的時(shí)間tRD1設(shè)計(jì)為比從接收讀指令R1到將讀起動(dòng)信號(hào)RD2激活的時(shí)間tRD2長。
首先，說明第1周期的突發(fā)讀出動(dòng)作。雖然在圖11中簡單起見而從略，但當(dāng)DDR SDRAM接收激活指令時(shí)，在選擇存儲(chǔ)單元所屬的存儲(chǔ)矩陣(例如MAT0)的讀出放大器串SAA中，位線均衡信號(hào)BLEQ呈非激活狀態(tài)，位線預(yù)充電電路(圖10中的PCC)的預(yù)充電動(dòng)作停止。而且，被激活了的存儲(chǔ)矩陣的副放大器中的本地輸入輸出線預(yù)充電電路LIOPCC1的預(yù)充電動(dòng)作也停止。接著，將存儲(chǔ)矩陣內(nèi)的主字線和與該主字線對(duì)應(yīng)的子字線SWL激活，在該矩陣內(nèi)的所有子陣列中將存儲(chǔ)信息讀出到讀出放大器。
然后，當(dāng)SDRAM接收讀指令R0時(shí)，通過將本地輸入輸出線均衡信號(hào)LIOEQB激活，來將本地輸入輸出線預(yù)充電電路LIOPCC2暫時(shí)起動(dòng)，將已變?yōu)閰⒖茧妷篤DLR的本地輸入輸出線LIO0T～LIO7T、LIO0B～LIO7B驅(qū)動(dòng)成內(nèi)部降壓電壓VDL。之后，讀出到讀出放大器的存儲(chǔ)信息，由從列解碼器YDEC輸出的列選擇信號(hào)YS選擇，讀出到本地輸入輸出線LIO0T～LIO7T、LIO0B～LIO7B上。
另外，主輸入輸出線均衡信號(hào)MIOEQB呈非激活狀態(tài)，主輸入輸出線預(yù)充電電路MIOPCC1的預(yù)充電動(dòng)作停止。在該狀態(tài)下，將讀起動(dòng)信號(hào)RD1激活，使電流控制電路IC0～I(xiàn)C7內(nèi)的晶體管N21導(dǎo)通，由此，由副放大器SAMP0～SAMP7分別高速地將在本地輸入輸出線LIO0T～LIO7T、LIO0B～LIO7B上產(chǎn)生的信號(hào)放大，并將存儲(chǔ)信息讀出到主輸入輸出線MIO0T～MIO7T、MIO0B～MIO7B上。這時(shí)，因?yàn)榧せ盍藗鬏旈T起動(dòng)信號(hào)TGB，所以讀出到主輸入輸出線MIO0T～MIO7T、MIO0B～MIO7B上的存儲(chǔ)信息，被傳送到主放大器MAMP0～MAMP7。最后，通過將主放大器起動(dòng)信號(hào)MAE激活，使交叉耦合型鎖存放大器CCL2起動(dòng)，進(jìn)行主輸入輸出線MIO0T～MIO7T、MIO0B～MIO7B上產(chǎn)生的微小信號(hào)的放大動(dòng)作和全局輸入輸出線GIO0T～GIO7B、GIO0B～GIO7B的讀出動(dòng)作。
接著，當(dāng)DDR SDRAM接收讀指令RD1時(shí)，進(jìn)行第2周期的突發(fā)讀出動(dòng)作。在該讀出動(dòng)作中，與第1周期不同，通過將讀起動(dòng)信號(hào)RD2激活，來以低的消耗功率放大本地輸入輸出線的數(shù)據(jù)，并將存儲(chǔ)信息讀出到主輸入輸出線。在第3周期以后的突發(fā)讀出中也進(jìn)行與以上相同的動(dòng)作。
然后，當(dāng)SDRAM接收預(yù)充電指令PR時(shí)，將主字線和子字線驅(qū)動(dòng)成接地電壓VSS，將位線均衡信號(hào)BLEQ驅(qū)動(dòng)成升壓電壓VPP。通過該動(dòng)作，將讀出放大器串SAA內(nèi)的所有位線預(yù)充電電路PCC和本地輸入輸出線預(yù)充電電路LIOPCC1激活，將選擇存儲(chǔ)矩陣內(nèi)的所有位線和本地輸入輸出線驅(qū)動(dòng)成參考電壓VDLR，返回待機(jī)狀態(tài)。
《時(shí)序控制電路》圖12示出圖1所示的時(shí)序控制電路TMCTL的主要部分塊結(jié)構(gòu)的例子。該電路的特征在于，按照突發(fā)讀出動(dòng)作的周期調(diào)整列信號(hào)群YSG、讀起動(dòng)信號(hào)RD1和RD2的輸出時(shí)序和脈寬。在圖12中簡單起見，示出關(guān)于該特征的突發(fā)周期計(jì)數(shù)器BCCNT、列選擇控制電路YSCTL、列系統(tǒng)讀出信號(hào)控制電路YCTL1這3個(gè)電路塊。突發(fā)周期計(jì)數(shù)器BCCNT，接收預(yù)充電起動(dòng)信號(hào)PRB和讀寫起動(dòng)信號(hào)RWE，輸出突發(fā)周期標(biāo)志信號(hào)FCYL、NCYL。列選擇控制電路YSCTL，接收列系統(tǒng)讀起動(dòng)信號(hào)YRSG和上述突發(fā)周期標(biāo)志信號(hào)FCYL、NCYL，輸出列信號(hào)群YSG。列系統(tǒng)讀出信號(hào)控制電路YCTL1，接收列系統(tǒng)讀寫起動(dòng)信號(hào)YRW和讀出信號(hào)BRD、上述突發(fā)周期標(biāo)志信號(hào)FCYL、NCYL，分別輸出讀起動(dòng)信號(hào)群RSG中所包含的讀起動(dòng)信號(hào)RD1、RD2。
圖13示出圖12所示的時(shí)序控制電路TMCTL的詳細(xì)的電路結(jié)構(gòu)例。突發(fā)周期計(jì)數(shù)器BCCNT，由D觸發(fā)器DFF1和反相電路IV1構(gòu)成。將D觸發(fā)器DFF1的輸入端子接地，從輸出端子Q輸出突發(fā)周期標(biāo)志信號(hào)FCYL。另外，由反相電路IV1將突發(fā)周期標(biāo)志信號(hào)FCYL反相產(chǎn)生突發(fā)周期標(biāo)志信號(hào)NCYL。分別在D觸發(fā)器的復(fù)位端子RST上連接預(yù)充電起動(dòng)信號(hào)PRB、在反相時(shí)鐘端子CKB上連接讀寫起動(dòng)信號(hào)RWE。此外，突發(fā)周期標(biāo)志信號(hào)NCYL，也可以從極性與通常的D觸發(fā)器中所具有的輸出端子Q不同的輸出端子輸出。
列選擇控制電路YSCTL，由2個(gè)反相電路IV21、IV22、2個(gè)時(shí)鐘控制反相電路CIV21、CIV22、3個(gè)NAND電路ND21、ND22、ND23、2個(gè)延遲電路DLY21、DLY22構(gòu)成。分別在NAND電路ND21的一個(gè)輸入端子上連接上述的突發(fā)周期標(biāo)志信號(hào)FCYL、在另一個(gè)輸入端子上連接列系統(tǒng)讀起動(dòng)信號(hào)YRSG，將由反相電路IV21將輸出信號(hào)反相后的信號(hào)輸入到延遲電路DLY21。將該延遲電路DLY21的輸出信號(hào)直接、或從延遲電路DLY22通過反相電路IV22分別輸入到NAND電路ND22的2個(gè)輸入端子。將NAND電路ND22的輸出端子節(jié)點(diǎn)作為列信號(hào)YSG10。另外，分別在NAND電路ND23的一個(gè)輸入端子上連接突發(fā)周期標(biāo)志信號(hào)NCYL、在另一個(gè)輸入端子上連接列系統(tǒng)讀起動(dòng)信號(hào)YRSG，將其輸出端子節(jié)點(diǎn)作為列信號(hào)YSG20。將列信號(hào)YSG10、YSG20分別與時(shí)鐘控制反相電路CIV21、CIV22的輸入端子連接，將其輸出端子與列信號(hào)群YSG之一連接。將突發(fā)周期標(biāo)志信號(hào)FCYL分別與時(shí)鐘控制反相電路CIV21的同相時(shí)鐘端子及時(shí)鐘控制反相電路CIV22的反相時(shí)鐘端子連接。將突發(fā)周期標(biāo)志信號(hào)NCYL分別與時(shí)鐘控制反相電路CIV21的反相時(shí)鐘端子以及時(shí)鐘控制反相電路CIV22的同相時(shí)鐘端子連接。
列系統(tǒng)讀出信號(hào)控制電路YCTL1，由5個(gè)反相電路IV31、IV32、IV33、IV34、IV35、4個(gè)NAND電路ND31、ND32、ND33、ND34、2個(gè)延遲電路DLY31、DLY32構(gòu)成。分別在NAND電路ND31的一個(gè)輸入端子上連接列系統(tǒng)讀寫起動(dòng)信號(hào)YRW、在另一個(gè)輸入端子上連接讀出信號(hào)BRD，將由反相電路IV31將其輸出信號(hào)反相后的信號(hào)分別輸入到NAND電路ND32、ND34的一個(gè)輸入端子。在NAND電路ND32的另一個(gè)輸入端子上連接突發(fā)周期標(biāo)志信號(hào)FCYL，將由反相電路IV32將其輸出信號(hào)反相后的信號(hào)輸入到延遲電路DLY31。將該延遲電路DLY31的輸出信號(hào)直接、或從延遲電路DLY32通過反相電路IV33分別與NAND電路ND33的輸入端子連接。將NAND電路ND33的輸出端子節(jié)點(diǎn)作為讀起動(dòng)信號(hào)RD10，將由反相電路IV34將該信號(hào)反相后的信號(hào)作為讀起動(dòng)信號(hào)RD1。在NAND電路ND34的另一個(gè)輸入端子上連接突發(fā)周期標(biāo)志信號(hào)NCYL，將其輸出端子節(jié)點(diǎn)作為讀起動(dòng)信號(hào)RD20。另外，將由反相電路IV35將該信號(hào)反相后的信號(hào)作為讀起動(dòng)信號(hào)RD2。
圖14示出圖13所示的時(shí)序控制電路TMCTL的時(shí)序圖的例子。在該圖中簡單起見，與圖11中的列系統(tǒng)電路的讀出動(dòng)作時(shí)序圖對(duì)應(yīng)地示出DDR SDRAM接收讀指令后的動(dòng)作。在待機(jī)時(shí)，突發(fā)周期標(biāo)志信號(hào)FCYL、NCYL，分別保持為外圍電路電壓VCL、接地電壓VSS。當(dāng)DDRSDRAM接收讀指令R0時(shí)，讀出信號(hào)BRD被激活。接著，當(dāng)在列系統(tǒng)讀起動(dòng)信號(hào)YRSG上生成脈沖信號(hào)時(shí)，在大約時(shí)間tDLY21后，在脈寬大致為tDLY22的列信號(hào)群YSG的至少一個(gè)上生成脈沖信號(hào)。另外，當(dāng)生成列系統(tǒng)讀寫起動(dòng)信號(hào)YRW時(shí)，在大約時(shí)間tDLY31后，生成脈寬為tDLY32的讀起動(dòng)信號(hào)RD1。
此處，tDLY21、tDLY22、tDLY31、tDLY32，是各延遲電路DLY21、DLY22、DLY31、DLY32的延遲時(shí)間。而且，延遲時(shí)間tDLY22、tDLY32，設(shè)計(jì)為比輸入信號(hào)YRSG、YRW的激活時(shí)間短。之后，通過生成讀寫起動(dòng)信號(hào)RWE，與其下降沿同步地，分別將呈外圍電路電壓VCL的突發(fā)周期標(biāo)志信號(hào)FCYL驅(qū)動(dòng)成接地電壓VSS，將呈接地電壓VSS的突發(fā)周期標(biāo)志信號(hào)NCYL驅(qū)動(dòng)成外圍電路電壓VCL。
接著，當(dāng)DDR SDRAM接收讀指令RD1時(shí)，通過再次生成列系統(tǒng)讀起動(dòng)信號(hào)YRSG，大致在時(shí)間α21后，在列信號(hào)群YSG之一上生成脈沖信號(hào)。通過再次生成列系統(tǒng)讀寫起動(dòng)信號(hào)YRW，在時(shí)間α31后，在讀起動(dòng)信號(hào)RD2上生成脈沖信號(hào)。之后，每當(dāng)接收讀指令時(shí)，進(jìn)行與接收該讀指令RD1時(shí)同樣的動(dòng)作。此處，時(shí)間α21，與NAND電路ND23和時(shí)鐘控制反相電路CIV22的延遲時(shí)間的合計(jì)值大致相等，但比上述的延遲時(shí)間tDLY21短。另外，時(shí)間α31，與NAND電路ND34和反相電路IV35的延遲時(shí)間的合計(jì)值大致相等，但比上述的延遲時(shí)間tDLY31短。
然后，當(dāng)DDR SDRAM接收預(yù)充電指令PR時(shí)，生成預(yù)充電起動(dòng)信號(hào)PRB，分別將呈接地電壓VSS的突發(fā)周期標(biāo)志信號(hào)FCYL驅(qū)動(dòng)成外圍電路電壓VCL，將呈外圍電路電壓VCL的突發(fā)周期標(biāo)志信號(hào)NCYL驅(qū)動(dòng)成接地電壓VSS。而且，通過將呈外圍電路電壓VCL的讀信號(hào)BRD驅(qū)動(dòng)成接地電壓VSS，返回待機(jī)狀態(tài)。
通過以上的結(jié)構(gòu)和動(dòng)作，能取得以下3個(gè)效果。第1效果在于，通過用突發(fā)周期計(jì)數(shù)器BCCNT檢測(cè)突發(fā)周期數(shù)，能在列信號(hào)群YSG、讀起動(dòng)信號(hào)RD1和RD2的每一個(gè)上產(chǎn)生具有與突發(fā)周期數(shù)對(duì)應(yīng)的時(shí)序和脈寬的信號(hào)。即、無需追加新的信號(hào)端子即可變更內(nèi)部動(dòng)作，因此能夠在抑制芯片成本的同時(shí)實(shí)現(xiàn)保持與現(xiàn)有存儲(chǔ)器的互換性的、新結(jié)構(gòu)的DDR SDRAM。
第2效果在于，通過采用延遲電路DLY21，能延遲在頁面打開后緊接著的讀出動(dòng)作中的列信號(hào)群YSG的產(chǎn)生時(shí)刻。而且，通過采用延遲電路DLY22，可以縮短列信號(hào)群YSG的脈寬。其結(jié)果是，能響應(yīng)頁面打開時(shí)的行系統(tǒng)電路動(dòng)作的延遲，如圖11那樣使列選擇信號(hào)的產(chǎn)生即讀出放大器和本地輸入輸出線的連接時(shí)刻延遲，并且能縮短其脈寬從而增加后續(xù)的預(yù)充電動(dòng)作時(shí)間。
第3效果在于，通過采用延遲電路DLY31，能延遲在頁面打開后緊接著的讀出動(dòng)作中的讀起動(dòng)信號(hào)RD1的產(chǎn)生時(shí)刻。而且，通過采用延遲電路DLY32，可以縮短讀起動(dòng)信號(hào)RD1的脈寬。其結(jié)果是，能響應(yīng)頁面打開時(shí)的行系統(tǒng)電路動(dòng)作和列選擇信號(hào)YS的起動(dòng)時(shí)刻的延遲，如圖11那樣使讀起動(dòng)信號(hào)RD1即副放大器的激活時(shí)刻延遲，并且能縮短其脈寬從而增加后續(xù)的預(yù)充電動(dòng)作時(shí)間。
《DDR SDRAM的效果》以上，通過采用實(shí)施方式1的半導(dǎo)體器件，主要取得以下2個(gè)效果。第1效果在于，在頁面打開后緊接著的突發(fā)讀出動(dòng)作中，通過采用時(shí)序控制電路TMCTL和電流控制電路來提高副放大器的驅(qū)動(dòng)能力，能使列系統(tǒng)電路動(dòng)作高速化。即、能允許由芯片面積的增大引起的RC延遲，因而能夠?qū)崿F(xiàn)高速的千兆位級(jí)DDR SDRAM。
第2效果在于，在頁面打開后緊接著的突發(fā)讀出動(dòng)作中，通過采用時(shí)序控制電路TMCTL使列選擇信號(hào)和副放大器的激活時(shí)刻延遲，能允許行系統(tǒng)電路動(dòng)作的延遲。即、考慮由芯片面積的增大引起的RC延遲或存儲(chǔ)單元選擇晶體管的特性偏差，能允許行系統(tǒng)電路動(dòng)作時(shí)間的延遲，因而能夠?qū)崿F(xiàn)動(dòng)作余量大的千兆位級(jí)DDR SDRAM。另一方面，在第2周期以后的突發(fā)周期中，通過采用時(shí)序控制電路TMCTL和電流控制電路抑制副放大器的驅(qū)動(dòng)能力，能抑制消耗電流。因此，能夠?qū)崿F(xiàn)同時(shí)滿足高速和低功耗的高性能的DDR SDRAM。
以上，將讀出動(dòng)作中的列系統(tǒng)電路作為焦點(diǎn)對(duì)結(jié)構(gòu)和動(dòng)作進(jìn)行了說明。但是，很容易理解，在頁面打開后緊接著的突發(fā)寫入動(dòng)作中，也同樣地依照行系統(tǒng)電路的延遲使列選擇信號(hào)的激活時(shí)刻延遲，從而能夠?qū)崿F(xiàn)準(zhǔn)確的寫入動(dòng)作。另外，副放大器的驅(qū)動(dòng)能力的調(diào)整方法可以有各種變形。例如，在圖11的時(shí)序圖中，說明了圖10所示的電流控制電路IC0中的2個(gè)晶體管N21、N22的柵極寬度彼此不同的情況。但是，也可以將兩晶體管的柵極寬度設(shè)計(jì)為相同的尺寸。
在這種情況下，在圖13所示的列系統(tǒng)讀出信號(hào)控制電路YCTL1中，通過將連接在NAND電路ND34的一個(gè)輸入端子上的突發(fā)周期標(biāo)志信號(hào)NCYL變換為外圍電路電壓VCL，在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作之后將讀起動(dòng)信號(hào)RD2激活，使兩晶體管N21、N22導(dǎo)通。在第2周期的突發(fā)讀出動(dòng)作后，僅使一個(gè)晶體管N22導(dǎo)通。通過這種結(jié)構(gòu)和動(dòng)作，能削減電流控制電路IC0的面積，能夠抑制交叉點(diǎn)區(qū)域電路XP的面積。
(實(shí)施方式2)在本實(shí)施方式2中，說明實(shí)施方式1中說明過的電流控制電路的另一結(jié)構(gòu)例和動(dòng)作例。
圖15是表示本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中與圖10不同的列系統(tǒng)電路的結(jié)構(gòu)例的電路圖。與圖10相比時(shí)的該結(jié)構(gòu)的特征在于，圖15的電流控制電路IC0A由1個(gè)NMOS晶體管N23構(gòu)成。其特征還在于，讀起動(dòng)信號(hào)只有RD12，與晶體管N23的柵極電極連接，并且激活后的讀起動(dòng)信號(hào)RD12的電壓因突發(fā)讀出周期而異。
圖16示出圖15所示的列系統(tǒng)電路的讀出動(dòng)作中的動(dòng)作時(shí)序圖。圖中，讀起動(dòng)信號(hào)RD12，在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中，與實(shí)施方式1的圖11中說明過的讀起動(dòng)信號(hào)RD1同樣地，在比后續(xù)周期的讀出動(dòng)作延遲的時(shí)刻被驅(qū)動(dòng)成第1偏置電壓VBF。而在第2周期以后，被驅(qū)動(dòng)成比第1偏置電壓VBF低的第2偏置電壓VBN。此處，第1偏置電壓VBF例如被設(shè)定為升壓電壓VPP或外圍電路電壓VCL，第2偏置電壓VBN被設(shè)定為內(nèi)部降壓電壓VDL。
圖17示出圖1所示的時(shí)序控制電路TMCTL的主要部分塊結(jié)構(gòu)的另一例。該電路結(jié)構(gòu)的特征在于，將圖12所示結(jié)構(gòu)中的列系統(tǒng)讀出信號(hào)控制電路YCTL1置換為YCTL2，接收列系統(tǒng)讀寫起動(dòng)信號(hào)YRW、讀出信號(hào)BRD、突發(fā)周期標(biāo)志信號(hào)FCYL、NCYL，輸出讀起動(dòng)信號(hào)群RSG中所包含的讀起動(dòng)信號(hào)RD12。
圖18示出圖17的時(shí)序控制電路中的列系統(tǒng)讀出信號(hào)控制電路YCTL2的詳細(xì)的電路結(jié)構(gòu)的例子。該電路結(jié)構(gòu)的特征在于，與圖13所示結(jié)構(gòu)中的列系統(tǒng)讀出信號(hào)控制電路YCTL1相比，將反相電路IV34、IV35分別置換為時(shí)鐘控制反相電路CIV31、CIV32，將相互連接了這些輸出端子的節(jié)點(diǎn)作為讀起動(dòng)信號(hào)RD12。另一特征在于，對(duì)時(shí)鐘控制反相電路CIV31輸入偏置電壓VBF(例如外圍電路電壓VCL)、對(duì)時(shí)鐘控制反相電路CIV32輸入偏置電壓VBN(例如內(nèi)部降壓電壓VDL)。
根據(jù)這種電路結(jié)構(gòu)，可以按照突發(fā)周期調(diào)整讀起動(dòng)信號(hào)RD12的電壓振幅。即、在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中，通過增大讀起動(dòng)信號(hào)RD12的電壓振幅，提高圖15所示的電流控制電路IC0A中的晶體管N23的電導(dǎo)，因此能夠提高副放大器的驅(qū)動(dòng)能力。另一方面，在后續(xù)的周期中，通過減小讀起動(dòng)信號(hào)RD12的電壓振幅，能夠降低晶體管N23的電導(dǎo)，抑制副放大器的驅(qū)動(dòng)能力。這樣，能夠用一個(gè)晶體管N23調(diào)整副放大器的驅(qū)動(dòng)能力，因此，本實(shí)施方式適合于抑制交叉點(diǎn)區(qū)域電路XP的面積。
(實(shí)施方式3)在本實(shí)施方式3中，說明在實(shí)施方式1和實(shí)施方式2中所述的DDRSDRAM中使用的主放大器的另一結(jié)構(gòu)和動(dòng)作的例子。圖19是表示本發(fā)明的實(shí)施方式3的半導(dǎo)體器件中與圖10等不同的列系統(tǒng)電路的結(jié)構(gòu)例的電路圖。圖19的主放大器MAMP0A的特征在于，從圖10所示的電路結(jié)構(gòu)中將主輸入輸出線傳輸門MIOTG除去，同時(shí)將交叉耦合型鎖存放大器CCL2置換為柵極輸入型讀出鎖存器GIL。
柵極輸入型讀出鎖存器GIL，由3個(gè)PMOS晶體管P51、P52、P53和5個(gè)NMOS晶體管N51、N52、N53、N54、N55構(gòu)成。晶體管P51、P52、N51、N52，形成正反饋回路，用于放大和保持從晶體管N51、N52的源極輸入的電流信號(hào)。分別在晶體管N51、N52的源極上連接晶體管N53、N54的漏極。晶體管N53、N54構(gòu)成差動(dòng)輸入對(duì)，柵極電極分別與主輸入輸出線MIO0T、MIO0B連接。另外，分別在晶體管N51、N52的源極電極間插入晶體管P53、N53，在晶體管N53、N54的源極電極與接地電極之間插入晶體管N55。另外，在晶體管P53、N55的柵極電極上連接主放大器起動(dòng)信號(hào)MAE。
根據(jù)這種電路結(jié)構(gòu)，晶體管N55，在讀出動(dòng)作中，通過將主放大器起動(dòng)信號(hào)MAE驅(qū)動(dòng)成內(nèi)部降壓電壓VDL而導(dǎo)通，來將柵極輸入型讀出鎖存器GIL激活。即、通過由晶體管N53、N54接收在主輸入輸出線MIO0T、MIO0B上產(chǎn)生的讀出信號(hào)，在上述正反饋回路部進(jìn)行讀出信號(hào)的放大。晶體管P53，在待機(jī)狀態(tài)，通過將主放大器起動(dòng)信號(hào)MAE保持為接地電壓VSS而導(dǎo)通，使晶體管N53、N54的漏極電極短路。因此，使晶體管N53、N54的漏極電極為等電壓，所以，能夠抑制作為讀出誤動(dòng)作的一個(gè)原因的偏移(off set)電壓。
圖20示出圖19所示的用了柵極輸入型讀出鎖存器GIL的列系統(tǒng)電路中的讀出動(dòng)作的時(shí)序圖。從圖20可以看出，通過從主放大器中將主輸入輸出線傳輸門MIOTG除去，而不需要用于驅(qū)動(dòng)傳輸門起動(dòng)信號(hào)TGB的時(shí)序余量(timing margin)，因此可以將激活主放大器起動(dòng)信號(hào)MAE的時(shí)間提前。即、通過采用本實(shí)施方式3的主放大器MAMP0A，能縮短列系統(tǒng)電路的動(dòng)作時(shí)間，因此，通過與實(shí)施方式1和實(shí)施方式2中示出的驅(qū)動(dòng)能力可變型副放大器組合，能夠進(jìn)一步擴(kuò)大行系統(tǒng)電路的動(dòng)作余量，并且實(shí)現(xiàn)高速且低功率的DDR SDRAM。
(實(shí)施方式4)在本實(shí)施方式4中，說明在DDR SDRAM中使用的主放大器的另一結(jié)構(gòu)和動(dòng)作例。圖21是表示本發(fā)明的實(shí)施方式4的半導(dǎo)體器件中與圖9不同的列系統(tǒng)電路的結(jié)構(gòu)例的主要部分框圖。在該圖中簡單起見，與圖9同樣地，存儲(chǔ)矩陣只示出MAT0。該電路塊結(jié)構(gòu)的特征在于，與圖9中示出的結(jié)構(gòu)相比，將圖9的主放大器群MABK0置換為由8個(gè)新的主放大器PMAMP0～PMAMP7構(gòu)成的主放大器群PMABK0。另一個(gè)特征在于，作為主放大器群PMABK0的控制信號(hào)，除主放大器起動(dòng)信號(hào)MAE、傳輸門起動(dòng)信號(hào)TGB、主輸入輸出線均衡信號(hào)MIOEQB以外，還新追加了前置放大器起動(dòng)信號(hào)PAE和主輸入輸出線均衡信號(hào)MIOEQ。此外，交叉點(diǎn)區(qū)域電路XP的詳細(xì)電路結(jié)構(gòu)，能夠應(yīng)用實(shí)施方式1和實(shí)施方式2中所述的結(jié)構(gòu)。在以下的說明中假定為實(shí)施方式1的結(jié)構(gòu)。
圖22，將圖21所示的主放大器PMAMP0作為一例示出其詳細(xì)的電路結(jié)構(gòu)例。該主放大器在結(jié)構(gòu)上有以下4個(gè)特征。第1特征在于，在主輸入輸出線MIO0T、MIO0B和柵極輸入型讀出鎖存器GIL之間插入柵極接地型前置放大器PAMP。第2特征在于，在柵極輸入型讀出鎖存器GIL(第1放大器)和柵極接地型前置放大器PAMP之間，插入源極輸出電路SF。第3特征在于，在主輸入輸出線MIO0T、MIO0B和柵極輸入型讀出鎖存器GIL中的鎖存電路部之間，插入主輸入輸出線傳輸門MIOTG。第4特征在于，與主輸入輸出線預(yù)充電電路MIOPCC1并列地配置新的主輸入輸出線預(yù)充電電路MIOPCC2。
柵極接地型前置放大器PAMP，由2個(gè)PMOS晶體管P61、P62和2個(gè)NMOS晶體管N61、N62構(gòu)成。晶體管P61、P62，是在源極電極上分別輸入內(nèi)部降壓電壓VDL、并將柵極電極分別接地的負(fù)載電路。另外，晶體管N61、N62，是分別插入到由晶體管P61、P62形成的負(fù)載電路和主輸入輸出線MIO0T、MIO0B之間并在柵極電極上連接了前置放大器起動(dòng)信號(hào)PAE的傳輸門。通過將前置放大器起動(dòng)信號(hào)PAE驅(qū)動(dòng)成內(nèi)部降壓電壓VDL而導(dǎo)通，將負(fù)載電路與主輸入輸出線MIO0T、MIO0B連接，在晶體管P61、P62的漏極電極(圖中表示為SNT11、SNB11的第1讀出節(jié)點(diǎn))上產(chǎn)生電位差。該電位差，大于在主輸入輸出線MIO0T、MIO0B上產(chǎn)生的電位差。另外，由于減小了輸入電容，所以輸入到柵極輸入型讀出鎖存器GIL的電壓信號(hào)增加。因此，能提高動(dòng)作余量并縮短?hào)艠O輸入型讀出鎖存器GIL的放大動(dòng)作所需的時(shí)間。
源極輸出電路SF，由6個(gè)NMOS晶體管N71～N76形成。在晶體管N71、N72的漏極電極上分別輸入內(nèi)部降壓電壓VDL，分別將柵極電極與上述的柵極接地型前置放大器PAMP中的第1讀出節(jié)點(diǎn)SNT11、SNB11連接，將源極電極(圖中表示為SNT12、SNB12的第2讀出節(jié)點(diǎn))與柵極輸入型讀出鎖存器GIL中構(gòu)成差動(dòng)對(duì)的晶體管N53、N54連接。另外，分別在晶體管N73、N74的柵極電極上連接前置放大器起動(dòng)信號(hào)PAE，并將源極電極分別接地。另外，在晶體管N75、N76的柵極電極上輸入基準(zhǔn)電壓VDLR，并插入到晶體管N71、N72和N73、N74之間。
通過這種結(jié)構(gòu)，在柵極輸入型讀出鎖存器GIL起動(dòng)時(shí)，能抑制自其差動(dòng)對(duì)晶體管N53、N54產(chǎn)生在輸入端子(此處，為第1讀出節(jié)點(diǎn)SNT11、SNB11)上的耦合噪聲。另外，通過設(shè)計(jì)源極輸出電路SF的晶體管的柵極尺寸以使柵極輸入型讀出鎖存器GIL的增益增大，能縮短?hào)艠O輸入型讀出鎖存電路GIL的放大動(dòng)作時(shí)間。
主輸入輸出線傳輸門MIOTG，由分別連接在主輸入輸出線MIO0T、MIO0B和柵極輸入型讀出鎖存器GIL的鎖存電路部的輸出端子(圖中表示為SNB2、SNT2的第3讀出節(jié)點(diǎn))之間的2個(gè)PMOS晶體管P81、P82形成。在兩晶體管的柵極電極上分別連接傳輸門起動(dòng)信號(hào)TGB。
主輸入輸出線預(yù)充電電路MIOPCC2，由3個(gè)NMOS晶體管形成。通過將與這些晶體管的柵極電極連接的主輸入輸出線均衡信號(hào)MIOEQ激活，將主輸入輸出線MIO0T、MIO0B驅(qū)動(dòng)成基準(zhǔn)電壓VDLR。
圖23示出圖22所示的數(shù)據(jù)通路的讀出動(dòng)作中的時(shí)序圖的例子。與圖11所示的時(shí)序圖相比，該讀出動(dòng)作，有如下所述的3個(gè)特征。第1特征在于，在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中，通過將主輸入輸出線均衡信號(hào)MIOEQ驅(qū)動(dòng)成升壓電壓VPP而將主輸入輸出線預(yù)充電電路MIOPCC2激活，將主輸入輸出線MIO0T、MIO0B預(yù)充電至基準(zhǔn)電壓VDLR后將讀起動(dòng)信號(hào)RD1激活，從而將存儲(chǔ)信息從本地輸入輸出線LIO0T、LIO0B讀出到主輸入輸出線MIO0T、MIO0B。此處，預(yù)充電動(dòng)作，由后述的時(shí)序控制電路在從使主輸入輸出線均衡信號(hào)MIOEQB處于非激活狀態(tài)到將讀起動(dòng)信號(hào)RD2激活的短時(shí)間內(nèi)進(jìn)行。
第2特征在于，同樣地在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中，通過將前置放大器起動(dòng)信號(hào)PAE激活，將在主輸入輸出線MIO0T、MIO0B上產(chǎn)生的信號(hào)通過柵極接地型前置放大器PAMP和源極輸出電路SF輸入到柵極輸入型讀出鎖存器GIL進(jìn)行放大。第3特征在于，在第2周期以后的突發(fā)讀出動(dòng)作中，在使柵極接地型前置放大器PAMP停止的狀態(tài)下，在由主輸入輸出線預(yù)充電電路MIOPCC1預(yù)充電到內(nèi)部降壓電壓VDL的狀態(tài)下將在主輸入輸出線MIO0T、MIO0B上產(chǎn)生的信號(hào)經(jīng)由主輸入輸出線傳輸門MIOTG輸入到柵極輸入型讀出鎖存器GIL的鎖存電路部后進(jìn)行放大。
以下，說明用于實(shí)現(xiàn)此前說明過的電路結(jié)構(gòu)和動(dòng)作的時(shí)序控制電路。圖24示出圖1所示的時(shí)序控制電路的主要部分塊結(jié)構(gòu)的另一例。該電路結(jié)構(gòu)的特征在于，將圖12所示的結(jié)構(gòu)中的列系統(tǒng)讀出信號(hào)控制電路YCTL1置換為YCTL3，重新接收?qǐng)D12中省略了的列系統(tǒng)均衡起動(dòng)信號(hào)YEQ，分別輸出讀起動(dòng)信號(hào)群RSG中所包含的讀起動(dòng)信號(hào)RD1、RD2，均衡信號(hào)群EQSG中所包含的本地輸入輸出線均衡信號(hào)LIOEQ、主輸入輸出線均衡信號(hào)MIOEQ、MIOEQB。在圖24中，示出圖12中省略了的主放大器控制電路YMACTL1。該電路的特征在于，接收輸出突發(fā)周期標(biāo)志信號(hào)FCYL、NCYL、列系統(tǒng)主放大器起動(dòng)信號(hào)YMA、讀出信號(hào)BRD，分別輸出主放大器控制信號(hào)群MCSG中所包含的主放大器起動(dòng)信號(hào)MAE、前置放大器起動(dòng)信號(hào)PAE、傳輸門起動(dòng)信號(hào)TGB。
圖25示出圖24所示的時(shí)序控制電路TMCTL的詳細(xì)的電路結(jié)構(gòu)的例子。圖26示出圖25所示的時(shí)序控制電路TMCTL的時(shí)序圖的例子。列系統(tǒng)讀出信號(hào)控制電路YCTL3，除圖13中示出的列系統(tǒng)讀出信號(hào)控制電路YCTL1的電路結(jié)構(gòu)外，還包括3個(gè)反相電路IV41、IV51、IV52、2個(gè)NAND電路ND41、ND51、3個(gè)延遲電路DLY41、DLY50、DLY51。本地輸入輸出線均衡信號(hào)LIOEQB，是用NAND電路ND41、反相電路IV41、延遲電路DLY41將列系統(tǒng)均衡起動(dòng)信號(hào)YEQ的脈寬tYEQ縮短到與延遲電路DLY41的延遲時(shí)間tDLY41大致相等的值所生成的信號(hào)。主輸入輸出線均衡信號(hào)MIOEQB，是由延遲電路DLY50使列系統(tǒng)均衡起動(dòng)信號(hào)YEQ延遲而生成的信號(hào)。主輸入輸出線均衡信號(hào)MIOEQ，是由延遲電路DLY50使列系統(tǒng)均衡起動(dòng)信號(hào)YEQ延遲后再用NAND電路ND51、反相電路IV51、IV52、延遲電路DLY51將其脈寬縮短到與延遲電路DLY51的延遲時(shí)間tDLY51大致相等的信號(hào)。此處，NAND電路ND51，有3個(gè)輸入端子，在其一個(gè)輸入端子上連接突發(fā)周期標(biāo)志信號(hào)FCYL。另外，反相電路IV52，具有用于使其輸出信號(hào)的電壓電平為內(nèi)部升壓電壓VPP的電平移位功能。根據(jù)這種結(jié)構(gòu)，在主輸入輸出線均衡信號(hào)MIOEQ上，只在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中生成脈沖信號(hào)。
在以上的結(jié)構(gòu)中，通過適當(dāng)?shù)卦O(shè)計(jì)延遲電路DLY41、DLY50、DLY51的延遲時(shí)間，能進(jìn)行增大了時(shí)序余量的穩(wěn)定的電路動(dòng)作。即、本地輸入輸出線均衡信號(hào)LIOEQB，能夠如圖23所示地利用延遲電路DLY41在與列選擇信號(hào)YS之間增大時(shí)序余量tM41F、tM41N。另外，主輸入輸出線均衡信號(hào)MIOEQ，能夠利用延遲電路DLY51、DLY52在與讀起動(dòng)信號(hào)RD1之間增大時(shí)序余量tMMR1。此外，列系統(tǒng)均衡起動(dòng)信號(hào)YEQ的脈寬tYEQ，可以設(shè)計(jì)成能夠在主輸入輸出線均衡信號(hào)MIOEQB與讀起動(dòng)信號(hào)RD2、傳輸門起動(dòng)信號(hào)TGB之間擴(kuò)大時(shí)序余量tMMRT。
主放大器控制電路YMACTL1，由4個(gè)反相電路IV60、IV61、IV62、IV81、3個(gè)NAND電路ND60、ND61、ND81、1個(gè)NOR電路NR81、4個(gè)延遲電路DLY60、DLY61、DLY71、DLY81構(gòu)成。首先，將用NAND電路ND60和反相電路IV60對(duì)列系統(tǒng)主放大器起動(dòng)信號(hào)YMA和讀出信號(hào)BRD進(jìn)行AND運(yùn)算后的結(jié)果作為內(nèi)部列系統(tǒng)主放大器起動(dòng)信號(hào)YMA0。主放大器起動(dòng)信號(hào)MAE，是由延遲電路DLY60、DLY71使該內(nèi)部列系統(tǒng)主放大器起動(dòng)信號(hào)YMA0延遲后產(chǎn)生的信號(hào)。另外，前置放大器起動(dòng)信號(hào)PAE，是由延遲電路DLY60使內(nèi)部列系統(tǒng)主放大器起動(dòng)信號(hào)YMA0延遲后用延遲電路DLY61、反相電路IV61、NAND電路ND61將列系統(tǒng)主放大器起動(dòng)信號(hào)YMA的脈寬tYMA縮短為與延遲電路DLY61的延遲時(shí)間tDLY61大致相等的脈寬再由反相電路IV62反相所生成的信號(hào)。此處，NAND電路ND61，有3個(gè)輸入端子，在其一個(gè)輸入端子上連接突發(fā)周期標(biāo)志信號(hào)FCYL。因此，在前置放大器起動(dòng)信號(hào)PAE上，只在頁面打開后緊接著的突發(fā)讀出周期中生成脈沖信號(hào)。
傳輸門起動(dòng)信號(hào)TGB，是通過將內(nèi)部列系統(tǒng)主放大器起動(dòng)信號(hào)YMA0直接、或經(jīng)由延遲電路DLY81與NOR電路NR81連接，而將列系統(tǒng)主放大器起動(dòng)信號(hào)YMA的脈寬tYMA增大了延遲電路DLY81的延遲時(shí)間tDLY81的大小的信號(hào)。通過將由反相電路IV81將NOR電路NR81的輸出信號(hào)反相后的信號(hào)和突發(fā)周期標(biāo)志信號(hào)NCYL輸入到NAND電路ND81，而在第2周期以后的突發(fā)讀出動(dòng)作中生成脈沖信號(hào)。
在以上的結(jié)構(gòu)中，通過適當(dāng)?shù)卦O(shè)計(jì)延遲電路DLY60、DLY61、DLY71、DLY81的延遲時(shí)間，能進(jìn)行增大了時(shí)序余量的穩(wěn)定的電路動(dòng)作。即、在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中，能利用延遲電路DLY60如圖23所示地在讀起動(dòng)信號(hào)RD1和前置放大器之間增大起動(dòng)時(shí)序余量tMRP，等待對(duì)主輸入輸出線MIO0T/B的存儲(chǔ)信息的讀出然后將前置放大器激活。而且，還能利用延遲電路DLY71在前置放大器起動(dòng)信號(hào)PAE和主放大器起動(dòng)信號(hào)MAE之間增大起動(dòng)時(shí)序余量tMPM，在前置放大器的放大動(dòng)作結(jié)束后進(jìn)行柵極輸入型讀出鎖存器GIL的激活。另外，在第2周期以后的突發(fā)讀出動(dòng)作中，能利用延遲電路DLY81增大在主輸入輸出線MIO0T/B上產(chǎn)生幾百毫伏以上的信號(hào)電壓所需的傳輸門起動(dòng)信號(hào)TGB的激活時(shí)間，在第3讀出節(jié)點(diǎn)SNT2、SNB2上產(chǎn)生幾百毫伏以上的信號(hào)電壓后將主放大器起動(dòng)信號(hào)MAE激活，并且能在傳輸門起動(dòng)信號(hào)TGB與主輸入輸出線均衡信號(hào)MIOEQB、主放大器起動(dòng)信號(hào)MAE之間增大起動(dòng)時(shí)序余量tMMR。
通過以上的數(shù)據(jù)通路的結(jié)構(gòu)和動(dòng)作，能進(jìn)一步縮短頁面打開后緊接著的第1周期的動(dòng)作時(shí)間。即、通過采用本實(shí)施方式4的主放大器PMAMP，能縮短列系統(tǒng)電路的動(dòng)作時(shí)間，因此，通過與實(shí)施方式1和實(shí)施方式2中示出的驅(qū)動(dòng)能力可變型副放大器進(jìn)行組合，能夠進(jìn)一步增大行系統(tǒng)電路的動(dòng)作余量。另外，在第2周期以后的突發(fā)讀出動(dòng)作中，通過使前置放大器停止，可以阻止在內(nèi)部降壓電壓VDL和接地電極之間從前置放大器經(jīng)由副放大器流動(dòng)的直流電流，因此能抑制消耗電流。其結(jié)果是，能夠?qū)崿F(xiàn)進(jìn)一步擴(kuò)大了動(dòng)作余量的、高速且低功率的DDRSDRAM。
(實(shí)施方式5)在本實(shí)施方式5中，說明在DDR SDRAM中使用的主放大器的其它結(jié)構(gòu)和動(dòng)作的例子。圖27是表示本發(fā)明的實(shí)施方式5的半導(dǎo)體器件中與圖9等不同的列系統(tǒng)電路的結(jié)構(gòu)例的主要部分框圖。在圖27中簡單起見，與圖9同樣地，存儲(chǔ)矩陣只示出MAT0。該電路塊結(jié)構(gòu)，與圖9中示出的結(jié)構(gòu)相比，有3個(gè)特征。第1特征在于，將圖9的主放大器群MABK0置換為由8個(gè)新的主放大器SMAMP0～SMAMP7構(gòu)成的主放大器群SMABK0。第2特征在于，分別在該主放大器SMAMP0～SMAMP7上連接電流控制電路MIC0～MIC7。第3特征在于，作為電流控制電路MIC0～MIC7的共用的控制信號(hào)，連接著主放大器起動(dòng)信號(hào)MAE1、MAE2。
圖28將圖27所示的主放大器SMAMP0作為一例示出其詳細(xì)的電路結(jié)構(gòu)例。圖中，為簡化說明，還同時(shí)示出了電流控制電路MIC0。該主放大器在結(jié)構(gòu)上有以下2個(gè)特征。第1特征在于，在讀出節(jié)點(diǎn)SNT、SNB上連接靜態(tài)型差動(dòng)放大電路DAMP。第2特征在于，在靜態(tài)型差動(dòng)放大電路DAMP上連接電流控制電路MIC0。
靜態(tài)型差動(dòng)放大電路DAMP，由形成差動(dòng)放大電路的2個(gè)PMOS晶體管P91、P92和2個(gè)NMOS晶體管N91、N92、以及在待機(jī)時(shí)將差動(dòng)放大電路的輸出節(jié)點(diǎn)預(yù)充電到內(nèi)部降壓電壓VDL的PMOS晶體管P93構(gòu)成。其中，NMOS晶體管N91、N92的源極電極，連接在電流控制電路MIC0上。
電流控制電路MIC0，由2個(gè)NMOS晶體管N93、N94構(gòu)成。分別在晶體管N93的柵極電極上連接主放大器起動(dòng)信號(hào)MAE1、在晶體管N94的柵極電極上連接主放大器起動(dòng)信號(hào)MAE2。如圖10所示的電流控制電路IC0中所述，例如晶體管N93的柵極寬度，設(shè)計(jì)為比晶體管N94的大，通過有選擇地將這2個(gè)晶體管激活，來控制靜態(tài)型差動(dòng)放大電路DAMP的驅(qū)動(dòng)能力。即、當(dāng)晶體管N93被激活時(shí)，施加大電流，因此可以縮短差動(dòng)放大電路DAMP的動(dòng)作時(shí)間。
讀出驅(qū)動(dòng)電路RDRV2，是接收差動(dòng)放大電路DAMP的輸出并驅(qū)動(dòng)全局輸入輸出線GIO0T、GIO0B的電路。由2個(gè)NMOS晶體管N101、N102、2個(gè)反相電路IV101、IV102、1個(gè)NOR電路NR101構(gòu)成。NOR電路NR101，在一個(gè)輸入端子上連接著由反相電路IV101將主輸入輸出線均衡信號(hào)MIOEQB反相后的信號(hào)，在待機(jī)時(shí)，通過使NOR電路NR101的輸出信號(hào)為高電平，將晶體管N101保持為高阻抗?fàn)顟B(tài)。
圖29示出圖28所示的數(shù)據(jù)通路的讀出動(dòng)作中的時(shí)序圖的例子。此處，交叉點(diǎn)區(qū)域電路XP的結(jié)構(gòu)，能夠采用實(shí)施方式1和實(shí)施方式2中所述的結(jié)構(gòu)，但在以下的說明中假定為實(shí)施方式1的結(jié)構(gòu)。該讀出動(dòng)作的特征在于，在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中，將主放大器起動(dòng)信號(hào)MAE1激活。另一特征在于，在第2周期以后的突發(fā)讀出動(dòng)作中，將主放大器起動(dòng)信號(hào)MAE2激活。此處，主放大器起動(dòng)信號(hào)MAE1、MAE2的脈沖信號(hào)，假定與將傳輸門起動(dòng)信號(hào)TGB反相后的脈沖信號(hào)相同。
靜態(tài)型差動(dòng)放大電路DAMP，不需要用于確保信號(hào)量的時(shí)序余量，因此最適用于縮短列系統(tǒng)電路的動(dòng)作時(shí)間。另外，在本實(shí)施方式中，在突發(fā)讀出動(dòng)作的第1周期中，由主放大器起動(dòng)信號(hào)MAE1將驅(qū)動(dòng)能力高的晶體管N93激活，所以能進(jìn)一步縮短靜態(tài)型差動(dòng)放大電路DAMP的動(dòng)作時(shí)間。因此，能使列系統(tǒng)電路動(dòng)作高速化，并且進(jìn)一步增大行系統(tǒng)電路中的動(dòng)作余量。另一方面，在突發(fā)讀出動(dòng)作的第2周期以后，由主放大器起動(dòng)信號(hào)MAE2將驅(qū)動(dòng)能力低的晶體管N94激活，所以能限制流過靜態(tài)型差動(dòng)放大電路DAMP的直流電流。因此，能夠?qū)崿F(xiàn)列系統(tǒng)電路的低功率化。
以下，說明用于實(shí)現(xiàn)此前說明過的電路結(jié)構(gòu)和動(dòng)作的時(shí)序控制電路。圖30示出圖1所示的時(shí)序控制電路TMCTL的主要部分塊結(jié)構(gòu)的另一例。該電路結(jié)構(gòu)的特征在于，將圖24所示的結(jié)構(gòu)中的主放大器控制電路YMACTL1置換為YMACTL2，主放大器控制電路YMACTL2，分別輸出主放大器起動(dòng)信號(hào)MAE1、MAE2、傳輸門起動(dòng)信號(hào)TGB。
圖31示出圖30所示的時(shí)序控制電路TMCTL的詳細(xì)的電路結(jié)構(gòu)例。圖中，簡單起見，只示出新的主放大器控制電路YMACTL2。主放大器控制電路YMACTL2，以圖25中示出的主放大器控制電路YMACTL1內(nèi)的用于產(chǎn)生傳輸門起動(dòng)信號(hào)TGB的電路為基礎(chǔ)構(gòu)成。傳輸門起動(dòng)信號(hào)TGB，從NOR電路NR81的輸出端子生成。另外，主放大器起動(dòng)信號(hào)MAE2，是由新的反相電路IV121將NAND電路ND82的輸出信號(hào)反相后的信號(hào)。主放大器起動(dòng)信號(hào)MAE1，由與產(chǎn)生主放大器起動(dòng)信號(hào)MAE2的路徑中所包含的延遲電路DLY81、NOR電路NR81、反相電路IV81對(duì)應(yīng)的延遲電路DLY121、NOR電路NR121、NAND電路ND121生成。通過在NAND電路ND121的一個(gè)輸入端子上連接突發(fā)周期標(biāo)志信號(hào)FCYL，使主放大器起動(dòng)信號(hào)MAE1只在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中生成脈沖信號(hào)。
通過以上的結(jié)構(gòu)和動(dòng)作，能進(jìn)一步縮短頁面打開后緊接著的第1周期的列系統(tǒng)電路動(dòng)作時(shí)間。即、通過采用本實(shí)施方式5的主放大器SMAMP0，與實(shí)施方式1和實(shí)施方式2中示出的驅(qū)動(dòng)能力可變型副放大器進(jìn)行組合，提高電流控制電路MIC0的驅(qū)動(dòng)能力，由此能縮短列系統(tǒng)電路的動(dòng)作時(shí)間，因此能夠進(jìn)一步增大行系統(tǒng)電路的動(dòng)作余量。另外，在第2周期以后的突發(fā)讀出動(dòng)作中，通過降低電流控制電路MIO0的驅(qū)動(dòng)能力，來抑制流過差動(dòng)放大電路DAMP的直流電流，因此能抑制列系統(tǒng)電路動(dòng)作中的消耗電流。其結(jié)果是，能夠?qū)崿F(xiàn)進(jìn)一步擴(kuò)大了動(dòng)作余量的、高速且低功率的DDR SDRAM。此外，電流控制電路MIC0的結(jié)構(gòu)，并不限于圖28中示出的結(jié)構(gòu)，可以有各種變形。例如，如圖15所示的電流控制電路IC0那樣，由按照突發(fā)周期調(diào)整柵極電壓的一個(gè)NMOS晶體管構(gòu)成，由此能抑制主放大器的布局面積。
(實(shí)施方式6)在本實(shí)施方式6中，說明在DDR SDRAM中使用的副放大器和主放大器的不同控制方法的例子。圖32示出本發(fā)明的實(shí)施方式6的半導(dǎo)體器件中列系統(tǒng)電路中的突發(fā)讀出動(dòng)作時(shí)間的詳細(xì)內(nèi)容的例子。此處，假定對(duì)副放大器和主放大器應(yīng)用了實(shí)施方式1中所述的副放大器和實(shí)施方式4中所述的主放大器。在實(shí)施方式1～實(shí)施方式4中，從本地輸入輸出線到主放大器，在完全相同的控制下讀出預(yù)取的2N位的信息。另一方面，本實(shí)施方式有以下2個(gè)特征。
第1特征在于，在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中，在短時(shí)間TD1F內(nèi)讀出N位，在與第2周期以后相同的較長的時(shí)間TD1N內(nèi)讀出剩余的N位。即、考慮從數(shù)據(jù)端子按時(shí)間序列讀出的順序，使傳送最先輸出的N位的數(shù)據(jù)通路(此處，為主輸入輸出線MIO7T/B～MIO4T/B的路徑)按高速模式的電路設(shè)定進(jìn)行動(dòng)作。具體地說，在第1周期的突發(fā)讀出中，在傳送突發(fā)讀出的前N位的輸入輸出線上，將副放大器的驅(qū)動(dòng)能力設(shè)定得高，進(jìn)一步采用前置放大器，由此來縮短主放大器的放大時(shí)間(高速模式)。
另一方面，在傳送突發(fā)讀出的后N位的輸入輸出線(此處，假定為主輸入輸出線MIO3T/B～MIO0T/B的路徑)上，抑制副放大器的驅(qū)動(dòng)能力，在前置放大器停止的狀態(tài)下將主放大器激活，由此來抑制功率消耗(低功率模式)。而且，在第2周期以后的突發(fā)讀出動(dòng)作中，使所有的輸入輸出線的電路設(shè)定均為該低功率模式。在第2周期以后，能夠使列選擇信號(hào)YS的起動(dòng)比第1周期提前行系統(tǒng)電路動(dòng)作的超過時(shí)間TD0，因此即使采用低功率模式也能充分地確保時(shí)序余量。
第2特征在于，為實(shí)現(xiàn)上述第1特征，使讀出起動(dòng)信號(hào)、主放大器起動(dòng)信號(hào)以及接收放大器起動(dòng)信號(hào)為在各輸入輸出線不同的多個(gè)信號(hào)，按各輸入輸出線控制副放大器、主放大器和接收放大器。為強(qiáng)調(diào)該第2特征，在圖32中，以總線標(biāo)記示出讀起動(dòng)信號(hào)RD1[7:0]、RD2[7:0]、主放大器起動(dòng)信號(hào)MAE[7:0]以及接收放大器起動(dòng)信號(hào)RAE[7:0]。在第1周期中，由讀起動(dòng)信號(hào)RD1[3:0]驅(qū)動(dòng)前N位，由讀起動(dòng)信號(hào)RD2[7:4]驅(qū)動(dòng)后N位，此時(shí)的RD1和RD2的產(chǎn)生時(shí)間大致相同，但是，后N位，由RD2將副放大器的驅(qū)動(dòng)能力設(shè)定得較低，因此，與前N位相比，延遲了主放大器起動(dòng)信號(hào)[7:4]和接收放大器起動(dòng)信號(hào)[7:4]的時(shí)刻。
另一方面，在第2周期中，前N位和后N位都由讀起動(dòng)信號(hào)RD2驅(qū)動(dòng)。此時(shí)的產(chǎn)生時(shí)刻，可以是對(duì)應(yīng)于后N位的讀起動(dòng)信號(hào)RD2[7:4]比對(duì)應(yīng)于前N位的讀起動(dòng)信號(hào)RD2[3:0]延遲。而且，與此相應(yīng)地，也能夠使對(duì)應(yīng)于后N位的主放大器起動(dòng)信號(hào)和接收放大器起動(dòng)信號(hào)比對(duì)應(yīng)于前N位的主放大器起動(dòng)信號(hào)和接收放大器起動(dòng)信號(hào)延遲。通過這樣改變?cè)谇癗位和后N位的各種起動(dòng)時(shí)刻，能減低噪聲的峰值。
圖33是表示本發(fā)明的實(shí)施方式6的半導(dǎo)體器件中將圖2 1的列系統(tǒng)電路變形后的結(jié)構(gòu)例的主要部分框圖。圖33的結(jié)構(gòu)例，將圖21的結(jié)構(gòu)例中的各種控制信號(hào)按各輸入輸出線分開。即、其特征在于，與主放大器起動(dòng)信號(hào)MAE[7:0]和接收放大器起動(dòng)信號(hào)RAE[7:0]相應(yīng)地，讀起動(dòng)信號(hào)RD1[7:0]、RD2[7:0]、主輸入輸出線均衡信號(hào)MIOEQ[7:0]、前置放大器起動(dòng)信號(hào)PAE[7:0]、傳輸門起動(dòng)信號(hào)TGB[7:0]在各輸入輸出線都不相同。
圖34示出圖1所示的時(shí)序控制電路TMCTL的主要部分塊結(jié)構(gòu)的另一例。該結(jié)構(gòu)的特征在于，分別將圖24中示出的主放大器控制電路YMACTL1置換為YMACTL4、將列系統(tǒng)讀出信號(hào)控制電路YCTL3置換為YCTL4。另一特征在于，這些控制電路具有這樣的功能，即、重新接收?qǐng)D1中示出的突發(fā)動(dòng)作控制信號(hào)群BTSG，產(chǎn)生多個(gè)的讀起動(dòng)信號(hào)RD1[7:0]、RD2[7:0]、主輸入輸出線均衡信號(hào)MIOEQ[7:0]、前置放大器起動(dòng)信號(hào)PAE[7:0]、傳輸門起動(dòng)信號(hào)TGB[7:0]、主放大器起動(dòng)信號(hào)MAE[7:0]。此外，雖然在圖34中簡單起見而省略了，但接收放大器起動(dòng)信號(hào)RAE[7:0]，也是接收突發(fā)動(dòng)作控制信號(hào)群BTSG而生成的。通過以上的結(jié)構(gòu)，能生成與數(shù)據(jù)的輸出順序即突發(fā)序列相應(yīng)的數(shù)據(jù)通路的控制信號(hào)，因而能夠?qū)崿F(xiàn)圖32中示出的按時(shí)間分配的數(shù)據(jù)通路電路動(dòng)作。因此，能夠增大行系統(tǒng)電路的動(dòng)作余量，并且實(shí)現(xiàn)在頁面打開后緊接著的第1周期的突發(fā)讀出動(dòng)作中降低了數(shù)據(jù)通路的消耗功率的高速DDR SDRAM。
以上，根據(jù)實(shí)施方式具體地說明了由本發(fā)明人完成的發(fā)明，但本發(fā)明并不限定于上述實(shí)施方式，在不脫離其主旨的范圍內(nèi)當(dāng)然可以進(jìn)行各種變更。例如，預(yù)取數(shù)不限定于8位，也可以是8位以上(例如16位或32位)。另一方面，數(shù)據(jù)讀出方法，不限于與互補(bǔ)時(shí)鐘脈沖CLK、CLKB同步地按時(shí)間序列逐位地輸出的方法，也可以采用其它方法。例如，也可以是設(shè)置多個(gè)數(shù)據(jù)端子的輸出電壓、同時(shí)輸出多個(gè)位的多值接口方式的DRAM。在這些情況下，能夠?qū)崿F(xiàn)數(shù)據(jù)傳送速率更高的DRAM。
另外，存儲(chǔ)單元不限于DRAM單元，也可以應(yīng)用于SRAM或相變存儲(chǔ)器、鐵電RAM(鐵電隨機(jī)存取存儲(chǔ)器)、MRAM(磁阻隨機(jī)存取存儲(chǔ)器)、閃速存儲(chǔ)器等存儲(chǔ)單元。例如，除產(chǎn)生互補(bǔ)讀出信號(hào)的SRAM單元以外的其它存儲(chǔ)單元，為防止錯(cuò)誤讀出，重要的是將幾百毫伏的信號(hào)電壓輸出到位線上。根據(jù)本發(fā)明，能使數(shù)據(jù)通路高速化、低功率化，并且能增大行系統(tǒng)電路的動(dòng)作余量，因此能夠?qū)崿F(xiàn)高可靠性的存儲(chǔ)器。
此外，不限于單片的存儲(chǔ)器芯片，也可以將本發(fā)明應(yīng)用于片上存儲(chǔ)器的接口。片上存儲(chǔ)器的接口，一般地總線寬度較寬，因此可以擴(kuò)大行系統(tǒng)電路的動(dòng)作余量，并且能夠期待列系統(tǒng)電路的高速化和低功率化的效果。此外，能夠很容易地推測(cè)，實(shí)施方式1～實(shí)施方式6中所述的時(shí)序控制電路并不限于此。通過按照芯片結(jié)構(gòu)和產(chǎn)品規(guī)格設(shè)定適當(dāng)?shù)臅r(shí)序和脈寬，能實(shí)現(xiàn)符合本發(fā)明的意圖的列系統(tǒng)電路。
本發(fā)明的半導(dǎo)體器件，是應(yīng)用于高速、大容量的DDR SDRAM等的特別有益的技術(shù)，但并不限于此，對(duì)各種大容量存儲(chǔ)器陣列，也能作為增大動(dòng)作余量、實(shí)現(xiàn)高可靠性的技術(shù)廣泛地應(yīng)用。
權(quán)利要求
1.一種半導(dǎo)體器件，具有包含存儲(chǔ)單元和放大上述存儲(chǔ)單元的存儲(chǔ)信息的讀出放大器的存儲(chǔ)陣列、分層結(jié)構(gòu)的輸入輸出線、副放大器、主放大器、以及時(shí)序控制電路，該半導(dǎo)體器件的特征在于上述副放大器，具有可產(chǎn)生第一電流或第二電流的可變電流源，從而控制驅(qū)動(dòng)能力，并根據(jù)上述驅(qū)動(dòng)能力將從上述存儲(chǔ)陣列讀出到下層的輸入輸出線上的電壓信號(hào)放大，上述可變電流源，根據(jù)第一讀起動(dòng)信號(hào)產(chǎn)生上述第一電流，根據(jù)第二讀起動(dòng)信號(hào)產(chǎn)生上述第二電流，由上述副放大器放大了的上述下層的輸入輸出線的電壓信號(hào)，被讀出到上層的輸入輸出線上，上述主放大器，放大讀出到上述上層的輸入輸出線上的電壓信號(hào)，上述時(shí)序控制電路，產(chǎn)生上述第一讀起動(dòng)信號(hào)和上述第二讀起動(dòng)信號(hào)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述時(shí)序控制電路，具有檢測(cè)突發(fā)讀出動(dòng)作的周期數(shù)的突發(fā)周期計(jì)數(shù)器，在將上述存儲(chǔ)陣列激活后緊接著的第一周期的突發(fā)讀出周期中，產(chǎn)生上述第一讀起動(dòng)信號(hào)，在隨著上述第一周期的突發(fā)讀出周期從由上述讀出放大器放大了上述存儲(chǔ)信息的狀態(tài)起進(jìn)行讀出的第二周期以后的突發(fā)讀出周期中，產(chǎn)生上述第二讀起動(dòng)信號(hào)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于上述可變電流源，具有產(chǎn)生上述第一電流的第一晶體管和產(chǎn)生上述第二電流的第二晶體管，上述第一晶體管的尺寸大于上述第二晶體管的尺寸。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于上述可變電流源，具有根據(jù)上述第一和上述第二讀起動(dòng)信號(hào)設(shè)定不同的偏置電壓的第3晶體管，根據(jù)上述第一讀起動(dòng)信號(hào)設(shè)定的偏置電壓，大于根據(jù)上述第二讀起動(dòng)信號(hào)設(shè)定的偏置電壓。
5.一種半導(dǎo)體器件，具有包含存儲(chǔ)單元和放大上述存儲(chǔ)單元的存儲(chǔ)信息的讀出放大器的存儲(chǔ)陣列、分層結(jié)構(gòu)的輸入輸出線、副放大器、主放大器、以及時(shí)序控制電路，該半導(dǎo)體器件的特征在于上述副放大器，具有可產(chǎn)生第一電流或第二電流的可變電流源，從而控制驅(qū)動(dòng)能力，并根據(jù)上述驅(qū)動(dòng)能力將從上述存儲(chǔ)陣列讀出到的輸入輸出線上的電壓信號(hào)放大，上述可變電流源，根據(jù)第一讀起動(dòng)信號(hào)產(chǎn)生上述第一電流，根據(jù)第二讀起動(dòng)信號(hào)產(chǎn)生上述第二電流，由上述副放大器放大了的上述下層的輸入輸出線的電壓信號(hào)，被讀出到上層的輸入輸出線上，上述主放大器，具有第一放大器和前置放大器，并由上述第一放大器將讀出到上述上層的輸入輸出線上的電壓信號(hào)放大、或在上述前置放大器被激活時(shí)經(jīng)由上述前置放大器由上述第一放大器放大，上述時(shí)序控制電路，產(chǎn)生上述第一讀起動(dòng)信號(hào)和上述第二讀起動(dòng)信號(hào)、以及用于激活上述前置放大器的前置放大器起動(dòng)信號(hào)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于上述時(shí)序控制電路，具有檢測(cè)突發(fā)讀出動(dòng)作的周期數(shù)的突發(fā)周期計(jì)數(shù)器，在將上述存儲(chǔ)陣列激活后緊接著的第一周期的突發(fā)讀出周期中，產(chǎn)生上述第一讀起動(dòng)信號(hào)，在隨著上述第一周期的突發(fā)讀出周期從由上述讀出放大器放大了上述存儲(chǔ)信息的狀態(tài)起進(jìn)行讀出的第二周期以后的突發(fā)讀出周期中，產(chǎn)生上述第二讀起動(dòng)信號(hào)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于上述第一電流大于上述第二電流。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于上述時(shí)序控制電路，在上述第一周期的突發(fā)讀出周期中，將上述前置放大器起動(dòng)信號(hào)激活，在上述第二周期以后的突發(fā)讀出周期中，使上述前置放大器起動(dòng)信號(hào)為非激活狀態(tài)。
9.一種半導(dǎo)體器件，具有包含多個(gè)存儲(chǔ)單元和放大上述多個(gè)存儲(chǔ)單元的存儲(chǔ)信息的多個(gè)讀出放大器的存儲(chǔ)陣列、具有分層結(jié)構(gòu)的多條輸入輸出線、多個(gè)副放大器、多個(gè)主放大器、以及時(shí)序控制電路，該半導(dǎo)體器件的特征在于上述多個(gè)副放大器，各自具有可產(chǎn)生第一電流或第二電流的可變電流源，從而分別控制驅(qū)動(dòng)能力，并根據(jù)上述各自的驅(qū)動(dòng)能力將從上述存儲(chǔ)陣列讀出到下層的多條輸入輸出線上的電壓信號(hào)放大，上述多個(gè)可變電流源的每一個(gè)，根據(jù)第一讀起動(dòng)信號(hào)產(chǎn)生上述第一電流，根據(jù)第二讀起動(dòng)信號(hào)產(chǎn)生上述第二電流，由上述多個(gè)副放大器放大了的上述下層的多條輸入輸出線的電壓信號(hào)，被分別讀出到上層的多條輸入輸出線上，上述多個(gè)主放大器，分別放大讀出到上述上層的多條輸入輸出線上的電壓信號(hào)，上述時(shí)序控制電路，產(chǎn)生上述第一讀起動(dòng)信號(hào)和上述第二讀起動(dòng)信號(hào)。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其特征在于上述第一電流大于上述第二電流，上述時(shí)序控制電路，具有檢測(cè)突發(fā)讀出動(dòng)作的周期數(shù)的突發(fā)周期計(jì)數(shù)器，在將上述存儲(chǔ)陣列激活后緊接著的第一周期的突發(fā)讀出周期中，對(duì)上述多個(gè)可變電流源的一部分產(chǎn)生上述第一讀起動(dòng)信號(hào)，對(duì)上述多個(gè)可變電流源的另一部分產(chǎn)生上述第二讀起動(dòng)信號(hào)，在隨著上述第一周期的突發(fā)讀出周期從由上述多個(gè)讀出放大器將上述存儲(chǔ)信息放大后的狀態(tài)起進(jìn)行讀出的第二周期以后的突發(fā)讀出周期中，對(duì)所有上述多個(gè)可變電流源產(chǎn)生上述第二讀起動(dòng)信號(hào)。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其特征在于上述時(shí)序控制電路，產(chǎn)生在第一時(shí)刻將上述多個(gè)主放大器的每一個(gè)激活的第一主放大器起動(dòng)信號(hào)和在比上述第一時(shí)刻延遲的第二時(shí)刻將上述多個(gè)主放大器的每一個(gè)激活的第二主放大器起動(dòng)信號(hào)，在上述第一周期的突發(fā)讀出周期中，由與上述多個(gè)可變電流源的一部分對(duì)應(yīng)的副放大器放大了的電壓信號(hào)，由上述多個(gè)主放大器的一部分根據(jù)上述第一主放大器起動(dòng)信號(hào)進(jìn)行放大，由與上述多個(gè)可變電流源的另一部分對(duì)應(yīng)的副放大器放大了的電壓信號(hào)，由上述多個(gè)主放大器的另一部分根據(jù)上述第二主放大器起動(dòng)信號(hào)進(jìn)行放大。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件，在包含DRAM等半導(dǎo)體存儲(chǔ)器的半導(dǎo)體器件中，實(shí)現(xiàn)動(dòng)作余量的增大和消耗功率的降低。例如，具有由副放大器(SAMP)對(duì)從讀出放大器陣列(SAA)讀出到本地輸入輸出線(LIO)上的信號(hào)進(jìn)行放大并傳送到主輸入輸出線(MIO)的列系統(tǒng)電路。在各副放大器(SAMP)中，設(shè)有例如可以按照讀起動(dòng)信號(hào)(RD1、2)設(shè)定2種電流的電流控制電路(IC)。讀起動(dòng)信號(hào)(RD1、2)，通過時(shí)序控制電路的控制，在與突發(fā)讀出動(dòng)作的周期數(shù)對(duì)應(yīng)的時(shí)刻生成。在存儲(chǔ)體激活后緊接著的突發(fā)讀出動(dòng)作周期中，由(RD1)將電流控制電路(IC)的電流設(shè)定得較大，在后續(xù)的讀出周期中，由(RD2)將電流控制電路(IC)的電流設(shè)定得較小。
文檔編號(hào)G11C11/4091GK1992079SQ20061012657
公開日2007年7月4日 申請(qǐng)日期2006年8月28日 優(yōu)先權(quán)日2005年12月28日
發(fā)明者半澤悟, 關(guān)口知紀(jì), 竹村理一郎, 秋山悟, 梶谷一彥 申請(qǐng)人:株式會(huì)社日立制作所, 爾必達(dá)存儲(chǔ)器股份有限公司