專利名稱：使用于半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置設(shè)計技術(shù)，且特別涉及一種使用于執(zhí)行一預(yù)取操作以輸入數(shù)據(jù)的半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置。
背景技術(shù)：
為改良數(shù)據(jù)處理效能，已發(fā)展一種可執(zhí)行預(yù)取操作的半導(dǎo)體存儲裝置。大體而言，該預(yù)取操作為一種用于動態(tài)隨機(jī)存取內(nèi)存(DRAM)的數(shù)據(jù)轉(zhuǎn)移方法，其中，數(shù)據(jù)位以一時鐘的一上升緣及一下降緣進(jìn)行同步化。
預(yù)取操作技術(shù)已得到改良以用于預(yù)取更多數(shù)據(jù)位。即，在雙倍數(shù)據(jù)速率(DDR)SDRAM中，基于2位預(yù)取執(zhí)行預(yù)取操作。在DDR2 SDRAM及DDR3 SDRAM中，分別基于4位預(yù)取及8位預(yù)取執(zhí)行預(yù)取操作。
圖1為展示現(xiàn)有DDR2 SDRAM的方塊圖。
如圖1所示，揭露一用于接收按逐個位循序輸入的數(shù)據(jù)的數(shù)據(jù)輸入裝置。該數(shù)據(jù)輸入裝置將循序輸入的數(shù)據(jù)對準(zhǔn)為4位并列數(shù)據(jù)，且隨后輸出該經(jīng)對準(zhǔn)的4位數(shù)據(jù)(ALGN0、ALGN1、ALGN2、ALGN3)。如以上所述，將對準(zhǔn)過程(即，將按逐個位循序輸入的數(shù)據(jù)對準(zhǔn)為并列形式)稱為預(yù)取操作。
舉例而言，在脈沖串長度為4的情況下，在最末的第四數(shù)據(jù)位輸入之后，循序輸入的4個數(shù)據(jù)位同時存儲至內(nèi)存單元中。因此，在最末的第四數(shù)據(jù)位輸入之前，先前輸入的三個數(shù)據(jù)位存儲在該數(shù)據(jù)輸入裝置中的一移位緩存器中。由于數(shù)據(jù)位與數(shù)據(jù)選通信號DQS同步輸入，因此該移位緩存器與數(shù)據(jù)選通信號DQS同步操作，使得新輸入的數(shù)據(jù)位不會覆寫先前輸入的數(shù)據(jù)位。
圖2為描述現(xiàn)有數(shù)據(jù)輸入裝置的方塊圖。
如圖所示，現(xiàn)有的數(shù)據(jù)輸入裝置包括第一緩沖器10、同步控制單元40及一同步單元。
第一緩沖器10響應(yīng)于驅(qū)動信號EN接收數(shù)據(jù)DIN。同步控制單元40響應(yīng)于驅(qū)動信號EN，產(chǎn)生在數(shù)據(jù)選通信號DQS的一邊緣處啟動的第一同步信號DQSRP4D及第二同步信號DQSFP4D。該同步單元與第一同步信號DQSRP4D及第二同步信號DQSFP4D同步，存儲輸出自第一緩沖器10的內(nèi)部數(shù)據(jù)IN，并輸出所存儲數(shù)據(jù)為經(jīng)對準(zhǔn)的并列數(shù)據(jù)ALGN0、ALGN1、ALGN2及ALGN3。
同步控制單元40包括第二緩沖器42，用于響應(yīng)于驅(qū)動信號EN，接收數(shù)據(jù)選通信號DQS及反相數(shù)據(jù)選通信號DQSB；信號產(chǎn)生單元44，用于產(chǎn)生在第二緩沖器42的輸出信號的一上升緣及一下降緣處分別啟動的第一預(yù)同步信號DQSRP4及第二預(yù)同步信號DQSFP4；第一延遲元件46，用于藉由使第一預(yù)同步信號DQSRP4延遲一預(yù)定延遲時間，來產(chǎn)生第一同步信號DQSRP4D；及第二延遲元件48，用于藉由使第二預(yù)同步信號DQSFP4延遲一預(yù)定延遲時間，來產(chǎn)生第二同步信號DQSFP4D。
該同步單元包括鎖存器單元20及延遲單元30。
鎖存器單元20響應(yīng)于第一同步信號DQSRP4D及第二同步信號DQSFP4D，以兩列并列形式存儲內(nèi)部數(shù)據(jù)IN。延遲單元30使鎖存器單元20的輸出數(shù)據(jù)延遲一預(yù)定延遲時間，從而產(chǎn)生4位經(jīng)對準(zhǔn)的數(shù)據(jù)ALGN0、ALGN1、ALGN2及ALGN3。
鎖存器單元20包括第一鎖存器21，用于與第一同步信號DQSRP4D的一邊緣同步，來存儲內(nèi)部數(shù)據(jù)IN；第二鎖存器22，用于與第二同步信號DQSFP4D的一邊緣同步，存儲第一鎖存器21的數(shù)據(jù)，及輸出所存儲數(shù)據(jù)作為第一輸出數(shù)據(jù)D2；第三鎖存器23，用于與第二同步信號DQSFP4D同步，存儲內(nèi)部數(shù)據(jù)IN，及輸出所存儲數(shù)據(jù)作為第二輸出數(shù)據(jù)D3；第四鎖存器24，用于與第一同步信號DQSRP4D的一邊緣同步，來存儲第二鎖存器22的數(shù)據(jù)；第五鎖存器25，用于與第一同步信號DQSRP4D的一邊緣同步，來存儲第三鎖存器23的數(shù)據(jù)；第六鎖存器26，用于與第二同步信號DQSFP4D的一邊緣同步，存儲第四鎖存器24的數(shù)據(jù)(D05)，及輸出所存儲數(shù)據(jù)作為第三輸出數(shù)據(jù)D0；及第七鎖存器27，用于與第二同步信號DQSFP4D的一邊緣同步，來存儲第五鎖存器25的數(shù)據(jù)(D15)，及輸出所存儲數(shù)據(jù)作為第四輸出數(shù)據(jù)D1。
延遲單元30包括第三至第六延遲元件32至38，所述延遲元件分別用于使第一、第三、第四及第二輸出數(shù)據(jù)D2、D0、D1及D3延遲一預(yù)定延遲時間。
圖3為描述圖2中所示的現(xiàn)有數(shù)據(jù)輸入裝置的操作的波形圖。
參看圖2及圖3，以下描述現(xiàn)有數(shù)據(jù)輸入裝置的操作。
數(shù)據(jù)DIN與數(shù)據(jù)選通信號DQS的一上升緣及一下降緣同步輸入。此處，以輸入時序的次序?qū)?shù)據(jù)DIN編號。
第一緩沖器10在驅(qū)動信號EN啟動時接收數(shù)據(jù)DIN并輸出所接收的數(shù)據(jù)，作為內(nèi)部數(shù)據(jù)IN，其中內(nèi)部數(shù)據(jù)IN具有一內(nèi)部電壓電平。同步控制單元40分別經(jīng)由接收數(shù)據(jù)選通信號DQS及反相數(shù)據(jù)選通信號DQSB的第二緩沖器42及信號產(chǎn)生單元44，依次與數(shù)據(jù)選通信號DQS的一上升緣及一下降緣同步而使第一預(yù)同步信號DQSRP4及第二預(yù)同步信號DQSFP4啟動兩次。
其后，第一預(yù)同步信號DQSRP4及第二預(yù)同步信號DQSFP4分別由第一及第二延遲元件46及48延遲，以滿足一內(nèi)部數(shù)據(jù)的設(shè)定時間及保持時間。
其后，包括在鎖存器單元20中的第一至第七鎖存器21至27響應(yīng)于循序啟動的第一同步信號DQSRP4D及第二同步信號DQSFP4D，鎖存4位內(nèi)部數(shù)據(jù)A0、A1、A2及A3。即，鎖存器單元20藉由使用由第一同步信號DQSRP4D及第二同步信號DQSFP4D操作的第一至第七鎖存器21至27，將經(jīng)由第一緩沖器10循序輸入的內(nèi)部數(shù)據(jù)A0、A1、A2及A3對準(zhǔn)為并列形式。
其后，延遲單元30另外延遲輸出自第二、第三、第六及第七鎖存器22、23、26及27的第一至第四輸出數(shù)據(jù)D2、D3、D0及D1。
同時，根據(jù)現(xiàn)有數(shù)據(jù)輸入裝置，為在無損失情況下將輸入數(shù)據(jù)對準(zhǔn)為并列形式，在新輸入一數(shù)據(jù)位時，數(shù)據(jù)應(yīng)經(jīng)移位而加以存儲。此時，由于數(shù)據(jù)移位與一數(shù)據(jù)選通信號的一上升緣及一下降緣同步執(zhí)行，因此功率則歸因于連續(xù)的數(shù)據(jù)移位而被耗費(fèi)。此外，需要大尺寸驅(qū)動器以便驅(qū)動一同步信號以用于數(shù)據(jù)移位。因此，功率消耗增加。
由于上述功率消耗發(fā)生于用以對準(zhǔn)經(jīng)由數(shù)據(jù)墊而輸入的數(shù)據(jù)的每一數(shù)據(jù)輸入裝置處，因此上述功率消耗成為嚴(yán)重問題。

發(fā)明內(nèi)容
因此，本發(fā)明的一目標(biāo)為提供一種用于減少功率消耗的數(shù)據(jù)輸入裝置。
根據(jù)本發(fā)明的一方面，提供一種使用于半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置，其包括一同步控制單元，用于響應(yīng)于一驅(qū)動信號而接收一同步于一數(shù)據(jù)位的數(shù)據(jù)選通信號，以便產(chǎn)生一同步信號；及一同步單元，用于將按逐個位循序輸入的內(nèi)部數(shù)據(jù)存儲至多個同步存儲元件及異步存儲元件中，且用于以同步于該同步信號方式，同時輸出該經(jīng)存儲的數(shù)據(jù)作為并列對準(zhǔn)的數(shù)據(jù)。
根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體存儲裝置，其包括一內(nèi)部數(shù)據(jù)選通信號產(chǎn)生器，用于響應(yīng)于一數(shù)據(jù)選通信號而產(chǎn)生一內(nèi)部數(shù)據(jù)選通信號；一第一數(shù)據(jù)對準(zhǔn)單元，用于響應(yīng)于該內(nèi)部數(shù)據(jù)選通信號而將循序輸入的數(shù)據(jù)的一部分對準(zhǔn)為第一并列數(shù)據(jù)；一延遲單元，用于使該第一并列數(shù)據(jù)延遲一預(yù)定時間以輸出經(jīng)延遲的數(shù)據(jù)；一第二數(shù)據(jù)對準(zhǔn)單元，用于響應(yīng)于該內(nèi)部數(shù)據(jù)選通信號而將該經(jīng)延遲的數(shù)據(jù)對準(zhǔn)為第二并列數(shù)據(jù)；及一第三數(shù)據(jù)對準(zhǔn)單元，用于將該第一并列數(shù)據(jù)及該第二并列數(shù)據(jù)對準(zhǔn)為第三并列數(shù)據(jù)。


圖1為展示一現(xiàn)有DDR2 SDRAM的方塊圖；圖2為描述現(xiàn)有數(shù)據(jù)輸入裝置的方塊圖；圖3為描述圖2中所示的現(xiàn)有數(shù)據(jù)輸入裝置的操作的波形圖；圖4為根據(jù)本發(fā)明的較佳實(shí)施例的使用于半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置的方塊圖；圖5為展示圖4中所示的第一異步延遲元件的示意性電路圖；圖6為圖4中所示的第一鎖存器的示意性電路圖；及圖7為展示圖4中所示的數(shù)據(jù)輸入裝置的操作的波形圖。
附圖符號說明10、100第一緩沖器20、200鎖存器單元21、210第一鎖存器22、220第二鎖存器23、230第三鎖存器24、260第四鎖存器25、270第五鎖存器26第六鎖存器27第七鎖存器30、300延遲單元32、320第三延遲元件34、340第四延遲元件36、360第六延遲元件38、380第八延遲元件40、400同步控制單元
42、420第二緩沖器44、440信號產(chǎn)生單元46、460第一延遲元件48、480第二延遲元件212差動放大器214驅(qū)動器216輸出單元240第一異步延遲元件250第二異步延遲元件CP1、CP2、CN1、CN2電容器I1、I2、I3、I4反相器SW1、SW2、SW3、SW4、SW5、SW6、SW7開關(guān)具體實(shí)施方式
下文中將參看附圖來詳細(xì)描述根據(jù)本發(fā)明的數(shù)據(jù)輸入裝置。
圖4為根據(jù)本發(fā)明的較佳實(shí)施例的使用于半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置的方塊圖。
如圖所示，該數(shù)據(jù)輸入裝置包括第一緩沖器100、同步控制單元400及一同步單元。
第一緩沖器100響應(yīng)于驅(qū)動信號EN，接收數(shù)據(jù)DIN。同步控制單元400響應(yīng)于驅(qū)動信號EN，產(chǎn)生在數(shù)據(jù)選通信號DQS的一邊緣處啟動的第一同步信號DQSRP4D及第二同步信號DQSFP4D。該同步單元藉由使用一同步延遲元件及一異步延遲元件，來對準(zhǔn)自第一緩沖器100按逐個位循序輸出的內(nèi)部數(shù)據(jù)IN，且隨后藉由使多個位的數(shù)據(jù)同步于第一同步信號DQSRP4D及第二同步信號DQSFP4D，來同時輸出并列型經(jīng)對準(zhǔn)的數(shù)據(jù)ALGN0、ALGN1、ALGN2及ALGN3。
此處，由于同步延遲元件以同步于對應(yīng)同步信號方式來接收并存儲數(shù)據(jù)，因此使數(shù)據(jù)延遲對應(yīng)同步信號的一個循環(huán)?？捎弥T如移位元件或觸發(fā)器的存儲元件來實(shí)現(xiàn)同步延遲元件。
異步延遲元件接收數(shù)據(jù)而不受由于特定信號而導(dǎo)致的操作限制。由于異步延遲元件亦延遲一對應(yīng)的數(shù)據(jù)位，因此可用交叉耦合的鎖存器或電容器與反相器來實(shí)現(xiàn)所述異步延遲元件。
同步控制單元400包括第二緩沖器420，用于響應(yīng)于驅(qū)動信號EN，接收數(shù)據(jù)選通信號DQS及反相數(shù)據(jù)選通信號DQSB；信號產(chǎn)生單元440，用于產(chǎn)生在第二緩沖器420的輸出信號的一上升緣及一下降緣處分別啟動的第一預(yù)同步信號DQSRP4及第二預(yù)同步信號DQSFP4；第一延遲元件460，用于藉由使第一預(yù)同步信號DQSRP4延遲一預(yù)定延遲時間，產(chǎn)生第一同步信號DQSRP4D；及第二延遲元件480，用于藉由使第二預(yù)同步信號DQSFP4延遲一預(yù)定延遲時間，產(chǎn)生第二同步信號DQSFP4D。
該同步單元包括鎖存器單元200及延遲單元300。
鎖存器單元200藉由第一同步信號DQSRP4D及第二同步信號DQSFP4D操作的異步延遲元件及同步延遲元件，以成兩列的并列形式存儲內(nèi)部數(shù)據(jù)IN。延遲單元300使鎖存器單元200的第一至第四輸出數(shù)據(jù)D0至D3延遲一預(yù)定延遲時間，從而產(chǎn)生4位經(jīng)對準(zhǔn)的數(shù)據(jù)ALGN0、ALGN1、ALGN2及ALGN3。
鎖存器單元200包括第一鎖存器210，用于與第一同步信號DQSRP4D的一邊緣同步，來存儲內(nèi)部數(shù)據(jù)IN；第二鎖存器220，用于與第二同步信號DQSFP4D的一邊緣同步，來存儲第一鎖存器210的數(shù)據(jù)，且輸出所存儲數(shù)據(jù)作為第一輸出數(shù)據(jù)D2；第三鎖存器230，用于與第二同步信號DQSFP4D的一邊緣同步而存儲內(nèi)部數(shù)據(jù)IN，且輸出所存儲數(shù)據(jù)作為第二輸出數(shù)據(jù)D3；第一異步延遲元件240，用于存儲輸出自第二鎖存器220的第一輸出數(shù)據(jù)D2；第二異步延遲元件250，用于存儲輸出自第三鎖存器230的第二輸出數(shù)據(jù)D3；第四鎖存器260，用于與第二同步信號DQSFP4D的一邊緣同步，來存儲第一異步延遲元件240的數(shù)據(jù)(D05)，且輸出所存儲數(shù)據(jù)作為第三輸出數(shù)據(jù)D0；及第五鎖存器270，用于與第二同步信號DQSFP4D的一邊緣同步，來存儲第二異步延遲元件250的數(shù)據(jù)(D15)，且輸出所存儲數(shù)據(jù)作為第四輸出數(shù)據(jù)D1。
延遲單元300包括第三至第六延遲元件320至380，所述延遲元件分別用于使第一、第三、第四及第二輸出數(shù)據(jù)D2、D0、D1及D3延遲一預(yù)定延遲時間。
因此，根據(jù)本發(fā)明的較佳實(shí)施例，包括異步延遲元件從而可存儲循序輸入的數(shù)據(jù)，直至輸入最末的第四數(shù)據(jù)位。藉由使用異步延遲元件，可防止與第一同步信號DQSRP4D及第二同步信號DQSFP4D同步的鎖存器的連續(xù)操作所引起的功率消耗。
圖5為展示圖4中所示的第一異步延遲元件240的示意性電路圖。此處，第二異步延遲元件250的結(jié)構(gòu)相同于第一異步延遲元件240的結(jié)構(gòu)。
如圖所示，第一異步延遲元件240包括第一反相器I1，用于使經(jīng)由一輸入節(jié)點(diǎn)輸入的輸入信號(IN)反相；第一電容器CP1，其是用p型金屬氧化物半導(dǎo)體(PMOS)晶體管予以實(shí)現(xiàn)；第一開關(guān)SW1，用于將第一電容器CP1連接至第一反相器I1的一輸出節(jié)點(diǎn)；第二電容器CN1，其是用n型金屬氧化物半導(dǎo)體(NMOS)晶體管予以實(shí)現(xiàn)；第二開關(guān)SW2，用于將第二電容器CN1連接至第一反相器I1的該輸出節(jié)點(diǎn)；第二反相器I2，用于使第一反相器I1的輸出反相；第三開關(guān)SW3，用于將該輸入節(jié)點(diǎn)連接至第二反相器I2的一輸出節(jié)點(diǎn)；第三反相器I3，用于使第二反相器I2的輸出反相；第三電容器CP2，其是用PMOS晶體管予以實(shí)現(xiàn)；第四開關(guān)SW4，用于將第三電容器CP2連接至第三反相器I3的一輸出節(jié)點(diǎn)；第四電容器CN4，其以NMOS晶體管予以實(shí)現(xiàn)；第五開關(guān)SW5，用于將第四電容器CN2連接至第三反相器I3的該輸出節(jié)點(diǎn)；第四反相器I4，用于使第三反相器I3的輸出反相；第六開關(guān)SW6，用于將第四反相器I4的一輸出節(jié)點(diǎn)連接至用于輸出一輸出信號OUT的輸出節(jié)點(diǎn)；及第七開關(guān)SW7，用于將輸入節(jié)點(diǎn)連接至輸出節(jié)點(diǎn)。
具有上述結(jié)構(gòu)的第一異步延遲元件240藉由導(dǎo)通/截止開關(guān)來增加或不增加歸因于電容器的額外延遲。因此，藉由控制開關(guān)，可控制當(dāng)信號自輸入節(jié)點(diǎn)到達(dá)輸出節(jié)點(diǎn)時所產(chǎn)生的延遲時間。
圖6為圖4中所示的第一鎖存器210的示意性電路圖。此處，第二至第五鎖存器的每一結(jié)構(gòu)皆相同于第一鎖存器210的結(jié)構(gòu)。
如圖示，第一鎖存器210包括差動放大器212，用于在時鐘信號CK啟動時接收輸入信號D作為差動輸入；驅(qū)動器214，用于驅(qū)動差動放大器212的一輸出；及輸出單元216，用于存儲并輸出驅(qū)動器214的輸出。
第一鎖存器210接收第一同步信號DQSRP4D作為時鐘信號CK，且接收輸出自第一緩沖器100的內(nèi)部數(shù)據(jù)IN作為輸入信號D。因此，第一鎖存器210在時鐘信號CK啟動時存儲并輸出輸入信號D。
圖7為展示圖4中所示的數(shù)據(jù)輸入裝置的操作的波形圖。
參看圖4至圖7，以下描述該數(shù)據(jù)輸入裝置的操作。
第一緩沖器100在啟動驅(qū)動信號EN時接收數(shù)據(jù)DIN并輸出所接收的數(shù)據(jù)作為內(nèi)部數(shù)據(jù)IN，其中，內(nèi)部數(shù)據(jù)IN具有一內(nèi)部電壓電平。同步控制單元400分別經(jīng)由第二緩沖器420(其接收數(shù)據(jù)選通信號DQS及反相數(shù)據(jù)選通信號DQSB)及信號產(chǎn)生單元440，依次與數(shù)據(jù)選通信號DQS的一上升緣及一下降緣同步，以使第一預(yù)同步信號DQSRP4及第二預(yù)同步信號DQSFP4兩次啟動。
其后，第一預(yù)同步信號DQSRP4及第二預(yù)同步信號DQSFP4分別由第一延遲元件460及第二延遲元件480予以延遲，使得內(nèi)部數(shù)據(jù)IN滿足對應(yīng)于第一同步信號DQSRP4D及第二同步信號DQSFP4D的設(shè)定時間及保持時間。經(jīng)延遲的預(yù)同步信號DQSRP4及DQSFP4分別輸出作為第一同步信號DQSRP4D及第二同步信號DQSFP4D。
其后，第一鎖存器210響應(yīng)于第一同步信號DQSRP4D的啟動，存儲內(nèi)部數(shù)據(jù)位A0。
其后，當(dāng)?shù)诙叫盘朌QSFP4D啟動時，第二鎖存器220存儲第一鎖存器210的輸出數(shù)據(jù)位(A0)，且第三鎖存器230存儲內(nèi)部數(shù)據(jù)位A1。在一預(yù)定時間之后，第一異步延遲元件240及第二異步延遲元件250分別存儲并輸出內(nèi)部數(shù)據(jù)位A0及A1。
因此，在第一鎖存器210至第三鎖存器230以同步于第一同步信號DQSRP4D及第二同步信號DQSFP4D方式接收數(shù)據(jù)時，在第二鎖存器220及第三鎖存器230存儲數(shù)據(jù)之后的一預(yù)定延遲時間之后，第一異步延遲元件240及第二異步延遲元件250存儲數(shù)據(jù)，而不需同步于一同步信號。
其后，當(dāng)?shù)谝煌叫盘朌QSRP4D啟動時，第一鎖存器210存儲新輸入的內(nèi)部數(shù)據(jù)位A2。
其后，當(dāng)?shù)诙叫盘朌QSFP4D啟動時，第二鎖存器220存儲第一鎖存器210的輸出數(shù)據(jù)位(A2)，且第三鎖存器230存儲新輸入的內(nèi)部數(shù)據(jù)位A3。第四鎖存器260存儲第一異步延遲元件240的輸出數(shù)據(jù)位(A0)，且第五鎖存器270存儲第二異步延遲元件250的輸出數(shù)據(jù)位(A1)。
延遲單元300將一附加延遲加至存儲于第二、第三、第六及第七鎖存器220、230、260及270中的數(shù)據(jù)位A2、A3、A0及A1，以產(chǎn)生第一至第四并列數(shù)據(jù)位ALGN0至ALGN3。
包括第一異步延遲元件240及第二異步延遲元件250，以使得第四及第五鎖存器260及270可穩(wěn)定接收數(shù)據(jù)。即，在無第一異步延遲元件240及第二異步延遲元件250的情況下，當(dāng)?shù)诙i存器220及第三鎖存器230存儲并輸出與第二同步信號DQSFP4D同步的內(nèi)部數(shù)據(jù)位A0及A1時，因為無足夠的時間容限，所以第四及第五鎖存器260及270不能存儲輸出自第二鎖存器220及第三鎖存器230的內(nèi)部數(shù)據(jù)位A0及A1。即，對于將接收數(shù)據(jù)位的鎖存器而言，數(shù)據(jù)應(yīng)滿足將一同步信號的一上升緣作為參考點(diǎn)的設(shè)定時間及保持時間。
因此，由于第一及第二異步延遲元件260及270使第二鎖存器220及第三鎖存器230的輸出數(shù)據(jù)延遲一預(yù)定延遲時間，因此輸出數(shù)據(jù)位(A0、A1)可滿足下一啟動的第二同步信號DQSFP4D的設(shè)定時間及保持時間，且因此，第四及第五鎖存器260及270接收數(shù)據(jù)。
因此，根據(jù)本發(fā)明的較佳實(shí)施例，藉由使用異步延遲元件來存儲數(shù)據(jù)，可減少與一信號的一上升緣及一下降緣同步執(zhí)行的連續(xù)移位操作。因此，功率消耗可減少。
此外，由于使用同步信號的區(qū)塊的數(shù)目減少，因此可藉由使用具有較小驅(qū)動強(qiáng)度的驅(qū)動器來產(chǎn)生同步信號。因此，驅(qū)動器的尺寸可減小，且功率消耗亦可減少。
因此，藉由使用根據(jù)本發(fā)明的數(shù)據(jù)輸入裝置，數(shù)據(jù)輸入裝置的尺寸及功率消耗可減小。
本申請案含有關(guān)于韓國專利申請案第2005-90882號及第2005-26483號的主題(分別于2006年9月29日及2005年3月23日申請于韓國專利局)，所述專利申請案的全部內(nèi)容以引用的方式并入本文中。
雖然已關(guān)于特定實(shí)施例描述了本發(fā)明，但熟習(xí)此項技術(shù)者將了解，可在不偏離所附申請專利范圍所界定的本發(fā)明的精神與范疇的情況下，做出各種改變及修改。
權(quán)利要求
1.一種使用于半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置，其包含同步控制單元，用于接收用于同步數(shù)據(jù)的數(shù)據(jù)選通信號，以便產(chǎn)生一同步信號；及同步單元，用于將按逐個位循序輸入的內(nèi)部數(shù)據(jù)存儲到多個同步存儲元件及異步存儲元件中，且用于以同步于該同步信號方式，同時輸出該經(jīng)存儲的數(shù)據(jù)作為并列對準(zhǔn)的數(shù)據(jù)。
2.如權(quán)利要求1所述的數(shù)據(jù)輸入裝置，其中，該同步單元包括鎖存器單元，用于以一兩列并列的形式存儲該數(shù)據(jù)，該鎖存器單元具有依一第一或一第二同步信號操作的該多個同步存儲元件及該多個異步存儲元件；及延遲單元，用于使輸出自該鎖存器單元的多個位的輸出數(shù)據(jù)中的每一位延遲每一預(yù)定延遲時間，從而輸出該經(jīng)延遲的數(shù)據(jù)作為該并列對準(zhǔn)的數(shù)據(jù)。
3.如權(quán)利要求2所述的數(shù)據(jù)輸入裝置，其中，該異步存儲元件是用一交叉耦合的反相器予以組態(tài)。
4.如權(quán)利要求3所述的數(shù)據(jù)輸入裝置，其中，該同步存儲元件是用一移位元件或一觸發(fā)器予以組態(tài)。
5.如權(quán)利要求4所述的數(shù)據(jù)輸入裝置，其中，該鎖存器單元包括第一鎖存器，用于以同步于該第一同步信號的一邊緣方式存儲該內(nèi)部數(shù)據(jù)；第二鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該第一鎖存器的數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為第一輸出數(shù)據(jù)；第三鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該內(nèi)部數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為第二輸出數(shù)據(jù)；第一異步存儲元件，用于存儲輸出自該第二鎖存器的該第一輸出數(shù)據(jù)，并在使該經(jīng)存儲的數(shù)據(jù)延遲一預(yù)定延遲時間之后輸出該經(jīng)存儲的數(shù)據(jù)；第二異步存儲元件，用于存儲輸出自該第三鎖存器的該第二輸出數(shù)據(jù)，并在使該經(jīng)存儲的數(shù)據(jù)延遲一預(yù)定延遲時間之后輸出該經(jīng)存儲的數(shù)據(jù)；第四鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該第一異步存儲元件的數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為第三輸出數(shù)據(jù)；及第五鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該第二異步存儲元件的數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為第四輸出數(shù)據(jù)。
6.如權(quán)利要求5所述的數(shù)據(jù)輸入裝置，其中，該同步控制單元包括緩沖器，用于響應(yīng)于該驅(qū)動信號，接收該數(shù)據(jù)選通信號及一反相數(shù)據(jù)選通信號；信號產(chǎn)生單元，用于產(chǎn)生分別同步于該緩沖器的一輸出信號的一上升緣及一下降緣的第一及第二預(yù)同步信號；第一延遲元件，用于藉由使該第一預(yù)同步信號延遲一預(yù)定延遲時間而產(chǎn)生該第一同步信號；及第二延遲元件，用于藉由使該第二預(yù)同步信號延遲一預(yù)定延遲時間而產(chǎn)生該第二同步信號。
7.一種使用于半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置，其包含同步控制單元，用于響應(yīng)于一驅(qū)動信號而接收一同步于一數(shù)據(jù)的數(shù)據(jù)選通信號，以便產(chǎn)生一同步信號；及同步單元，用于將按逐個位循序輸入的內(nèi)部數(shù)據(jù)存儲至多個同步延遲元件及異步延遲元件中，且用于以同步于該同步信號方式同時輸出該經(jīng)存儲的數(shù)據(jù)作為并列對準(zhǔn)的數(shù)據(jù)。
8.如權(quán)利要求7所述的數(shù)據(jù)輸入裝置，其中，該同步單元包括鎖存器單元，用于以一兩列并列的形式存儲該數(shù)據(jù)，該鎖存器單元具有依一第一或一第二同步信號操作的該多個同步延遲元件及該多個異步延遲元件；及延遲單元，用于使輸出自該鎖存器單元的多個位的輸出數(shù)據(jù)中的每一位延遲每一預(yù)定延遲時間，從而輸出該經(jīng)延遲的數(shù)據(jù)作為該并列對準(zhǔn)的數(shù)據(jù)。
9.如權(quán)利要求8所述的數(shù)據(jù)輸入裝置，其中，該異步延遲元件是用一電容器及一反相器予以實(shí)現(xiàn)。
10.如權(quán)利要求9所述的數(shù)據(jù)輸入裝置，其中，該同步延遲元件是用移位元件或觸發(fā)器予以實(shí)現(xiàn)。
11.如權(quán)利要求10所述的數(shù)據(jù)輸入裝置，其中，該鎖存器單元包括第一鎖存器，用于以同步于該第一同步信號的一邊緣方式存儲該內(nèi)部數(shù)據(jù)；第二鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該第一鎖存器的一數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為一第一輸出數(shù)據(jù)；第三鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該內(nèi)部數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為一第二輸出數(shù)據(jù)；第一異步存儲元件，用于存儲輸出自該第二鎖存器的該第一輸出數(shù)據(jù)，并在使該經(jīng)存儲的數(shù)據(jù)延遲一預(yù)定延遲時間之后輸出該經(jīng)存儲的數(shù)據(jù)；第二異步存儲元件，用于存儲輸出自該第三鎖存器的該第二輸出數(shù)據(jù)，并在使該經(jīng)存儲的數(shù)據(jù)延遲一預(yù)定延遲時間之后輸出該經(jīng)存儲的數(shù)據(jù)；第四鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該第一異步存儲元件的一數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為一第三輸出數(shù)據(jù)；及第五鎖存器，用于以同步于該第二同步信號的一邊緣方式存儲該第二異步存儲元件的一數(shù)據(jù)及輸出該經(jīng)存儲的數(shù)據(jù)作為一第四輸出數(shù)據(jù)。
12.如權(quán)利要求11所述的數(shù)據(jù)輸入裝置，其中，該異步延遲元件包括第一反相器，用于使經(jīng)由一輸入節(jié)點(diǎn)輸入的一輸入信號反相；第一電容器，其是用一p型金屬氧化物半導(dǎo)體晶體管予以實(shí)現(xiàn)；第一開關(guān)，用于將該第一電容器連接至該第一反相器的一輸出節(jié)點(diǎn)；第二電容器，其是用n型金屬氧化物半導(dǎo)體晶體管予以實(shí)現(xiàn)；第二開關(guān)，用于將該第二電容器連接至該第一反相器的該輸出節(jié)點(diǎn)；第二反相器，用于使該第一反相器的輸出反相；第三開關(guān)，用于將該輸入節(jié)點(diǎn)連接至該第二反相器的輸出節(jié)點(diǎn)；第三反相器，用于使該第二反相器的輸出反相；第三電容器，其是用PMOS晶體管予以實(shí)現(xiàn)；第四開關(guān)，用于將該第三電容器連接至該第三反相器的輸出節(jié)點(diǎn)；第四電容器，其是用NMOS晶體管予以實(shí)現(xiàn)；第五開關(guān)，用于將該第四電容器連接至該第三反相器的該輸出節(jié)點(diǎn)；第四反相器，用于使該第三反相器的輸出反相；第六反相器，用于將該第四反相器的輸出節(jié)點(diǎn)連接至輸出節(jié)點(diǎn)，以用于輸出一輸出信號；及第七開關(guān)，用于將該輸入節(jié)點(diǎn)連接至該輸出節(jié)點(diǎn)。
13.如權(quán)利要求12所述的數(shù)據(jù)輸入裝置，其中，該同步控制單元包括緩沖器，用于響應(yīng)于該驅(qū)動信號，接收該數(shù)據(jù)選通信號及一反相數(shù)據(jù)選通信號；信號產(chǎn)生單元，用于產(chǎn)生與該緩沖器的輸出信號的上升緣及下降緣分別同步的一第一及一第二預(yù)同步信號；第一延遲元件，用于藉由使該第一預(yù)同步信號延遲一預(yù)定延遲時間而產(chǎn)生該第一同步信號；及第二延遲元件，用于藉由使該第二預(yù)同步信號延遲一預(yù)定延遲時間而產(chǎn)生該第二同步信號。
14.如權(quán)利要求13所述的數(shù)據(jù)輸入裝置，其中，該延遲單元包括一第三至一第六延遲元件，用于將一預(yù)定延遲時間加至該第一至該第四輸出數(shù)據(jù)。
15.如權(quán)利要求14所述的數(shù)據(jù)輸入裝置，其中，該鎖存器包括差動放大器，用于在該同步信號啟動時接收輸入信號作為差動輸入；驅(qū)動器，用于驅(qū)動該差動放大器的輸出信號；及輸出單元，用于存儲并輸出該驅(qū)動器的輸出信號。
16.如權(quán)利要求7所述的數(shù)據(jù)輸入裝置，還包含緩沖器，用以響應(yīng)該驅(qū)動信號，接收該數(shù)據(jù)及輸出該接收到的數(shù)據(jù)作為該內(nèi)部數(shù)據(jù)。
17.一種半導(dǎo)體存儲裝置，其包含內(nèi)部數(shù)據(jù)選通信號產(chǎn)生器，用于響應(yīng)一數(shù)據(jù)選通信號而產(chǎn)生一內(nèi)部數(shù)據(jù)選通信號；第一數(shù)據(jù)對準(zhǔn)單元，用于響應(yīng)于該內(nèi)部數(shù)據(jù)選通信號而將循序輸入的數(shù)據(jù)的一部分對準(zhǔn)為第一并列數(shù)據(jù)；延遲單元，用于使該第一并列數(shù)據(jù)延遲一預(yù)定時間以輸出一經(jīng)延遲的數(shù)據(jù)；及第二數(shù)據(jù)對準(zhǔn)單元，用于響應(yīng)于該內(nèi)部數(shù)據(jù)選通信號而將該經(jīng)延遲的數(shù)據(jù)對準(zhǔn)為第二并列數(shù)據(jù)。
全文摘要
一種使用于半導(dǎo)體存儲裝置中的數(shù)據(jù)輸入裝置包括一同步控制單元，用于響應(yīng)于一驅(qū)動信號，接收一同步于一數(shù)據(jù)的數(shù)據(jù)選通信號，以便產(chǎn)生一同步信號；及一同步單元，用于將按逐個位循序輸入的內(nèi)部數(shù)據(jù)存儲至多個同步存儲元件及異步存儲元件中，且用于以同步于該同步信號方式，同時輸出該經(jīng)存儲的數(shù)據(jù)作為并列型經(jīng)對準(zhǔn)的數(shù)據(jù)。
文檔編號G11C11/4096GK1941189SQ20061012632
公開日2007年4月4日 申請日期2006年8月30日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者辛范柱 申請人:海力士半導(dǎo)體有限公司