專利名稱：移位寄存器與液晶顯示裝置的制作方法
技術領域：
本發(fā)明涉及 一 種移位寄存器與采用該移位寄存器的液晶顯 示裝置。
背景技術：
目前薄膜晶體管(Thin Film Transistor, TFT)液晶顯示裝置 已逐漸成為各種數(shù)字產(chǎn)品的標準輸出設備，然而，其需要設計 適當?shù)尿寗与娐芬员ＷC其穩(wěn)定工作。通常，液晶顯示裝置驅動電路包括 一 數(shù)據(jù)驅動電路與 一 掃 描驅動電路。數(shù)據(jù)驅動電路用來控制每一像素單元的顯示亮度， 掃描驅動電路則用來控制薄膜晶體管的導通與截止。兩驅動電路均采用移位寄存器作為核心電路單元。通常，移位寄存器是 由多個移位寄存單元串聯(lián)而成，且前一移位寄存單元的輸出信 號為后一移位寄存單元的輸入信號。請參閱圖1,是 一 種現(xiàn)有技術移位寄存器的移位寄存單元的 電路圖。該移位寄存單元100包括一第一時鐘反相電路110、 一 換流電路120及一第二時鐘反相電路130。該移位寄存單元100 的各電路均由PMOS(P-channel Metal Oxide Semiconductor, P溝 道金屬氧化物半導體)型晶體管組成，每一 PMOS型晶體管均包 括 一 柵極、 一 源極與 一 漏極。該第 一 時鐘反相電路110包括一 第 一型晶體管Ml 、 一第二 晶體管M2、 一第三晶體管M3、 一第四晶體管M4、 一第一輸出 端VOl及一 第二輸出端V02。該第 一 晶體管Ml的柵極接收該 移位寄存單元100的前一移位寄存單元(圖未示)的輸出信號VS， 其源極接收來自外部電路的高電平信號VDD，其漏極連接至該 第二晶體管M2的源極。該第二晶體管M2的柵極與其漏極接收 來自外部電路的低電平信號VSS。該第三晶體管M3與該第四晶 體管M4的柵極均接收來自外部電路的反相時鐘信號TS , 二者 的漏極分別作為該第 一 時鐘反相電路110的第 一輸出端VOl與 第二輸出端V02 ，且該第三晶體管M3的源極連接至該第 一 晶體 管Ml的漏極，該第四晶體管M4的源極連接至該第 一 晶體管 Ml的柵極。該換流電路120包括一第五晶體管M5、 一第六晶體管M6 及一信號輸出端VO。該第五晶體管M5的柵極連接至該第 一輸 出端VOl,其源極接收來自外部電路的高電平信號VDD,其漏 極連接至該第六晶體管M6的源極。該第六晶體管M6的柵極連 接至該第二輸出端V02，其漏極接收來自外部電路的低電平信 號VSS ,其源極為該移位寄存單元100的信號輸出端VO。該第二時鐘反相電路130包括一 第七晶體管M7、 一第八晶 體管M8、 一第九晶體管M9及一 第十晶體管MIO。該第七晶體 管M7的柵極連接至該信號輸出端VO,其源極接收來自外部電 路的高電平信號VDD ，其漏極連接至該第八晶體管M8的源極。 該第八晶體管M8的柵極與其漏極均接收來自外部電路的低電 平信號VSS。該第九晶體管M9的源極連接至該第 一輸出端VOl , 其柵極接收來自外部電路的時鐘信號TS，其漏極連接至該第七 晶體管M7的漏極。該第十晶體管M10的柵-才及4妄收外部電路的 時鐘信號TS,其源極連接至該第二輸出端V02,其漏極連接至 該信號輸出端VO。請一并參閱圖2,是該移位寄存單元100的工作時序圖。在 tl時段內，該前 一 位移寄存單元之輸出信號VS由高電平跳變?yōu)榈碗娖?，反相時鐘信號5由低電平跳變?yōu)楦唠娖?，則使該第三 晶體管M3與該第四晶體管M4截止，從而使該第 一 時鐘反相電 路110斷開。而該時鐘信號TS由高電平跳變?yōu)榈碗娖剑乖摰?九晶體管M9與該第十晶體管M1 0導通，從而使該第二時鐘反 相電路1 30導通，而該信號輸出端VO初始狀態(tài)的高電平經(jīng)該第 十晶體管MIO，使該第六晶體管M6截止，而該第八晶體管M8 輸出的低電平經(jīng)由該第九晶體管M9 ,使該第五晶體管M5導通， 從而使其源極的高電平信號VDD輸出至該信號輸出端VO，故
該信號輸出端VO保持高電平輸出。在t2時段內，該反相時鐘信號5由高電平跳變?yōu)榈碗娖剑?則使該第三晶體管M3與該第四晶體管M4導通，從而使該第一時鐘反相電路11 0導通。而該時鐘信號TS由4氐電平跳變?yōu)楦唠?平，則使該第九晶體管M9與該第十晶體管M10截止，從而使 該第二時鐘反相電路130斷開。該輸入信號VS由高電平跳變?yōu)?低電平，則使該第 一 晶體管Ml導通，其源極的高電平VDD經(jīng) 該第三晶體管M3截止該第五晶體管M5 ，且該輸入信號VS的 低電平經(jīng)該第四晶體管M4導通該第六晶體管M6 ，使該信號輸 出端VO輸出低電平。在t3時段內，該反相時鐘信號巧由低電平跳變?yōu)楦唠娖剑?則使該第三晶體管M3與該第四晶體管M4截止，從而使該第一 時鐘反相電路110斷開。而該時鐘信號TS由高電平跳變?yōu)榈碗?平，使該第九晶體管M9與該第十晶體管M10導通，從而使該 第二時鐘反相電路130導通。該信號輸出端VO的低電平導通該 第七晶體管M7 ，其源極的高電平經(jīng)該第九晶體管M9截止該第 五晶體管M5 。同時，該信號輸出端VO的低電平也經(jīng)該第十晶 體管M1 0 , 導通該第六晶體管M6 ，該第六晶體管M6的漏極低 電平使該信號輸出端VO保持低電平輸出。在t4時段內，該反相時鐘信號巧由高電平跳變?yōu)榈碗娖剑?則使該第三晶體管M3與該第四晶體管M4導通，從而使該第一 時鐘反相電路11 0導通。而該時鐘信號TS由低電平跳變?yōu)楦唠?平，使該第九晶體管M9與該第十晶體管M10截止，從而使該 第二時鐘反相電路120斷開。輸入信號VS的高電平經(jīng)該第四晶 體管M4截止該第六晶體管M6 ,而該第二晶體管M2的漏極低 電平經(jīng)該第三晶體管M3導通該第五晶體管M5 ，使其源極的高 電平輸出至該信號輸出端VO,使該信號輸出端VO的輸出由低 電平跳變?yōu)楦唠娖?。從工作時序可見，該移位寄存單元100的前一移位寄存單 元在tl時段與t2時段內輸出信號，而該移位寄存單元100在t2 時段與t3時段內輸出信號，兩輸出信號在t2時段存在信號重疊 情況，/人而導致采用該移位寄存器作為數(shù)據(jù)驅動電路與掃描驅 動電路的液晶顯示裝置，在進行行掃描或列掃描時，存在相鄰兩行(Row)或兩列(Column)同時進行掃描的現(xiàn)象，導致加載信號 產(chǎn)生相互干擾，使畫面產(chǎn)生色差。發(fā)明內容為了解決現(xiàn)有技術移位寄存器輸出信號存在重疊的問題， 有必要提供 一 種輸出信號無重疊的移位寄存器。為了解決現(xiàn)有技術液晶顯示裝置因其移位寄存器輸出信號 存在重疊而導致顯示畫面存在色差的問題，也有必要提供一種 無色差的液晶顯示裝置。一種移位寄存器，其包括多個移位寄存單元。每 一 移位寄 存單元均接來自收外部電路的時鐘信號。兩相鄰的移位寄存單 元所接收的時鐘信號相反，后 一 移位寄存單元接收前 一 移位寄 存單元輸出的兩信號。每 一 移位寄存單元均包括 一 信號輸出電 路、 一 信號輸入電路、 一 邏輯轉換電路與 一 邏輯穩(wěn)定電路。該信號輸出電路接收來自外部電路的第 一 時鐘信號，其包括 一 第 一晶體管與 一 第二晶體管，該第 一 晶體管輸出該第 一 時鐘信號， 該第二晶體管輸出 一 截止信號。該信號輸入電路接收前 一 移位寄存單元的信號輸出電路的輸出信號以及一與該第一時鐘信號 反相的第二時鐘信號，并控制該信號輸出電路的第 一 晶體管的 導通。該邏輯轉換電路接收該信號輸入電路的輸出信號，并控 制該第二晶體管的導通與截止，且向其后一 移位寄存單元輸出信號。該邏輯穩(wěn)定電路接收前 一 移位寄存單元邏輯轉換電路的 輸出信號及其所在移位寄存單元邏輯轉換電路的輸出信號，且控制該第 一 晶體管的截止。當該信號輸入電路輸入導通信號時，該導通信號導通該第 一 晶體管與該邏輯轉換電路，使該第 一 時鐘信號經(jīng)由該第 一 晶體管輸出，同時該邏輯轉換電路輸出 一 截 止信號，使該第二晶體管與該邏輯穩(wěn)定電路截止；反之，當該 信號輸入電路輸入截止信號時，該邏輯轉換電路自動輸出 一 導 通信號，使該第二晶體管導通，從而輸出 一 截止信號，同時使
該邏輯穩(wěn)、定電路導通，該邏輯穩(wěn)定電路 <吏該第 一 晶體管截止。一種液晶顯示裝置，其包括一液晶面板， 一數(shù)據(jù)驅動電路 與 一 掃描驅動電路。該數(shù)據(jù)驅動電路與該掃描驅動電路均包括一移位寄存器。該移位寄存器包括多個移位寄存單元，每 一 移 位寄存單元均接來自收外部電路的時鐘信號，兩相鄰的移位寄 存單元所接收的兩個時鐘信號相反，后 一 移位寄存單元接收前 一移位寄存單元輸出的兩個信號。每 一 移位寄存單元均包括一信號輸出電路、 一 信號輸入電路、 一 邏輯轉換電路與 一 邏輯穩(wěn) 定電路。該信號輸出電路接收來自外部電路的第 一 時鐘信號，其包括 一 第 一 晶體管與 一 第二晶體管，該第 一 晶體管輸出該第一時鐘信號，該第二晶體管輸出 一 截止信號。該信號輸入電路 接收前 一 移位寄存單元的信號輸出電路的輸出信號以及 一 與該 第 一 時鐘信號反相的第二時鐘信號，并控制該信號輸出電路的 第 一 晶體管的導通。該邏輯轉換電路接收該信號輸入電路的輸 出信號，并控制該第二晶體管的導通與截止，且向其后 一 移位寄存單元輸出信號。該邏輯穩(wěn)定電路接收前 一 移位寄存單元邏 輯轉換電路的輸出信號及其所在移位寄存單元邏輯轉換電路的輸出信號，且控制該第 一 晶體管的截止。當該信號輸入電路輸 入導通信號時，該導通信號導通該第 一 晶體管與該邏輯轉換電路，使該第 一 時鐘信號經(jīng)由該第 一 晶體管輸出，同時該邏輯轉 換電路輸出 一 截止信號，使該第二晶體管與該邏輯穩(wěn)定電路截止；反之，當該信號輸入電路輸入截止信號時，該邏輯轉換電 路自動輸出 一 導通信號，使該第二晶體管導通，從而輸出 一 截 止信號，同時使該邏輯穩(wěn)定電路導通，該邏輯穩(wěn)定電路使該第 一晶體管截止。前 一 移位寄存單元的輸入信號為導通信號時，該移位寄存 單元的邏輯穩(wěn)定電路使該信號輸入電路保持 一 時鐘周期的導通 信號輸出，并使該信號輸出電路輸出導通信號。該導通信號作 為后 一 移位寄存單元的輸入信號，該后 一 移位寄存單元保持一 時鐘周期的導通信號輸出，使信號輸出電路輸出與該第二時鐘 信號同步的導通信號。因該第 一 時鐘信號與該第二時鐘信號波 形反相，故兩相鄰的移位寄存單元#T出的波形無重疊。采用該 移位寄存器的液晶顯示裝置不會出現(xiàn)相鄰行或列同時進行掃描 的現(xiàn)象，從而避免加載信號產(chǎn)生相互干擾，畫面不會產(chǎn)生色差。


圖l是一種現(xiàn)有技術移位寄存器的移位寄存單元的電路圖。 圖2是圖1所示移位寄存單元的工作時序圖。圖3是本發(fā)明移位寄存器一較佳實施方式的電路結構框圖。 圖4是圖3所示該第 一 移位寄存單元與該第二移位寄存單元 的電路圖。圖5是圖4所示該第 一 移位寄存單元與該第二移位寄存單元 的工作時序圖。圖6是應用圖3所示移位寄存器的液晶顯示裝置的結構示意圖。
具體實施方式
請參閱圖3，是本發(fā)明移位寄存器一較佳實施方式的電路結 構框圖。該移位寄存器20包括多個具有相同電路結構的移位寄 存單元，該多個移位寄存單元依次串聯(lián)，每一移位寄存單元均接收外部電路提供的時鐘信號CLK、反相時鐘信號^IZ、高電 平VGH、低電平VGL及測試信號VCT,其均由多個PMOS型晶 體管組成，每一 PMOS型晶體管均包括一柵極、 一源極與一漏 極。以第一移位寄存單元21及與其相鄰的第二移位寄存單元22 為例說明該移位寄存器20的連接關系，該第 一 移位寄存單元21 接收 一 輸入信號VIN1,其包括一第一輸出端V0UT1、 一第二輸 出端VOUT2與 一 第三輸出端VOUT3。該第 一輸出端V0UT1的 輸出信號作為該第二移位寄存單元22的輸入信號VIN2，該第 二輸出端VOUT2為外部電路(圖未示)提供信號，該第三輸出端 VOUT3的輸出信號作為該第二移位寄存單元22的控制信號(未 標示)。請一并參閱圖4，是該第一移位寄存單元21與該第二移位 寄存單元22的電路圖。該第 一 移位寄存單元2 1包4舌 一 信號輸入電路211、 一信號輸出電路212、 一邏輯轉換電路213、 一邏 輯穩(wěn)定電路214與 一 測試電路215。該信號輸入電路2 11包括 一 第 一 晶體管Tl 、 一第二晶體管 T2與 一輸出端VOUT。該第 一 晶體管Tl的柵極接收該輸入信號 VIN1 ，其漏極接收來自外部電路的低電平VGL ，其源極連接至 該第二晶體管T2的漏極。該第二晶體管T2的柵極接收來自外 部電路的低電平VGL，其源極是該信號輸入電路211的輸出端 VOUT。該信號輸出電路212包括一第三晶體管T3、 一第四晶體管 T4、 一第五晶體管T5、 一第六晶體管T6、 一第一輸出端V0UT1 與 一 第二輸出端VOUT2。該第三晶體管T3與該第四晶體管T4 的漏極接收來自外部電路的時鐘信號CLK， 二者的柵極均連接 至該信號輸入電路211的輸出端VOUT ，該第三晶體管T3的源 極是該第一移位寄存單元21的第一輸出端V0UT1，該第四晶體 管T4的源極為該第 一 移位寄存單元21的第二輸出端VOUT2 。 該第五晶體管T5與該第六晶體管T6的漏極分別連接至該第一 輸出端V0UT1與該第二輸出端VOUT2，該第五晶體管T5與該 第六晶體管T6的源極均接收來自外部電路的高電平VGH。該邏輯轉換電路2 13包括 一 第七晶體管T7 、 一第八晶體管 T8與 一 第三輸出端VOUT3 。該第七晶體管T7的源極接收來自 外部電路的高電平VGH，其柵極連接至該第 一移位寄存單元21 的第 一輸出端V0UT1 ，其漏極為該第 一移位寄存單元21的第三 輸出端VOUT3 ，其與該第五晶體管T5與該第六晶體管T6的柵 極相連。該第八晶體管T8的柵極接收來自外部電路的反相時鐘信號^fZ,其源極連接至該第七晶體管T7的漏極，其漏極接收 來自外部電路的低電平VGL。該邏輯穩(wěn)定電路214包括一第九晶體管T9與 一第十晶體管 TIO。該第九晶體管T9的源極接收來自外部電路的高電平VGH, 其柵極連接至前一移位寄存單元的第三輸出端(圖未示)，其漏極 連接至該第十晶體管T10的源極。該第十晶體管T10的柵極連 4妻該第七晶體管T7的漏才及，其漏才及連4妾至該第 一 晶體管T 1的 源極。該測試電路215包括一第十一晶體管Tll。該第十一晶體管 Tll的柵極與源極均接收來自外部電路的測試信號VCT，其漏極 連接至該信號輸入電路211的輸出端VOUT。該第二移位寄存單元22的電路結構與該第 一 移位寄存單元 21的電路結構相同，其也包括十一個晶體管P1 P11、 一第一輸 出端VOl、 一第二輸出端V02與 一第三輸出端V03。該第二移 位寄存單元22與該第 一 移位寄存單元21的區(qū)別在于該第二 移位寄存單元22接收該第一移位寄存單元21的第一輸出端 VOUT1的輸出信號作為輸入信號VIN2，其第三晶體管P3與其 第四晶體管P4的漏極均接收來自外部電路的反相時鐘信號^H，其第八晶體管P8的柵極接收來自外部電路的時鐘信號 CLK，其第九晶體管P9的柵極接收該第 一移位寄存單元21第三 輸出端VOUT3的輸出信號。請參閱圖5 ,是該第 一 移位寄存單元21與該第二移位寄存 單元22的工作時序圖。在tl時段內，該第一移位寄存單元21 接收的時鐘信號CLK由高電平VGH跳變至低電平VGL,反相 時鐘信號^ZZ則由低電平VGL跳變?yōu)楦唠娖絍GH，由于該輸入 信號VIN1為低電平VGL，則該第一晶體管T1導通，而該第二 晶體管T2始終處于導通狀態(tài)，其功能類似 一 電容器，則該信號 輸入電路211的輸出端VOUT輸出該第 一 晶體管T1源極的低電 平VGL。該低電平VGL使該第三晶體管T3與該第四晶體管T4 導通，則自該信號輸出電路212的第 一輸出端VOUT1與第二輸 出端VOUT2分別輸出該時鐘信號CLK的低電平VGL。同時， 該第 一 輸出端VOUT1輸出的低電平VGL使該第七晶體管T7導 通，而反相時鐘信號的高電平VGH使該第八晶體管T8截 止，從而自該第三輸出端VOUT3輸出該第七晶體管T7源極的 高電平VGH。該高電平VGH使該信號輸出電路212的第五晶體 管T5與該第六晶體管T6截止，以保證該第 一輸出端VOUT1與該第二輸出端VOUT2輸出的低電平VGL不受該第五晶體管T5與該第六晶體管 T6 源才及的高電平 VGH影響而產(chǎn)生雜訊 (Ripple)。此時，該第一移位寄存單元21的前一移位寄存單元 的第三輸出端輸出低電平VGL ,使該第九晶體管T9導通，而該 第三輸出端VOUT3的高電平VGH則使該第十晶體管T10截止， 故該邏輯穩(wěn)定電路214處于斷開狀態(tài)，其可防止該第二晶體管 T2漏電，從而使該輸出端VOUT維持穩(wěn)定的低電平。在tl時段內，當該第一移位寄存單元21的第一輸出端 VOUT1輸出^氐電平VGL至該第二移位寄存單元22,即該第二 移位寄存單元22的輸入信號VIN2由高電平VGH跳變?yōu)?<氐電平 VGL，使該第一晶體管Pl導通，其漏極的低電平VGL經(jīng)該第二 晶體管P2輸出，并為該第二晶體管P2充電。同時，該第二晶 體管P2輸出的低電平開啟該第三晶體管P3與該第四晶體管P4 ， 使該第二移位寄存單元22的第一輸出端VOl與該第二輸出端V02輸出該反相時鐘信號^CE的高電平VGH。該高電平VGH使 該第七晶體管P7截止，而該時鐘信號CLK的低電平VGL使該 第八晶體管P8導通，故自該第二移位寄存單元22的第三輸出 端V03輸出該第八晶體管P8漏極的低電平VGL。該低電平VGL 使該第五晶體管P5與該第六晶體管P6導通，該第五晶體管P5 與該第六晶體管P6漏極的高電平VGH使該第 一 輸出端VO 1與 該第二輸出端V02保持高電平VGH輸出。同時，該第三輸出端 V03輸出低電平VGL還使該第十晶體管P1 0導通，而該第 一 移 位寄存單元21的第三輸出端VOUT3輸出高電平VGH至該第二 移位寄存單元22的第九晶體管P9的柵極，使該第九晶體管P9 截止，故該第二移位寄存單元21的邏輯穩(wěn)定電路處于斷開狀態(tài)， 其可防止該第二晶體管P2漏電，從而使該第三晶體管P3與該 第四晶體管P4的柵極維持穩(wěn)定的低電平。在t2時段內，該反相時鐘信號^!Z由高電平VGH跳變?yōu)榈?電平VGL,該第八晶體管T8導通，其漏極的低電平VGL經(jīng)由 該第三輸出端VOUT3輸出。該第三輸出端VOUT3輸出的低電 平VGL使該第五晶體管T5與該第六晶體管T6導通，從而使該 第一輸出端 VOUT1與該第二輸出端 VOUT2的輸出由低電平VGL刃L變?yōu)楦唠娖絍GH。 該第 一 移位寄存單元21的前 一 移位 寄存單元的第三輸出端(圖未示)輸出 一 穩(wěn)定低電平VGL與該第 三輸出端VOUT3輸出的低電平VGL ，分別使該第九晶體管T9 與該第十晶體管T10導通，同時，而該輸入信號VIN1由低電平 VGL跳變?yōu)楦唠娖絍GH,使該第 一 晶體管Tl截止，故該第九 晶體管T9源極的高電平VGH傳輸至該第二晶體管T2的漏極， 使該第二晶體管T2放電，從而使該輸出端VOUT所保持的低電 平VGL被強制性拉至高電平VGH,導致該第三晶體管T3與該 第四晶體管T4截止，以保證該第 一 輸出端VOUT1與該第二輸 出端VOUT2輸出穩(wěn)定的高電平VGH。在t2時段內，該第 一移位寄存單元21的第 一輸出端VOUT1 輸出高電平VGH至該第二移位寄存單元22 ，即該第二移位寄存 單元22的輸入信號VIN2由低電平跳變?yōu)楦唠娖絍GH,該輸入 信號VIN2的高電平VGH使該第 一 晶體管PI截止，而在該第二 晶體管P2的電容作用下，該第二移位寄存單元P2保持一穩(wěn)定 的低電位VGL輸出，使該第三晶體管P3與該第四晶體管P4仍 然保持導通，該第三晶體管P3漏極與該第四晶體管P4漏極的 反相時鐘信號由高電平VGH跳變?yōu)榈碗娖絍GL ,故該第一 輸出端VOl與該第二輸出端V02的輸出由高電平VGH跳變?yōu)?低電平VGL。該第 一輸出端VOl輸出的低電平VGL使該第七 晶體管P7導通，同時，該時鐘信號CLK由低電平VGL跳變?yōu)?高電平VGH，該第八晶體管P8截止，則該第七晶體管P7源極 的高電平VGH自該第三輸出端V03輸出。同時，該第三輸出端 V03輸出的高電平VGH使該第五晶體管P5與該第六晶體管P6 截止，以保證該第 一 輸出端VOl與該第二輸出端V02輸出穩(wěn)定 的低電平。同時，該第三輸出端V03輸出的高電平VGH使該第 十晶體管P10截止，該第二移位寄存單元22的邏輯穩(wěn)定電路處 于斷開狀態(tài)，其可防止該第二晶體管P2漏電，從而使該第三晶 體管P3與該第四晶體管P4的柵極維持穩(wěn)定的低電平。該第 一 移位寄存單元21在tl時段以后的時間內，因其第一 輸出端VOUT1與該第二輸出端VOUT2輸出高電平，使該其第 七晶體管T7截止，故該第三輸出端VOUT3的輸出信號受該反相時鐘信號SiZ控制。當該反相時鐘信號dZ輸出低電平VGL 時，該第三輸出端VOUT3輸出該第八晶體管T8漏極的低電平，而該反相時鐘信號^1E輸出高電平VGH時，該第八晶體管T8 截止，因該第三輸出端VOUT3分別與該第八晶體管T8與該第 五晶體管T5、第六晶體管T6、第十晶體管TIO、該第二移位寄 存單元22的第九晶體管P9的柵極相連，該第三輸出端VOUT3 無放電通路，故其在tl時段以后仍保持 一 低電平VGL輸出。該 低電平VGL使該第五晶體管T5與該第六晶體管T6處于導通狀 態(tài)，故該第 一輸出端VOUT1與該第二輸出端VOUT2于tl時段 以后始終輸出穩(wěn)定的高電平VGH。同時，該第三輸出端VOUT3 輸出的低電平VGL使該第十晶體管T10導通，該第九晶體管T9 受該第一移位寄存單元21的前一移位寄存單元第三輸出端的低 電平VGL控制而導通，故該邏輯穩(wěn)定電路214處于導通狀態(tài)， 該第九晶體管T9源極的高電平VGH經(jīng)由該邏輯穩(wěn)定電路214 將該第三晶體管T3與該第四晶體管T4的柵極拉至高電平VGH, 使該第三晶體管T3與該第四晶體管T4截止，避免時鐘信號CLK 影響該第 一輸出端VOUT1與該第二輸出端輸出VOUT2的高電 平VGH。該第二移位寄存單元22于t2時段以后的時間內，其運作過 程與該第 一 移位寄存單元21完全相同。該第 一 移位寄存單元21的測試電路215與該第二移位寄存 單元22的測試電路均在正常工作狀態(tài)下保持截止狀態(tài)，對該移 位寄存器20的工作無影響，當該移位寄存器20應用于驅動液 晶顯示面板后，測試該液晶顯示面板時，該移位寄存器20的測 試電路方才導通。從工作時序上看，該輸入信號VIN1為低電平VGL時，該 第一移位寄存單元21的邏輯穩(wěn)定電路214使該信號輸入電路 211的輸出端VOUT保持 一 時鐘周期的低電平輸出，并使該信號 輸出電路212的第三晶體管T3與該第四晶體管T4保持導通， 直至輸出該時鐘信號CLK的半時鐘周期的低電平VGL。該低電
平VGL作為該第二移位寄存單元22的輸入信號VIN2 ， 該第二 移位寄存單元22的信號輸入電路的輸出端保持 一 時鐘周期的低 電平VGL，使其信號輸出電路輸出該反相時鐘信號^的半時 鐘周期低電平VGL。因該時鐘信號CLK與該反相時鐘信號^!Z 波形相反，故該第 一 移位寄存單元21與該第二移位寄存單元22 輸出的波形無重疊。另，邏輯轉換電路213接收該信號輸出電路212輸出的信 號并進行邏輯反轉，反轉后的信號反饋給該信號輸出電路212, 一方面穩(wěn)定該信號輸出電路212的輸出信號，另一方面當該輸 入信號為高電平VGH時，可保證該信號輸出電路2 12輸出高電 平VGH。另，該邏輯穩(wěn)定電路214在該信號輸出電路212輸出高電 平VGH時，使該信號輸出電路212的第三晶體管T3與第四晶 體管T4的柵極保持穩(wěn)定的高電平VGH，防止該第三晶體管T3 與該第四晶體管T4受外部電路的時鐘信號CLK影響，避免產(chǎn) 生耦合電荷，以保證該信號輸出電路212輸出穩(wěn)定的高電平 VGH。請參閱圖6 ，是應用該移位寄存器20的液晶顯示裝置的結 構示意圖。該液晶顯示裝置30包括 一 液晶顯示面板3 1 、 一數(shù)據(jù) 驅動電路32與 一 掃描驅動電路33 。該液晶顯示面板3 1包括一 上基板(圖未示)、 一下基板(圖未示)與 一 夾持在上基板與下基板 之間的液晶層(圖未示)，且在該下基板鄰近液晶層一側設置有一 用來控制液晶分子扭轉狀況的薄膜晶體管陣列(圖未示)。該掃描 驅動電路33輸出掃描信號以控制該液晶顯示面板31的薄膜晶 體管陣列的導通與截止狀態(tài)，該數(shù)據(jù)驅動電路32輸出數(shù)據(jù)信號 控制該液晶顯示面板31顯示畫面變化。該掃描驅動電路33與 該數(shù)據(jù)驅動電路32皆利用該移位寄存器20控制掃描信號與數(shù) 據(jù)信號的輸出時序，從而控制該液晶顯示面板3 1的顯示。該移 位寄存器20可與該液晶顯示裝置30的薄膜晶體管陣列在同一 制造工藝下形成。由于該移位寄存器20的各級移位寄存單元的輸出不存在信
號重疊現(xiàn)象，故 <吏4尋 -使用該移位寄存器20作為掃描驅動電路32與數(shù)據(jù)驅動電路33的液晶顯示裝置30在進行列掃描或行掃描 時，其輸出掃描信號與數(shù)據(jù)信號不會產(chǎn)生信號千擾，從而避免 顯示畫面出3見色差。
權利要求
1. 一種移位寄存器，其包括多個移位寄存單元，其特征在于兩相鄰的移位寄存單元所接收的兩個時鐘信號反相，每一移位寄存單元均包括一信號輸出電路、一信號輸入電路、一邏輯轉換電路與一邏輯穩(wěn)定電路，該信號輸出電路接收來自外部電路的第一時鐘信號，其包括一第一晶體管與一第二晶體管，該第一晶體管輸出該第一時鐘信號，該第二晶體管輸出一截止信號；該信號輸入電路接收前一移位寄存單元的信號輸出電路的輸出信號，并控制該信號輸出電路的第一晶體管的導通；該邏輯轉換電路接收該信號輸出電路的輸出信號以及一與該第一時鐘信號反相的第二時鐘信號，并控制該第二晶體管的導通與截止，且向其后一移位寄存單元輸出信號；該邏輯穩(wěn)定電路接收前一移位寄存單元邏輯轉換電路的輸出信號與其所在移位寄存單元邏輯轉換電路的輸出信號，且控制該第一晶體管的截止；當該信號輸入電路輸入導通信號時，該導通信號導通該第一晶體管與該邏輯轉換電路，使該第一時鐘信號經(jīng)由該第一晶體管輸出，同時該邏輯轉換電路輸出一截止信號，使該第二晶體管與該邏輯穩(wěn)定電路截止；反之，當該信號輸入電路輸入截止信號時，該邏輯轉換電路自動輸出一導通信號，使該第二晶體管導通，從而輸出一截止信號，同時使該邏輯穩(wěn)定電路導通，該邏輯穩(wěn)定電路使該第一晶體管截止。
2. 如權利要求1所述的移位寄存器，其特征在于每一移位寄存單元是由多個晶體管構成。
3. 如權利要求2所述的移位寄存器，其特征在于該晶體管 為PMOS型晶體管。
4. 如權利要求2所述的移位寄存器，其特征在于該信號輸 出電路進一步包括一第三晶體管、 一第四晶體管、 一第一輸出端 與 一 第二輸出端，該第 一 晶體管與該第三晶體管的柵極接收該信 號輸入電路的輸出信號，其漏極接收外部電路的時鐘信號，其源 極分別作為該移位寄存單元的第一輸出端與第二輸出端，該第三 晶體管與該第四晶體管的源極接收來自外部電路的高電平，其柵極接收該邏輯轉換電路的輸出信號，其漏極分別連接至該第 一 晶 體管與該第二晶體管的源極。
5. 如權利要求4所述的移位寄存器，其特征在于該邏輯轉 換電路包括 一 第五晶體管與 一 第六晶體管，該第五晶體管的源極 接收來自外部電路的高電平，其柵極連接至該第一輸出端，自其 漏極輸出該邏輯轉換電路的輸出信號，該第六晶體管的源極連接 至該第五晶體管的漏極，其柵極接收與該信號輸出電路的時鐘信 號相反的時鐘信號，其漏極接收來自外部電路的低電平。
6. 如權利要求2所述的移位寄存器，其特征在于該信號輸 入電路包括 一 第七晶體管與 一 第八晶體管，該第七晶體管的漏極 接收來自外部電路的低電平，其柵極接收前一移位寄存單元信號 輸出電路的輸出信號，其源極連接至該第八晶體管的漏極，該第 八晶體管的作用等同一電容器，其柵極接收來自外部的低電平， 并對低電平進行保持作用，同時自其源極輸出該信號輸入電路的 輸出信號。
7. 如權利要求2所述的移位寄存器，其特征在于該邏輯穩(wěn) 定電路包括 一 第九晶體管與 一 第十晶體管，該第九晶體管的源極 接收來自外部電路的高電平，其柵極接收前一移位寄存單元邏輯 穩(wěn)定電路的輸出信號，其漏極連接至該第十晶體管的源極，該第 十晶體管的柵極接收該邏輯轉換電路的輸出信號，其漏極將該信 號輸入電路的輸出信號拉至高電平。
8. 如權利要求2所述的移位寄存器，其特征在于該移位寄 存單元進一步包括一測試電路。
9. 如權利要求8所述的移位寄存器，其特征在于該測試電 路包括一第十一晶體管，其源極與柵極接收來自外部電路的測試 信號，其漏極為該信號輸出電路輸出信號。
10. —種液晶顯示裝置，其包括一液晶面板、 一數(shù)據(jù)驅動電路 及一掃描驅動電路，該數(shù)據(jù)驅動電路與該掃描驅動電路均包括一移位寄存器，其特征在于該移位寄存器是權利要求1至9中任 意一項所述的移位寄存器。
全文摘要
本發(fā)明涉及一種移位寄存器與采用該移位寄存器的液晶顯示裝置。該液晶顯示裝置包括一液晶面板、一數(shù)據(jù)驅動電路與一掃描驅動電路。該數(shù)據(jù)驅動電路與該掃描驅動電路均包括一移位寄存器。每一移位寄存器包括多個移位寄存單元，每一移位寄存單元均接收來自收外部電路的兩個時鐘信號，且兩相鄰的移位寄存單元所接收的時鐘信號相反，前一移位寄存單元的輸出信號為后一移位寄存單元的輸入信號。每一移位寄存單元均包括一信號輸出電路、一信號輸入電路與一邏輯轉換電路。該移位寄存器的輸出信號無重疊，采用該移位寄存器的液晶顯示裝置無色差。
文檔編號G11C19/00GK101211665SQ20061006461
公開日2008年7月2日 申請日期2006年12月29日 優(yōu)先權日2006年12月29日
發(fā)明者楊文輝, 陳思孝 申請人:群康科技(深圳)有限公司;群創(chuàng)光電股份有限公司