專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，尤其涉及一種與SRAM兼容并且采用鐵電存儲器或DRAM用于其存儲器核心的半導(dǎo)體存儲器件。
背景技術(shù)：
近年來，便攜式電話已經(jīng)非常普及，造成對為便攜式電話而配置的偽-SRAM有很高的需求。這種偽-SRAM包括與外部輸入信號異步操作的異步偽-SRAM；與諸如外部芯片使能信號的外部輸入信號同步操作、并且按時間順序內(nèi)部產(chǎn)生用于控制內(nèi)部操作的時鐘信號的同步偽-SRAM等。為了提高集成度，DRAM或鐵電存儲器(FeRAM鐵電RAM)用于這些偽-SRAM的存儲器核心，并且它們被批量生產(chǎn)。
如圖21所配置的偽-SRAM是常規(guī)使用的偽-SRAM的例子。圖21所示的偽-SRAM當(dāng)外部寫使能信號XWE上升時接收要寫入的數(shù)據(jù)，如圖22的時序圖所示。
偽-SRAM的其他例子是根據(jù)外部寫使能信號的下降沿接收要寫入的數(shù)據(jù)的偽-SRAM，如圖23和24所示(參見“Transistor GijutsuSPECIAL”No.25，CQ Publishing Co.，Ltd.，January 1，1991，p.23)；后寫(late-write)系統(tǒng)的偽-SRAM(參見日本特開平專利公開No.2003-308692)；根據(jù)外部芯片使能信號XCE的下降沿接收地址的偽-SRAM，并且所接收的地址可以在從外部芯片使能信號XCE的下降沿經(jīng)過(保持)某一時間段之后改變其值，如圖25和26所示(參見日本特開平專利公開No.10-106275)；等等。
然而，常規(guī)的偽-SRAM有以下的問題。在常規(guī)的偽-SRAM中，當(dāng)與外部芯片使能信號XCE同步地接收到地址時，一個周期完成，然后按照需要，根據(jù)外部寫使能信號XWE的轉(zhuǎn)換將要寫入的數(shù)據(jù)接收到芯片中。在這種方案中，當(dāng)作為讀出的結(jié)果造成數(shù)據(jù)破壞的鐵電存儲器或DRAM用于存儲器核心時，數(shù)據(jù)重寫操作變得必不可少。當(dāng)考慮到數(shù)據(jù)重寫操作的時間段時，周期時間變長，由此常規(guī)的偽-SRAM不適合于數(shù)據(jù)的高速輸入/輸出。
此外，已經(jīng)提出一種能夠高速連續(xù)傳輸數(shù)據(jù)的同步偽-SRAM，但是為了獲得這種高速傳輸，需要為外部參考時鐘信號單獨(dú)提供管腳，因此出現(xiàn)與SRAM兼容的問題。
此外，盡管可以通過利用外部芯片使能信號XCE為“H”電平的時間段(用于預(yù)充電的時間段)等的一部分來充分提供用于執(zhí)行重寫操作的時間段，但是如果在預(yù)充電的同時在外部芯片使能信號XCE中產(chǎn)生噪聲，則不能確保重寫所要求的足夠預(yù)充電時間。另外，如果在一個周期完成之前發(fā)生由于掉電造成的電壓下降，則不能確保足夠的預(yù)充電時間，由此在一些情況下使重寫操作不能完成。
如此一來，當(dāng)在外部芯片使能信號XCE的預(yù)充電時間當(dāng)中執(zhí)行重寫操作時，存在由于外部因素而不能一直確保重寫所要求的足夠時間段的問題。尤其當(dāng)使用鐵電存儲器時，數(shù)據(jù)保持是必須的，因此確保重寫操作的足夠時間段是很重要的。
如上所述，常規(guī)的偽-SRAM的問題在于數(shù)據(jù)可靠性和執(zhí)行高速處理。而且，除了上述問題，采用鐵電存儲器的偽-SRAM的問題在于噪聲容限和掉電情況下的數(shù)據(jù)保持。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種半導(dǎo)體存儲器件，該半導(dǎo)體存儲器件采用鐵電存儲器或DRAM用于其存儲器核心，與SRAM兼容并且能夠進(jìn)行高速數(shù)據(jù)傳輸操作同時保持?jǐn)?shù)據(jù)可靠性。
本發(fā)明的第一方案涉及一種半導(dǎo)體存儲器件。該半導(dǎo)體存儲器件包括包括存儲元件的存儲部分，在該存儲元件中作為讀出的結(jié)果破壞所存儲的內(nèi)容；定時器控制電路，用于當(dāng)?shù)谝换虻诙盘栂扔诹硗庖粋€處于無效狀態(tài)時輸出起始信號；定時器電路，用于在從輸出起始信號開始的一段預(yù)定時間內(nèi)輸出定時器信號；以及存儲部分控制電路，用于在從第一信號進(jìn)入有效狀態(tài)到停止輸出定時器信號的時間段當(dāng)中激活存儲部分，并且當(dāng)輸出定時器信號時執(zhí)行存儲部分的重寫。
本發(fā)明的第二方案涉及一種半導(dǎo)體存儲器件。該半導(dǎo)體存儲器件包括包括存儲元件的存儲部分，在該存儲元件中作為讀出的結(jié)果破壞所存儲的內(nèi)容；定時器控制電路，用于當(dāng)在數(shù)據(jù)讀出操作中第一信號進(jìn)入有效狀態(tài)時，或者當(dāng)在數(shù)據(jù)寫入操作中第一或第二信號先于另外一個處于無效狀態(tài)時輸出起始信號；定時器電路，用于在從輸出起始信號開始的預(yù)定時間段內(nèi)輸出定時器信號；以及存儲部分控制電路，用于在從第一信號進(jìn)入有效狀態(tài)到停止輸出定時器信號的時間段當(dāng)中激活存儲部分，并且當(dāng)輸出定時器信號時執(zhí)行存儲部分的重寫。
優(yōu)選即使當(dāng)所提供的電源電壓檢測信號指示電源電壓下降時，定時器控制電路也輸出起始信號。
此外，優(yōu)選第一信號是外部芯片使能信號，而第二信號是外部寫使能信號。
此外，優(yōu)選當(dāng)輸出定時器信號時，定時器控制電路防止輸入外部信號。
此外，優(yōu)選本發(fā)明的半導(dǎo)體存儲器件還包括操作控制電路，用于當(dāng)?shù)谝恍盘栠M(jìn)入有效狀態(tài)時接收第二信號，并且根據(jù)所接收的第二信號確定將要執(zhí)行的操作是數(shù)據(jù)讀出還是數(shù)據(jù)寫入；以及訪問電路，用于根據(jù)由操作控制電路所確定的操作來訪問存儲部分。
在這種情況下，優(yōu)選在從第一信號的轉(zhuǎn)換開始過去預(yù)定的一段時間之后，訪問電路根據(jù)第二信號是從無效狀態(tài)轉(zhuǎn)變?yōu)橛行顟B(tài)還是從有效狀態(tài)轉(zhuǎn)變?yōu)闊o效狀態(tài)來訪問存儲部分。
此外，第一信號可以是外部芯片使能信號，而第二信號可以是外部輸出使能信號。
此外，在本發(fā)明的半導(dǎo)體存儲器件中，當(dāng)?shù)诙盘栐趶牡谝恍盘栠M(jìn)入有效狀態(tài)開始的預(yù)定時間段內(nèi)執(zhí)行轉(zhuǎn)換時，可以通過內(nèi)部電路產(chǎn)生的信號來控制對存儲部分的訪問。
或者，在本發(fā)明的半導(dǎo)體存儲器件中，當(dāng)?shù)诙盘栐趶牡谝恍盘栠M(jìn)入有效狀態(tài)開始的預(yù)定時間段之后執(zhí)行轉(zhuǎn)換時，可以通過外部輸入的信號來控制對存儲部分的訪問。
此外，優(yōu)選存儲部分包括讀出放大器，用于接收從存儲元件讀出的數(shù)據(jù)；以及用于使讀出放大器和存儲元件之間斷開的開關(guān)，并且該開關(guān)在將從存儲元件讀出的數(shù)據(jù)接收到讀出放大器之后打開。
在這種情況下，優(yōu)選定時器電路在開關(guān)打開之后輸出定時器信號。
此外，優(yōu)選存儲元件包括鐵電單元。
或者，存儲元件可以包括動態(tài)單元。
根據(jù)本發(fā)明的半導(dǎo)體存儲器件，當(dāng)定時器電路輸出定時器信號時執(zhí)行存儲部分的數(shù)據(jù)重寫，因此確保了重寫的足夠時間段，由此提高數(shù)據(jù)保持的可靠性。
而且，當(dāng)電源電壓檢測信號表示電源電壓下降時，定時器控制電路輸出用于執(zhí)行重寫的起始信號，因此可以在電源電壓下降到等于或小于某個值之前執(zhí)行數(shù)據(jù)重寫，由此在電源電壓下降的情況下保護(hù)數(shù)據(jù)。
而且，在存儲部分的重寫期間，防止外部信號輸入，因此不會由于包含在外部信號中的噪聲而使重寫中斷，由此提高數(shù)據(jù)保持的可靠性。
而且，根據(jù)本發(fā)明的半導(dǎo)體存儲器件，與外部信號同步的數(shù)據(jù)讀出或數(shù)據(jù)寫入是可能的，由此使高速數(shù)據(jù)輸入/輸出成為可能。
而且，與從SRAM輸入的信號同步的數(shù)據(jù)讀出或數(shù)據(jù)寫入是可能的，由此允許提供與SRAM兼容的高速半導(dǎo)體存儲器件。
而且，本發(fā)明的半導(dǎo)體存儲器件可以在由內(nèi)部電路控制的操作和由外部信號控制的操作之間進(jìn)行切換，允許根據(jù)預(yù)期的目標(biāo)對操作進(jìn)行切換，由此提高便利程度。
而且，本發(fā)明的半導(dǎo)體存儲器件可以將讀出的數(shù)據(jù)接收到讀出放大器，允許位線和具有大量負(fù)載的存儲元件與讀出放大器之間斷開，由此使高速數(shù)據(jù)輸入/輸出成為可能。
通過以下結(jié)合附圖對本發(fā)明進(jìn)行的詳細(xì)說明，本發(fā)明的這些和其他目的、特征、方案以及優(yōu)點(diǎn)將變得更加顯而易見。
附圖簡述

圖1是根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件的結(jié)構(gòu)圖；圖2是示出圖1所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖3A是示出在圖1所示的半導(dǎo)體存儲器件中與外部芯片使能信號XCE的“H”轉(zhuǎn)換同步的寫入操作的時序圖；圖3B是示出在圖1所示的半導(dǎo)體存儲器件中與外部寫使能信號XWE的“H”轉(zhuǎn)換同步的寫入操作的時序圖；圖4是根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件的可選結(jié)構(gòu)圖；圖5是示出圖4所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖6是根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件的又一可選結(jié)構(gòu)圖；圖7A是示出圖6所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖7B是示出圖6所示的半導(dǎo)體存儲器件的寫入操作的時序圖；圖8是根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件的又一可選結(jié)構(gòu)圖；圖9是示出圖8所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖10是根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件的又一可選例子；圖11是示出圖10所示的半導(dǎo)體存儲器件的寫入操作的時序圖；圖12是根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器件的結(jié)構(gòu)圖；圖13是示出圖12所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖14是示出圖12所示的半導(dǎo)體存儲器件的寫入操作的時序圖；圖15是根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器件的可選結(jié)構(gòu)圖；圖16A是示出圖15所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖16B是示出圖15所示的半導(dǎo)體存儲器件的寫入操作的時序圖；圖17A是示出圖15所示的半導(dǎo)體存儲器件的可選讀出操作的時序圖；圖17B是示出圖15所示的半導(dǎo)體存儲器件的可選寫入操作的時序圖；圖18是根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器件的又一可選結(jié)構(gòu)圖；圖19A是示出圖18所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖19B是示出圖18所示的半導(dǎo)體存儲器件的寫入操作的時序圖；圖20是示出圖18所示的半導(dǎo)體存儲器件的讀出操作的時序圖；圖21是常規(guī)偽-SRAM的結(jié)構(gòu)圖；圖22是示出圖21所示的偽-SRAM的操作的時序圖；圖23是常規(guī)偽-SRAM的結(jié)構(gòu)圖；圖24是示出圖23所示的偽-SRAM的操作的時序圖；圖25是常規(guī)偽-SRAM的結(jié)構(gòu)圖；以及圖26是示出圖25所示的偽-SRAM的操作的時序圖。
優(yōu)選實施例第一實施例以下，參考附圖對根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件進(jìn)行說明。圖1是示出根據(jù)本實施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的示圖。
圖1所示的半導(dǎo)體存儲器件包括存儲核心6；重寫定時器7、存儲核心控制電路8；輸入緩沖器電路9和13；轉(zhuǎn)換沿檢測電路10、11和15；內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12；內(nèi)部寫使能信號產(chǎn)生電路14；讀/寫控制電路16；數(shù)據(jù)訪問電路17；以及重寫定時器控制電路18。
存儲核心6是包括存儲單元1、單元板2、字線3、位線4、以及讀出放大器5的鐵電存儲器。存儲單元1是在電容器絕緣膜上具有鐵電材料的存儲單元。設(shè)置單元板2以將數(shù)據(jù)寫到存儲單元1。設(shè)置字線3和位線4以從多個存儲單元1當(dāng)中選擇一個存儲單元1，并且讀和/或?qū)憯?shù)據(jù)。讀出放大器5是用于放大經(jīng)位線4讀出的數(shù)據(jù)的放大電路。
輸入緩沖器電路9和13是分別用于外部輸入到圖1所示的半導(dǎo)體存儲器件的外部芯片使能信號XCE和外部寫使能信號XWE緩沖器電路。轉(zhuǎn)換沿檢測電路10和11分別檢測外部芯片使能信號XCE的下降和上升轉(zhuǎn)換。轉(zhuǎn)換沿檢測電路15檢測外部寫使能信號XWE的上升轉(zhuǎn)換。
當(dāng)轉(zhuǎn)換沿檢測電路10檢測到外部芯片使能信號XCE的下降轉(zhuǎn)換時，內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12產(chǎn)生內(nèi)部芯片使能信號INTCE，并且將所產(chǎn)生的內(nèi)部芯片使能信號INTCE輸出到存儲核心控制電路8和內(nèi)部寫使能信號產(chǎn)生電路14。
內(nèi)部寫使能信號產(chǎn)生電路14除了接收內(nèi)部芯片使能信號INTCE之外還接收從輸入緩沖器電路13輸出的外部寫使能信號XWE。內(nèi)部寫使能信號產(chǎn)生電路14響應(yīng)所輸入的外部寫使能信號XWE而產(chǎn)生內(nèi)部寫使能信號INTWE，并且將所產(chǎn)生的內(nèi)部寫使能信號INTWE輸出到讀/寫控制電路16和重寫定時器控制電路18。
當(dāng)轉(zhuǎn)換沿檢測電路11檢測到外部芯片使能信號XCE的上升轉(zhuǎn)換時，或者當(dāng)轉(zhuǎn)換沿檢測電路15檢測到外部寫使能信號XWE的上升轉(zhuǎn)換時，重寫定時器控制電路18激活重寫定時器7。激活的重寫定時器7將定時器信號輸出到存儲核心控制電路8。在輸入定時器信號的同時，存儲核心控制電路8將數(shù)據(jù)重寫到存儲核心6。
讀/寫控制電路16接收由內(nèi)部寫使能信號產(chǎn)生電路14輸出的內(nèi)部寫使能信號INTWE。讀/寫控制電路16根據(jù)輸入的內(nèi)部寫使能信號INTWE控制針對存儲核心6執(zhí)行的讀出操作或?qū)懭氩僮?。通過數(shù)據(jù)訪問電路17執(zhí)行對存儲核心6的讀出或?qū)懭氩僮鳌?br> 以下，參考附圖對根據(jù)本實施例的半導(dǎo)體存儲器件的操作進(jìn)行說明。圖2是示出根據(jù)本實施例的半導(dǎo)體存儲器件的讀出操作的時序圖。圖3A和3B是各自示出根據(jù)本實施例的半導(dǎo)體存儲器件的寫入操作的時序圖。
如下所述在根據(jù)本實施例的半導(dǎo)體存儲器件中執(zhí)行數(shù)據(jù)讀出和數(shù)據(jù)寫入。當(dāng)轉(zhuǎn)換沿檢測電路10檢測到外部芯片使能信號XCE的下降轉(zhuǎn)換(以下稱為“L”轉(zhuǎn)換)時，內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12產(chǎn)生內(nèi)部芯片使能信號INTCE，并且將內(nèi)部芯片使能信號INTCE輸出到存儲核心控制電路8。當(dāng)輸入內(nèi)部芯片使能信號INTCE時，存儲核心控制電路8被激活，并且準(zhǔn)備訪問存儲核心6。
而且，本實施例的半導(dǎo)體存儲器件與外部芯片使能信號XCE的“L”轉(zhuǎn)換同步地接收外部寫使能信號XWE和外部地址信號ADD。半導(dǎo)體存儲器件根據(jù)外部寫使能信號XWE的電平來確定是執(zhí)行讀出操作還是執(zhí)行寫入操作，并且從內(nèi)部寫使能信號產(chǎn)生電路14輸出表示讀出或?qū)懭氩僮鞯膬?nèi)部寫使能信號INTWE。此外，本實施例的半導(dǎo)體存儲器件根據(jù)所接收的外部地址信號ADD在存儲核心6中選擇想要的存儲單元1，并且通過讀/寫控制電路16和數(shù)據(jù)訪問電路17訪問存儲核心6。
如下所述來確定是執(zhí)行讀出還是寫入操作。當(dāng)外部芯片使能信號XCE處于“L”轉(zhuǎn)換時，如果外部寫使能信號XWE處于“H”電平，則執(zhí)行讀出操作，并且如果外部寫使能信號XWE處于“L”電平，則執(zhí)行寫入操作。
在讀出操作中，與外部輸出使能信號XOE的“L”轉(zhuǎn)換同步地從存儲單元1輸出數(shù)據(jù)DOUT，如圖2所示。
存儲核心6是鐵電存儲器，因此從存儲核心6讀出數(shù)據(jù)是破壞性的讀出，由此需要重寫讀出的數(shù)據(jù)。相應(yīng)地，在從存儲單元1讀出數(shù)據(jù)之后，本實施例的半導(dǎo)體存儲器件與外部芯片使能信號XCE的上升轉(zhuǎn)換(以下稱為“H”轉(zhuǎn)換)同步地激活重寫定時器7，并且在輸出數(shù)據(jù)DOUT的同時或之后將從存儲單元1讀出的數(shù)據(jù)重寫到存儲單元1。
之后，隨著重寫定時器7操作的完成，存儲單元1的重寫結(jié)束。然后，內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12使內(nèi)部芯片使能信號INTCE無效(“L”轉(zhuǎn)換)以結(jié)束芯片操作。
另一方面，在寫入操作中，與外部寫使能信號XWE的“H”轉(zhuǎn)換同步地接收外部輸入數(shù)據(jù)信號DIN，如圖3A和3B所示，然后將外部輸入數(shù)據(jù)信號DIN寫到外部地址信號ADD指定的存儲單元1。
當(dāng)執(zhí)行鐵電存儲器的數(shù)據(jù)寫時，為了確保準(zhǔn)確的數(shù)據(jù)寫，還要求存儲單元1的數(shù)據(jù)重寫。通過與先于另外一個發(fā)生的外部芯片使能信號XCE的“H”轉(zhuǎn)換(圖3A)或外部寫使能信號XWE的“H”轉(zhuǎn)換(圖3B)同步激活重寫定時器7來執(zhí)行數(shù)據(jù)寫操作之后的該重寫操作。之所以如此的原因是配置本實施例的半導(dǎo)體存儲器件，使得與先于另外一個發(fā)生的外部芯片使能信號XCE的“H”轉(zhuǎn)換或外部寫使能信號XWE的“H”轉(zhuǎn)換同步地接收外部輸入數(shù)據(jù)信號DIN。
之后，與讀出操作類似，隨著重寫定時器7操作的完成，存儲單元1的重寫結(jié)束。最后，使內(nèi)部芯片使能信號INTCE無效，以結(jié)束芯片操作。
如上所述，本實施例的半導(dǎo)體存儲器件在數(shù)據(jù)讀期間或之后，要不然就在數(shù)據(jù)寫之后激活重寫定時器7，以將數(shù)據(jù)重寫到存儲單元1。因此，確保了重寫操作足夠的時間段，由此提高數(shù)據(jù)保持的可靠性。
接下來，對根據(jù)本實施例的半導(dǎo)體存儲器件的可選例子進(jìn)行說明。圖4是示出根據(jù)本實施例的半導(dǎo)體存儲器件的可選例子的示圖。圖4所示的半導(dǎo)體存儲器件和圖1所示的半導(dǎo)體存儲器件的區(qū)別在于在圖4所示的半導(dǎo)體存儲器件中，將內(nèi)部芯片使能信號INTCE輸入到重寫定時器控制電路18。
圖5是示出圖4所示的半導(dǎo)體存儲器件的讀出操作的時序圖。在讀出操作中，圖4所示的半導(dǎo)體存儲器件與內(nèi)部芯片使能信號INTCE同步地激活重寫定時器7，以與數(shù)據(jù)DOUT的輸出同時執(zhí)行重寫。如此，本實施例的半導(dǎo)體存儲器件可以與內(nèi)部芯片使能信號INTCE同步而不是與外部芯片使能信號XCE同步，也就是說，利用內(nèi)部時序。注意，在寫入操作之后執(zhí)行的對存儲單元1的重寫操作與圖3B所示的情況類似，因此省略其說明。
可以如圖6所示那樣配置本實施例的半導(dǎo)體存儲器件。圖1所示的半導(dǎo)體存儲器件和圖6所示的半導(dǎo)體存儲器件的區(qū)別在于在圖6所示的半導(dǎo)體存儲器件中，將電源電壓檢測信號輸入到讀/寫控制電路16和重寫定時器控制電路18。
考慮到操作完成之前外部輸入信號所引起的電源電壓下降的情況來配置圖6所示的半導(dǎo)體存儲器件。更具體地講，圖6所示的半導(dǎo)體存儲器件在電源電壓下降到等于或小于某個值之前執(zhí)行重寫操作，由此保護(hù)存儲在存儲單元1中的數(shù)據(jù)。
圖7A和7B是圖6所示的半導(dǎo)體存儲器件的時序圖。在圖6所示的半導(dǎo)體存儲器件中，當(dāng)電源電壓在讀出操作(圖7A)或?qū)懭氩僮?圖7B)期間下降到等于或小于某個值時，電源電壓檢測信號執(zhí)行“L”轉(zhuǎn)換，并且與電源電壓檢測信號的“L”轉(zhuǎn)換同步地激活重寫定時器7。通過以這種時序激活重寫定時器7以重寫數(shù)據(jù)，可以在電源電壓下降的情況下執(zhí)行數(shù)據(jù)保護(hù)。
圖8示出考慮到圖4所示的半導(dǎo)體存儲器件的電源電壓下降的情況而配置的半導(dǎo)體存儲器件的結(jié)構(gòu)。圖4所示的半導(dǎo)體存儲器件和圖8所示的半導(dǎo)體存儲器件的區(qū)別在于在圖8所示的半導(dǎo)體存儲器件中，將電源電壓檢測信號輸入到重寫定時器控制電路18。
圖9是示出圖8所示的半導(dǎo)體存儲器件的讀出操作的時序圖。在圖8所示的半導(dǎo)體存儲器件中，當(dāng)電源電壓在讀出操作期間下降到等于或小于某個值時，與內(nèi)部芯片使能信號INTCE同步地執(zhí)行重寫，如圖9所示，并且不與電源電壓檢測信號的轉(zhuǎn)換同步。另一方面，在寫入操作中，以與圖6所示的半導(dǎo)體存儲器件中執(zhí)行的方式相似的方式、與電源電壓檢測信號的“L”轉(zhuǎn)換同步地執(zhí)行重寫。圖8所示的半導(dǎo)體存儲器件的寫入操作的時序圖與圖7B所示的時序圖相似，因此省略其詳細(xì)說明。
可以如圖10所示那樣配置本實施例的半導(dǎo)體存儲器件。圖6所示的半導(dǎo)體存儲器件和圖10所示的半導(dǎo)體存儲器件的區(qū)別在于在圖10的半導(dǎo)體存儲器件中，接收完成信號從讀/寫控制電路16輸出到重寫定時器控制電路18。在寫入操作期間，在將外部輸入數(shù)據(jù)信號DIN經(jīng)讀出放大器5傳輸?shù)轿痪€4之后，輸出接收完成信號。
圖11是示出圖10所示的半導(dǎo)體存儲器件執(zhí)行的寫入操作的時序圖。當(dāng)正在從外部源接收數(shù)據(jù)時，如果電源電壓下降到等于或小于某個值并且電源電壓檢測信號執(zhí)行“L”轉(zhuǎn)換，則圖10所示的半導(dǎo)體存儲器件將數(shù)據(jù)接收到讀出放大器5，將數(shù)據(jù)從讀出放大器5傳輸?shù)轿痪€4，然后將接收完成信號輸出到重寫定時器控制電路18用于激活重寫定時器7。通過如上所述在將數(shù)據(jù)傳輸?shù)轿痪€4之后執(zhí)行重寫，可以提高數(shù)據(jù)保持的可靠性。
在本實施例的半導(dǎo)體存儲器件的所有例子中，在內(nèi)部完成重寫操作，并且在重寫期間不輸入外部信號，因為當(dāng)開始重寫操作時，將重寫操作信號從重寫定時器控制電路18輸出到內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12，并且內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12由此停止接收外部信號。如此，可以防止重寫操作由于包含在外部輸入信號中的噪聲而中斷，由此允許確保足夠的重寫時間。相應(yīng)地，可以提高半導(dǎo)體存儲器件中數(shù)據(jù)保持的可靠性。
如上所述，本實施例的半導(dǎo)體存儲器件是與異步SRAM所使用的輸入/輸出方案相兼容的半導(dǎo)體存儲器件，并且其在數(shù)據(jù)讀出操作期間或之后，要不然就在數(shù)據(jù)寫入操作之后激活重寫定時器7用于執(zhí)行存儲單元1的數(shù)據(jù)重寫。通過利用上述數(shù)據(jù)重寫方法，本實施例的半導(dǎo)體存儲器件可以為重寫操作確保足夠的時間，由此可以提高數(shù)據(jù)保持的可靠性。而且，通過利用電源電壓檢測信號，本實施例的半導(dǎo)體存儲器件激活重寫定時器7用于執(zhí)行數(shù)據(jù)重寫。相應(yīng)地，在電源電壓下降到等于或小于某個值之前執(zhí)行數(shù)據(jù)重寫，由此在電源電壓下降的情況下保護(hù)數(shù)據(jù)。
而且，在本實施例的半導(dǎo)體存儲器件中，采用鐵電存儲器用于存儲核心，由此與SRAM兼容并且仍然能夠提供集成度比SRAM更高的半導(dǎo)體存儲器件。
第二實施例以下，參考附圖對根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器件進(jìn)行說明。圖12是示出本實施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的示圖。
本實施例的半導(dǎo)體存儲器件是將轉(zhuǎn)換沿檢測電路19和鎖存電路20加入其中的圖10所示的第一實施例的半導(dǎo)體存儲器件。轉(zhuǎn)換沿檢測電路19檢測外部寫使能信號XWE的下降轉(zhuǎn)換。鎖存電路20接收和保持外部寫使能信號XWE。
以下，參考附圖對根據(jù)本實施例的半導(dǎo)體存儲器件的操作進(jìn)行說明。圖13和14是分別示出本實施例的半導(dǎo)體存儲器件的讀出和寫入操作的時序圖。
在本實施例的半導(dǎo)體存儲器件中，如下所述執(zhí)行數(shù)據(jù)讀和數(shù)據(jù)寫。當(dāng)轉(zhuǎn)換沿檢測電路10檢測到外部芯片使能信號XCE的“L”轉(zhuǎn)換時，內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12產(chǎn)生內(nèi)部芯片使能信號INTCE，并且將內(nèi)部芯片使能信號INTCE輸出到存儲核心控制電路8。當(dāng)輸入內(nèi)部芯片使能信號INTCE時，激活存儲核心控制電路8，并且準(zhǔn)備訪問存儲核心6。
而且，本實施例的半導(dǎo)體存儲器件與外部芯片使能信號XCE的“L”轉(zhuǎn)換同步地接收外部寫使能信號XWE，并且在鎖存電路20中保持所接收到的外部寫使能信號XWE。
在本實施例的半導(dǎo)體存儲器件中，根據(jù)與外部芯片使能信號XCE的“L”轉(zhuǎn)換同步地存儲在鎖存電路20中的外部寫使能信號XWE的電平確定是執(zhí)行讀出操作還是執(zhí)行寫入操作。上述確定的操作保持不變，直到外部芯片使能信號XCE變?yōu)椤癏”電平為止。換言之，上述確定的讀出或?qū)懭氩僮鞑浑S著外部寫使能信號XWE的隨后轉(zhuǎn)換而改變，除非外部芯片使能信號XCE變?yōu)椤癏”電平。
而且，本實施例的半導(dǎo)體存儲器件與外部芯片使能信號XCE的“L”轉(zhuǎn)換同步地接收外部地址信號(外部ADD)中的行地址A1，并且通過讀/寫控制電路16和數(shù)據(jù)訪問電路17訪問存儲核心6。
之后，本實施例的半導(dǎo)體存儲器件與外部寫使能信號XWE的轉(zhuǎn)換同步地執(zhí)行數(shù)據(jù)讀出或數(shù)據(jù)寫入。以下，對這些操作進(jìn)行說明。
在讀出操作中，與外部寫使能信號XWE的“L”轉(zhuǎn)換同步，分別接收外部地址信號中的列地址A2到A4(參見圖13)。另一方面，在寫入操作中，與外部寫使能信號XWE的“H”轉(zhuǎn)換同步，分別接收列地址A6到A8和外部輸入數(shù)據(jù)信號D6到D8(DIN)(參見圖14)。
而且，在讀出操作中，根據(jù)所接收到的行地址指定字線3，并且將數(shù)據(jù)從連接到所指定的字線3的存儲單元1開始讀出到讀出放大器5。之后，與外部寫使能信號XWE的“L”轉(zhuǎn)換同步，從讀出放大器5分別讀出分別與列地址相應(yīng)的存儲單元1中的數(shù)據(jù)D2到D4(圖13中的DOUT)。
而且，在寫入操作中，根據(jù)所接收到的行地址指定字線3，之后，與外部寫使能信號XWE的“H”轉(zhuǎn)換同步，分別將外部輸入數(shù)據(jù)D6到D8(DIN)寫到分別與列地址相應(yīng)的存儲單元1。
如上所述，本實施例的半導(dǎo)體存儲器件與外部芯片使能信號XCE的“L”轉(zhuǎn)換同步地將外部寫使能信號XWE接收到鎖存電路20，保持所接收到的外部寫使能信號XWE，并且相應(yīng)于所保持的外部寫使能信號XWE的電平執(zhí)行讀出或?qū)懭氩僮?，直到外部芯片使能信號XCE變?yōu)椤癏”電平為止。而且，在讀出操作中，本實施例的半導(dǎo)體存儲器件與外部寫使能信號XWE的“L”轉(zhuǎn)換同步地讀數(shù)據(jù)，并且，另一方面，在寫入操作中，與外部寫使能信號XWE的“H”轉(zhuǎn)換同步地寫數(shù)據(jù)。相應(yīng)地，可以執(zhí)行數(shù)據(jù)的高速輸入/輸出。
而且，在讀出或?qū)懭氩僮髦?，通過與外部芯片使能信號XCE的“H”轉(zhuǎn)換同步地激活重寫定時器7來執(zhí)行存儲單元1的重寫操作。之后，隨著重寫定時器7操作的結(jié)束，存儲單元1的重寫結(jié)束，內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12使內(nèi)部芯片使能信號INTCE無效，以結(jié)束芯片操作。
接下來，對根據(jù)本實施例的半導(dǎo)體存儲器件的可選例子進(jìn)行說明。圖15是根據(jù)本實施例的半導(dǎo)體存儲器件的可選例子。圖15所示的半導(dǎo)體存儲器件是將時序檢測電路21加入其中的圖12的半導(dǎo)體存儲器件。
圖15所示的半導(dǎo)體存儲器件的特征在于該半導(dǎo)體存儲器件允許在與外部寫使能信號XWE同步的高速數(shù)據(jù)輸入/輸出操作和與外部芯片使能信號XCE同步的內(nèi)部完成操作之間進(jìn)行切換。更具體地講，當(dāng)從外部芯片使能信號XCE的“L”轉(zhuǎn)換開始過去某一時間段時，將INTCED信號從時序檢測電路21輸出到讀/寫控制電路16，然后確定圖15所示的半導(dǎo)體存儲器件要執(zhí)行的操作。
這里，內(nèi)部完成操作是通過當(dāng)從外部芯片使能信號XCE的“L”轉(zhuǎn)換所引起的操作開始過去某一段時間時不管外部輸入信號的類型而執(zhí)行重寫操作來完成芯片操作。
圖16A和16B是分別示出圖15所示的半導(dǎo)體存儲器件的讀出或?qū)懭氩僮鞯臅r序圖。圖16顯示出當(dāng)從外部芯片使能信號XCE的“L”轉(zhuǎn)換開始過去一段時間T1時，從時序檢測電路21輸出INTCED信號。這里，例如，根據(jù)內(nèi)部時序例如讀出放大器5的起始時刻來設(shè)定時間段T1。
在讀出操作中，圖15所示的半導(dǎo)體存儲器件可以通過在從外部芯片使能信號XCE的“L”轉(zhuǎn)換開始的時間段T1內(nèi)為外部寫使能信號XWE執(zhí)行“L”轉(zhuǎn)換來執(zhí)行內(nèi)部完成操作，如圖16A所示。
而且，在寫入操作中，圖15所示的半導(dǎo)體存儲器件可以通過在從外部芯片使能信號XCE的“L”轉(zhuǎn)換開始的時間段T1內(nèi)為外部寫使能信號XWE執(zhí)行“H”轉(zhuǎn)換來執(zhí)行內(nèi)部完成操作，如圖16B所示。
而且，通過與內(nèi)部芯片使能信號INTCE同步地激活重寫定時器7來執(zhí)行讀出或?qū)懭氩僮髦蟮闹貙懖僮鳌Ｖ貙懚〞r器7可以設(shè)置有專用于重寫的定時器電路，或者用于內(nèi)部完成操作的定時器電路可以用作重寫定時器7。
而且，圖15所示的半導(dǎo)體存儲器件可以通過在從外部芯片使能信號XCE的“L”轉(zhuǎn)換開始的時間段T1之后為外部寫使能信號XWE執(zhí)行轉(zhuǎn)換來執(zhí)行高速數(shù)據(jù)輸入/輸出操作，如圖17A和17B所示。該操作類似于圖12所示的半導(dǎo)體存儲器件的操作，因此省略其說明。
可以如圖18所示那樣配置本實施例的半導(dǎo)體存儲器件。圖18所示的半導(dǎo)體存儲器件和圖15所示的半導(dǎo)體存儲器件的區(qū)別在于在圖18的半導(dǎo)體存儲器件中，在位線4和讀出放大器5之間設(shè)置開關(guān)22。開關(guān)22根據(jù)從存儲核心控制電路8輸出的控制信號23打開和閉合。
圖18所示的半導(dǎo)體存儲器件的特征在于在通過閉合開關(guān)22而將數(shù)據(jù)從存儲單元1接收到讀出放大器5中之后，通過打開開關(guān)22使存儲單元1和讀出放大器5斷開。
在讀出操作中，在圖18所示的半導(dǎo)體存儲器件中，通過打開開關(guān)22，可以減小施加在位線4上的負(fù)載，由此位線4上的信號執(zhí)行轉(zhuǎn)換要快于不設(shè)置開關(guān)的情況。相應(yīng)地，使得能夠進(jìn)行高速讀出操作。而且，在寫入操作中，通過減小施加在位線4上的負(fù)載，減小了重寫數(shù)據(jù)期間用于充電和放電的負(fù)載量，由此減小充電和放電電流并且允許高速重寫。
此外，通過利用開關(guān)22使存儲單元1和讀出放大器5之間斷開，只將要重寫的最后數(shù)據(jù)寫到存儲單元1，由此減小存儲單元數(shù)據(jù)重寫的數(shù)量。相應(yīng)地，可以抑制存儲單元的退化。
通過根據(jù)控制信號23打開開關(guān)22并且通過以與讀出操作和寫入操作中執(zhí)行的方式相似的方式激活重寫定時器7來執(zhí)行存儲單元1的數(shù)據(jù)重寫。
圖19A和19B是示出圖18所示的半導(dǎo)體存儲器件的操作的時序圖。圖19A示出圖18所示的半導(dǎo)體存儲器件的讀出操作，而圖19B示出圖18所示的半導(dǎo)體存儲器件的寫入操作。此外，圖20是示出圖18所示的半導(dǎo)體存儲器件的讀出操作的可選例子的時序圖。
在讀出操作中，圖18所示的半導(dǎo)體存儲器件與外部芯片使能信號XCE的“L”轉(zhuǎn)換同步地接收外部地址信號(外部ADD)中的行地址A1。隨后，與外部寫使能信號XWE的“L”轉(zhuǎn)換同步，該半導(dǎo)體存儲器件分別接收外部地址信號中的列地址A2到A4(參見圖19A和20)。與外部寫使能信號XWE的“L”轉(zhuǎn)換同步，該半導(dǎo)體存儲器件分別通過讀出放大器5從分別與列地址相應(yīng)的存儲單元1讀出數(shù)據(jù)D2到D4(圖19A中的DOUT)。
而且，在寫入操作中，與外部寫使能信號XWE的“H”轉(zhuǎn)換同步，該半導(dǎo)體存儲器件分別接收外部信號中的列地址A6到A8和外部輸入數(shù)據(jù)信號D6到D8(DIN)(參見圖19B)。
通過與外部芯片使能信號XCE的“H”轉(zhuǎn)換同步地打開開關(guān)22(SSW的“H”轉(zhuǎn)換)，并且進(jìn)一步通過激活重寫定時器7來執(zhí)行對存儲單元1的重寫操作，如圖19A和19B所示。
或者，在讀出操作的可選例子中，可以通過在從存儲單元1讀出(SSW的“H”轉(zhuǎn)換)數(shù)據(jù)并且將其輸出到讀出放大器5之后打開開關(guān)22(SSW的“L”轉(zhuǎn)換)并激活重寫定時器7來執(zhí)行對存儲單元1的重寫操作。在這種情況下，與圖19A所示的操作中用去的時間相比，可以縮短周期時間。
如上所述，根據(jù)本實施例的半導(dǎo)體存儲器件與SRAM中使用的外部寫使能信號XWE同步地執(zhí)行數(shù)據(jù)讀出和寫入操作，由此允許高速數(shù)據(jù)輸入/輸出。
注意，用于在數(shù)據(jù)讀出或數(shù)據(jù)寫入中同步的信號不限于外部寫使能信號XWE。也可以使用其他的輸入信號例如外部輸出使能信號XOE來代替外部寫使能信號XWE。
而且，在根據(jù)第一和第二實施例的半導(dǎo)體存儲器件中，使用鐵電存儲器用于存儲核心，但DRAM也可以用于存儲核心。
而且，可以使所有信號的邏輯反轉(zhuǎn)。換言之，在上面的說明和附圖中，“H”可以變?yōu)椤癓”，而“L”可以變?yōu)椤癏”，并且仍然可以執(zhí)行相似的操作并可以取得相似的效果。
而且，可以通過內(nèi)部芯片使能信號產(chǎn)生/鎖存電路12來延遲內(nèi)部芯片使能信號INTCE。
如上所述，本發(fā)明的半導(dǎo)體存儲器件與SRAM兼容，并且能夠進(jìn)行高速數(shù)據(jù)傳輸操作同時保持?jǐn)?shù)據(jù)可靠性，由此可應(yīng)用于要求大量存儲器的緊湊裝置。
盡管對本發(fā)明進(jìn)行了詳細(xì)說明，但是前面的說明在所有方面都是示例性的而不是限制性的。應(yīng)該理解的是，在不背離本發(fā)明范圍的情況下可以做出許多其他修改和變化。
權(quán)利要求
1.一種用于執(zhí)行數(shù)據(jù)重寫的半導(dǎo)體存儲器件，包括存儲部分，包括存儲元件，在該存儲元件中作為讀出的結(jié)果破壞了所存儲的內(nèi)容；定時器控制電路，用于當(dāng)?shù)谝换虻诙盘栂扔诹硗庖粋€進(jìn)入無效狀態(tài)時輸出起始信號；定時器電路，用于在從輸出所述起始信號開始的預(yù)定時間段內(nèi)輸出定時器信號；以及存儲部分控制電路，用于在從所述第一信號進(jìn)入有效狀態(tài)到停止輸出所述定時器信號的時間段當(dāng)中激活所述存儲部分，并且當(dāng)輸出所述定時器信號時執(zhí)行所述存儲部分的重寫。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中即使當(dāng)所提供的電源電壓檢測信號指示電源電壓下降時，所述定時器控制電路也輸出所述起始信號。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述第一信號是外部芯片使能信號，而所述第二信號是外部寫使能信號。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中當(dāng)輸出所述定時器信號時，所述定時器控制電路防止輸入外部信號。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，還包括操作控制電路，用于當(dāng)所述第一信號進(jìn)入有效狀態(tài)時接收所述第二信號，并且根據(jù)所接收到的第二信號確定要執(zhí)行的操作是數(shù)據(jù)讀出還是數(shù)據(jù)寫入；以及訪問電路，用于根據(jù)由所述操作控制電路所確定的操作來訪問所述存儲部分。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中在從所述第一信號的轉(zhuǎn)換開始過去預(yù)定時間段之后，所述訪問電路根據(jù)所述第二信號是從無效狀態(tài)轉(zhuǎn)變?yōu)橛行顟B(tài)還是從有效狀態(tài)轉(zhuǎn)變?yōu)闊o效狀態(tài)來訪問所述存儲部分。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，其中所述第一信號是外部芯片使能信號，而所述第二信號是外部寫使能信號。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，其中所述第一信號是外部芯片使能信號，而所述第二信號是外部輸出使能信號。
9.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中當(dāng)所述第二信號在從所述第一信號進(jìn)入有效狀態(tài)開始的預(yù)定時間段內(nèi)執(zhí)行轉(zhuǎn)換時，通過由內(nèi)部電路產(chǎn)生的信號來控制對所述存儲部分的訪問。
10.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲器件，其中當(dāng)所述第二信號在從所述第一信號進(jìn)入有效狀態(tài)開始過去預(yù)定時間段之后執(zhí)行轉(zhuǎn)換時，通過外部輸入的信號來控制對所述存儲部分的訪問。
11.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲器件，其中所述存儲部分包括讀出放大器，用于接收從所述存儲元件讀出的數(shù)據(jù)；以及開關(guān)，用于使所述讀出放大器和所述存儲元件之間斷開，并且在將從所述存儲元件讀出的數(shù)據(jù)接收到所述讀出放大器中之后，該開關(guān)打開。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲器件，其中所述定時器電路在所述開關(guān)打開之后輸出所述定時器信號。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述存儲元件包括鐵電單元。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器件，其中所述存儲元件包括動態(tài)單元。
15.一種用于執(zhí)行數(shù)據(jù)重寫的半導(dǎo)體存儲器件，包括存儲部分，包括存儲元件，在該存儲元件中作為讀出的結(jié)果破壞了所存儲的內(nèi)容；定時器控制電路，用于當(dāng)在數(shù)據(jù)讀出操作中第一信號進(jìn)入有效狀態(tài)時，或者當(dāng)在數(shù)據(jù)寫入操作中所述第一或第二信號先于另外一個進(jìn)入無效狀態(tài)時輸出起始信號；定時器電路，用于在從輸出所述起始信號開始的預(yù)定時間段內(nèi)輸出定時器信號；以及存儲部分控制電路，用于在從所述第一信號進(jìn)入有效狀態(tài)到停止輸出所述定時器信號的時間段當(dāng)中激活所述存儲部分，并且當(dāng)正在輸出所述定時器信號時執(zhí)行所述存儲部分的重寫。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，其中即使當(dāng)所提供的電源電壓檢測信號表示電源電壓下降時，所述定時器控制電路也輸出所述起始信號。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，其中所述第一信號是外部芯片使能信號，而所述第二信號是外部寫使能信號。
18.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，其中當(dāng)正在輸出所述定時器信號時，所述定時器控制電路防止輸入外部信號。
19.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，還包括操作控制電路，用于當(dāng)所述第一信號進(jìn)入有效狀態(tài)時接收所述第二信號，并且根據(jù)所接收到的第二信號確定要執(zhí)行的操作是數(shù)據(jù)讀出還是數(shù)據(jù)寫入；以及訪問電路，用于根據(jù)由所述操作控制電路所確定的操作來訪問所述存儲部分。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器件，其中在從所述第一信號的轉(zhuǎn)換開始過去預(yù)定時間段之后，所述訪問電路根據(jù)所述第二信號是從無效狀態(tài)轉(zhuǎn)變?yōu)橛行顟B(tài)還是從有效狀態(tài)轉(zhuǎn)變?yōu)闊o效狀態(tài)來訪問所述存儲部分。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲器件，其中所述第一信號是外部芯片使能信號，而所述第二信號是外部寫使能信號。
22.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲器件，其中所述第一信號是外部芯片使能信號，而所述第二信號是外部輸出使能信號。
23.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器件，其中當(dāng)所述第二信號在從所述第一信號進(jìn)入有效狀態(tài)開始的預(yù)定時間段內(nèi)執(zhí)行轉(zhuǎn)換時，通過內(nèi)部電路產(chǎn)生的信號來控制對所述存儲部分的訪問。
24.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲器件，其中當(dāng)所述第二信號在從所述第一信號進(jìn)入有效狀態(tài)開始過去預(yù)定時間段之后執(zhí)行轉(zhuǎn)換時，通過外部輸入的信號來控制對所述存儲部分的訪問。
25.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲器件，其中所述存儲部分包括讀出放大器，用于接收從所述存儲元件讀出的數(shù)據(jù)；以及開關(guān)，用于使所述讀出放大器和所述存儲元件之間斷開，并且在將從所述存儲元件讀出的所述數(shù)據(jù)接收到所述讀出放大器中之后，該開關(guān)打開。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體存儲器件，其中所述定時器電路在所述開關(guān)打開之后輸出所述定時器信號。
27.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，其中所述存儲元件包括鐵電單元。
28.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲器件，其中所述存儲元件包括動態(tài)單元。
全文摘要
提供一種與SRAM兼容并且能夠進(jìn)行高速數(shù)據(jù)傳輸操作同時保持?jǐn)?shù)據(jù)可靠性的半導(dǎo)體存儲器件。當(dāng)外部芯片使能信號XCE執(zhí)行下降轉(zhuǎn)換時開始訪問存儲核心6。同時，接收外部寫使能信號XWE和外部地址信號ADD，并且選擇與所接收的外部地址信號ADD相應(yīng)的存儲核心6中的存儲單元1。當(dāng)完成從存儲單元1讀出數(shù)據(jù)或?qū)?shù)據(jù)寫入存儲單元1時，根據(jù)外部芯片使能信號XCE的上升轉(zhuǎn)換或外部寫使能信號XWE的上升轉(zhuǎn)換激活重寫定時器7，用于執(zhí)行存儲單元1的數(shù)據(jù)重寫。
文檔編號G11C16/02GK1822228SQ20061000371
公開日2006年8月23日 申請日期2006年2月5日 優(yōu)先權(quán)日2005年2月1日
發(fā)明者巖成俊一, 坂上雅彥, 平野博茂, 中熊哲治, 三木隆, 五寶靖, 山岡邦吏, 村久木康夫 申請人:松下電器產(chǎn)業(yè)株式會社