專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體器件，具體地說是涉及到一種用于多芯片模塊的有效技術(shù)，這種模塊將多個半導(dǎo)體芯片組裝在一個公用的布線襯底上。
背景技術(shù)：
近年來，將多個LSI芯片如微處理器和存儲器裝在一個公用布線襯底上來構(gòu)成小型的計算機系統(tǒng)(例如，參考專利文獻(xiàn)1)的多芯片模塊技術(shù)已日益廣泛。
多芯片模塊技術(shù)，用預(yù)先構(gòu)圖的印刷電路基板或陶瓷基板作為公用引線襯底，將多個LSI裸芯片置于此公用布線襯底上，用引線鍵合和倒裝芯片方法等將LSI芯片的焊盤電極與布線襯底上的圖案(導(dǎo)電層)鍵合，從而封裝成計算機系統(tǒng)。多個LSI裸芯片可以二維布置在一個平面內(nèi)，或者也可以疊置。作為多個LSI裸芯片疊置的實例，可提供一種模塊，將SRAM(靜態(tài)隨機存取存儲器)疊置在省去了大容量SRAM的移動系統(tǒng)LSI上。
有一種熟知的技術(shù)，可合適地轉(zhuǎn)換信號輸出電路輸出的信號電平而不使用外部元件如上拉電阻器，并將此轉(zhuǎn)換的電平傳送至驅(qū)動電壓與信號輸出電路的電壓不同的外部電路。在這種情形下，在最終輸出級以外是由5V驅(qū)動電源電壓驅(qū)動的LSI的最終輸出級上配置有驅(qū)動電源電壓獨立于上述驅(qū)動電源電壓的反相器門電路。LSI的輸出信號送至反相器門電路的電源輸入端，并通過電源線連接LSI的驅(qū)動電源電壓(例如，參見專利文獻(xiàn)2)。
日本未審專利公開Hei9(1997)-331016號[專利文獻(xiàn)2]日本來審專利公開Hei11(1999)-41089號與配有大容量SRAM的移動設(shè)備用單芯片微處理器相對照，在多芯片模塊中將低功耗的通用SRAM安裝到省去了大容量SRAM的移動設(shè)備用微處理器上，每個芯片都具有核心電壓和接口電壓兩種電壓。因此，當(dāng)微處理器與外部SRAM之間交換信號時，本申請的發(fā)明者發(fā)現(xiàn)，由于多芯片模塊分別獨立執(zhí)行微處理器的I/O和SRAM芯片的I/O中的電平移動，其結(jié)果是阻礙了存儲器存取的速度。

發(fā)明內(nèi)容
考慮到上述技術(shù)問題作出了本發(fā)明，其目的是提供一種技術(shù)，可使半導(dǎo)體器件的存儲器獲得高速存取。
從本說明書的描述和附圖將使本發(fā)明的前述和其他目的與新穎特點變得更為明顯。
根據(jù)本發(fā)明的一個方面，半導(dǎo)體器件包含微處理器和半導(dǎo)體存儲器。這里，微處理器包含系統(tǒng)側(cè)的輸入/輸出緩沖器，可由供給電源電壓來與外部交換信號。半導(dǎo)體存儲器包含內(nèi)部電源電路，該電路接收電源電壓作為參考電壓，并產(chǎn)生一基本上等于電源電壓的內(nèi)部電源電壓。半導(dǎo)體存儲器也包含存儲器側(cè)的緩沖器，可由供給內(nèi)部電源電壓來與系統(tǒng)側(cè)的輸入/輸出緩沖器交換信號。
上述方法是將微處理器的電源電壓取作存儲器的參考電壓，并將根據(jù)參考電壓產(chǎn)生的內(nèi)部電源電壓供給存儲器側(cè)的輸入/輸出緩沖器，這就可使存儲器側(cè)的輸入/輸出緩沖器的信號電平與系統(tǒng)側(cè)的輸入/輸出緩沖器信號電平匹配。這就可在微處理器側(cè)省去電平移位，而達(dá)到微處理器對半導(dǎo)體存儲器的高速存取。
這里，半導(dǎo)體存儲器可包含專用外部端子來接收電源電壓作為參考電壓。而且，微處理器可包含內(nèi)電路，對之供給電源電壓就可投入工作。為了簡化內(nèi)部電源電路的構(gòu)成，包含差分電路是優(yōu)選的，該電路將接收的電源電壓與內(nèi)部電源電路輸出的電壓進(jìn)行比較，而電壓輸出電路根據(jù)差分電路的比較結(jié)果確定內(nèi)部電源電壓的電平。
半導(dǎo)體存儲器可包含存儲器內(nèi)電路，對之供給其電平高于內(nèi)部電源電壓的第二內(nèi)部電源電壓就可投入工作；而存儲器側(cè)輸入/輸出緩沖器可包含電平移位電路，能將內(nèi)電路電源電壓的信號電平移至第二內(nèi)部電源電壓的信號電平。
半導(dǎo)體存儲器可包含降壓電路，該電路產(chǎn)生其電平低于內(nèi)部電源電壓的第三內(nèi)部電源電壓；以及存儲內(nèi)電路，對之供給第三內(nèi)部電源電壓即可投入工作；而存儲器側(cè)輸入/輸出緩沖器可包含電平移位電路，能將第三內(nèi)部電源電壓的信號電平移至內(nèi)部電源電壓的信號電平。
根據(jù)本發(fā)明的另一方面，微處理器包含內(nèi)部核心電源電路來降低外部供給的電源電壓，從而產(chǎn)生內(nèi)核心部分電源電壓，以及系統(tǒng)側(cè)輸入/輸出緩沖器，可由供給內(nèi)核心部分電源電壓來與外部交換信號。半導(dǎo)體存儲器包含內(nèi)部電源電路，該電路接收內(nèi)核心部分電源電壓作為參考電壓而產(chǎn)生與內(nèi)核心部分電源電壓基本相等的內(nèi)部電源電壓；而存儲器側(cè)輸入/輸出緩沖器可由供給內(nèi)部電源電壓來與系統(tǒng)側(cè)輸入/輸出緩沖器交換信號。
當(dāng)半導(dǎo)體存儲器為時鐘同步型時，微處理器可包含能輸出時鐘信號的時鐘驅(qū)動器；半導(dǎo)體存儲器可包含時鐘緩沖器來取得經(jīng)微處理器的時鐘驅(qū)動器輸出的時鐘信號，以及邏輯電路，該電路與取自時鐘緩沖器的時鐘信號同步工作。
微處理器和半導(dǎo)體存儲器每個都可制作在單獨的芯片上，這些芯片可一體封裝在樹脂模中。
取微處理器的電源電壓作為半導(dǎo)體存儲器的參考電壓，并將根據(jù)參考電壓產(chǎn)生的內(nèi)部電源電壓供給存儲器側(cè)輸入/輸出緩沖器，可使存儲器側(cè)輸入/輸出緩沖器的信號電平與系統(tǒng)側(cè)輸入/輸出緩沖器匹配；因此，在微處理器側(cè)無須電平移位，從而使微處理器能對半導(dǎo)體存儲器進(jìn)行高速存取。


圖1說明了作為與本發(fā)明相關(guān)的半導(dǎo)體器件實例的多芯片模塊的主要部分的電路結(jié)構(gòu)；圖2為上述多芯片模塊的透視圖；圖3為多芯片模塊所含的微處理器的框圖；圖4為多芯片模塊所含的SRAM的框圖；圖5說明了多芯片模塊主要部分的另一種電路結(jié)構(gòu)；圖6為與本發(fā)明相關(guān)的半導(dǎo)體器件實例的另一種多芯片模塊的透視圖；圖7說明了圖6所示的多芯片模塊主要部分的電路結(jié)構(gòu)；圖8說明了多芯片模塊主要部分的另一種電路結(jié)構(gòu)。
具體實施例方式
圖2說明了作為與本發(fā)明相關(guān)的半導(dǎo)體器件實例的多芯片模塊。圖1所示的多芯片模塊1包含也稱為系統(tǒng)LSI的微處理器10、能被微處理器10存取的SRAM(靜態(tài)隨機存取存儲器)20以及安裝微處理器10和SRAM20的襯底30，但對此沒有特別的限制；這些都一體封裝在樹脂模中。在微處理器10、SRAM20和襯底30上分別形成有鍵合焊盤11-1～11-n、21-1～21-n和31-1～31-n。通過用鍵合引線鍵合這些焊盤，使信號交換和供電成為可能。SRAM20被用作微處理器10進(jìn)行處理時的工作區(qū)等。因此，微處理器10不包含作為工作區(qū)之類的SRAM。
圖3說明微處理器10的框圖。
如圖3所示，微處理器10包含中央處理單元(CPU)101、只讀存儲器(ROM)102、系統(tǒng)側(cè)輸入/輸出緩沖器103、直接存儲存取控制器(DMAC)104、以及總線狀態(tài)控制器(BSC)105，但對此沒有特別的限制；這些部件都用熟知的半導(dǎo)體集成電路制造方法制作在一個半導(dǎo)體襯底如單晶硅襯底上。CPU101、ROM102、系統(tǒng)側(cè)輸入/輸出緩沖器103、DMAC104和BSC105經(jīng)總線106耦合為可互相交換信號。
ROM102保持CPU101執(zhí)行的程序。系統(tǒng)側(cè)輸入/輸出緩沖器103可經(jīng)鍵合焊盤與外部交換各種信號，這將在后面詳述。特別是，CPU101能經(jīng)系統(tǒng)側(cè)輸入/輸出緩沖器103對SRAM20進(jìn)行存取。DMAC104控制芯片內(nèi)外未示出的存儲器之間以及集成的外圍模塊之間的DMA傳輸。BSC105進(jìn)行例如等待周期的插入等的總線狀態(tài)控制。
圖4說明了SRAM20的框圖。
如圖4所示，SRAM20包含存儲單元陣列201、行解碼器202、控制器203、列選擇電路204、列解碼器205、存儲器側(cè)輸入/輸出緩沖器206以及內(nèi)部電源電路207，但對此沒有特別的限制；這些部件都用熟知的半導(dǎo)體集成電路制造方法制作在一個半導(dǎo)體襯底如單晶硅襯底上。
存儲單元陣列201包含多條字線、與字線相交的多條位線以及設(shè)在字線與位線交點處的多個靜態(tài)型存儲單元。行解碼器202將行地址信號解碼，從而產(chǎn)生將多條字線中的一條字線驅(qū)動到選擇電平的信號。列選擇電路204包含多個列選擇開關(guān)，使多個位線與公用線選擇連通。列解碼器205將列地址信號解碼，從而產(chǎn)生列選擇開關(guān)的驅(qū)動信號。存儲器側(cè)輸入/輸出緩沖器206包含對外輸出公用線數(shù)據(jù)的輸出電路和從外部取得用于存儲單元陣列201的寫入數(shù)據(jù)的輸入電路。控制器203根據(jù)外部供給的控制信號來產(chǎn)生計時信號，使相關(guān)部件工作。內(nèi)部電源電路207接收微處理器10所用的電源電壓作為參考電壓而產(chǎn)生內(nèi)部電源電壓VDD′。此內(nèi)部電源電壓VDD′主要供給存儲器側(cè)輸入/輸出緩沖器206。
圖1說明了微處理器10和SRAM20的主要部分。
在微處理器10中，鍵合焊盤11-1和11-2分別與襯底30上的鍵合焊盤30-1和30-2鍵合，使之能取得高電位電源電壓VCC和高電位電源電壓VDD。高電位電源電壓VCC取為3.3V，高電位電源電壓VDD取為1.5V，對此沒有特別的限制。高電位電源電壓VDD供給微處理器10的核心部分，如CPU101、ROM102、系統(tǒng)側(cè)輸入/輸出緩沖器103、DMAC104、BSC105等。這里，低電位電源電壓VSS(地電位)定義為在CPU101、ROM102、系統(tǒng)側(cè)輸入/輸出緩沖器103、DMAC104、及BSC105之間所交換的信號的低電平；而高電位電源電壓VDD(1.5V)定義為高電平。
多個鍵合焊盤11-3～11-n通過引線鍵合與SRAM20中的多個鍵合焊盤21-3～21-n鍵合。
系統(tǒng)側(cè)輸入/輸出緩沖器103包含與多個鍵合焊盤11-3～11-n對應(yīng)的多個輸入/輸出緩沖器103-3～103-n。其中的一個輸入/輸出緩沖器103-3的構(gòu)成如下。
通過耦合以下部件形成了在允寫信號WE保持為高電平期間將總線106的指定位的邏輯傳送給鍵合焊盤11-3的輸出緩沖器。這些部件包括獲得總線106的指定位的邏輯和允寫信號WE之間的與非的NAND門電路71；由NAND門電路71的輸出信號控制工作的p溝道MOS晶體管73；將表示向SRAM20寫入數(shù)據(jù)的有效性的允寫信號WE的邏輯反相的反相器70；獲得反相器70的輸出信號和總線106的指定位的邏輯之間的或非的NOR門電路72；以及由NOR門電路72的輸出信號控制工作的n溝道MOS晶體管74。通過耦合以下部件形成了在允讀信號RE保持為高電平期間將鍵合焊盤11-3的邏輯傳送給總線106的輸入緩沖器。這些部件包括獲得鍵合焊盤11-3的邏輯和表示從SRAM20讀出數(shù)據(jù)的有效性的允讀信號RE之間的與非的NAND門電路81；由NAND門電路81的輸出信號控制工作的p溝道MOS晶體管83；將允讀信號RE的邏輯反相的反相器80；獲得反相器80的輸出信號和鍵合焊盤11-3的邏輯之間的或非的NOR門電路82；以及由NOR門電路82的輸出信號控制工作的n溝道MOS晶體管84。在允讀信號RE反相為低電平期間，MOS晶體管83和84都被關(guān)斷，因而其輸出阻抗對總線106變?yōu)楦咦杩埂?br> 與其他鍵合焊盤11-n對應(yīng)的輸入/輸出緩沖器103-n也以與上述輸入/輸出緩沖器103-3相同的方式構(gòu)成。
關(guān)于地址信號和各種控制信號，這些信號只從微處理器10輸出至SRAM20，而不會從SRAM20取入到微處理器10中。因此，在對應(yīng)于地址信號和各種控制信號的端子(焊盤)的緩沖器中，微處理器10可取消輸入緩沖器而只有輸出緩沖器。
對于這樣構(gòu)成的系統(tǒng)側(cè)輸入/輸出緩沖器103，在允寫信號WE保持高電平時，總線106的信號可經(jīng)鍵合焊盤11-3～11-n傳送至SRAM20。在允讀信號RE保持高電平時，可經(jīng)鍵合焊盤11-3～11-n從SRAM20接收信號，且接收的信號可傳送至總線106。
接著，在SRAM20中，鍵合焊盤21-1和21-2分別鍵合于襯底30上的鍵合焊盤30-1和30-2，使之可接收高電位電源電壓VCC和高電位電源電壓VDD。高電位電源電壓VCC供給控制器203、行解碼器202、列解碼器205、以及內(nèi)部電源電路207等。高電位電源電壓VDD被內(nèi)部電源電路207取作參考電壓。
內(nèi)部電源電路207接收經(jīng)鍵合焊盤21-2傳送的高電位電源電壓VDD作為參考電壓Vref(此高電位電源電壓VDD也供給微處理器10的系統(tǒng)側(cè)輸入/輸出緩沖器103)，并產(chǎn)生內(nèi)部電源電壓VDD′。此處的內(nèi)部電源電壓VDD′的電位基本等于高電位電源電壓VDD的電位。內(nèi)部電源電路207是如下構(gòu)成的。
內(nèi)部電源電路207配有電容器46來濾除經(jīng)鍵合焊盤21-2傳送的高電位電源電壓VDD中所含的噪音成分。高電位電源電壓VDD被傳送至n溝道MOS晶體管42的柵極。n溝道MOS晶體管41與n溝道MOS晶體管42差動連接。n溝道MOS晶體管41、42的漏極接p溝道MOS晶體管44、45構(gòu)成的電流反射鏡負(fù)載，而p溝道MOS晶體管44、45接高電位電源電壓VCC。MOS晶體管41、42的源極經(jīng)恒流源43接低電位電源電壓VSS。MOS晶體管42的漏極給出差分對的輸出信號。差分對的輸出信號傳送至p溝道MOS晶體管47的柵極。p溝道MOS晶體管47的源極接高電位電源電壓VCC，其漏極經(jīng)電阻器48接低電位電源電壓VSS。流過電阻器48的電流受差分對輸出信號的控制，從而確定內(nèi)部電源電路207的輸出電壓VDD′的電平。在這種意義上，p溝道MOS晶體管47與電阻器48的串聯(lián)電路稱為電壓輸出電路。內(nèi)部電源電路207的輸出電壓VDD′被傳送至MOS晶體管41的柵極，使MOS晶體管41、42差分對產(chǎn)生高電位電源電壓VDD與內(nèi)部電源電路207的輸出電壓VDD′之差。根據(jù)此差值，由MOS晶體管47控制流過電阻器48的電流，使內(nèi)部電源電路207的輸出電壓VDD′被控制在基本上等于高電位電源電壓VDD。內(nèi)部電源電路207的輸出電壓VDD′供給存儲器側(cè)輸入/輸出緩沖器206。
存儲器側(cè)輸入/輸出緩沖器206包含與多個鍵合焊盤21-3～21-n對應(yīng)的多個輸入/輸出緩沖器206-3～206-n。其中的一個輸入/輸出緩沖器206-3的構(gòu)成如下。
通過耦合以下部件形成了在輸出允許信號OE保持為高電平期間將輸出信號OUT1傳送給鍵合焊盤21-3的輸出緩沖器。這些部件包括獲得輸出信號OUT1和輸出允許信號OE之間的與非的NAND門電路51；由NAND門電路51的輸出信號控制工作的p溝道MOS晶體管53；將輸出允許信號OE的邏輯反相的反相器50；獲得反相器50的輸出信號和輸出信號OUT1之間的或非的NOR門電路52；以及由NOR門電路52的輸出信號控制工作的n溝道MOS晶體管54。雖然高電位電源電壓VDD供給NAND門電路51、反相器50以及NOR門電路52，但內(nèi)部電源電壓VDD′供給p溝道MOS晶體管53的源極，因而輸入/輸出緩沖器206-3的輸出信號的高電平等于內(nèi)部電源電壓VDD′的電平，而后者基本上等于高電位電源電壓VDD的電平。
NOR門電路61獲得鍵合焊盤21-3的信號和允寫信號WE之間的或非，后級電平移位電路將NOR門電路61的輸出信號的電平轉(zhuǎn)換為高電位電源電壓VCC的電平。電平移位電路包含使NOR門電路61的輸出信號邏輯反相的反相器60、p溝道MOS晶體管58、59以及n溝道MOS晶體管56、57。p溝道MOS晶體管58與n溝道MOS晶體管56串聯(lián)，而p溝道MOS晶體管59與n溝道MOS晶體管57串聯(lián)。p溝道MOS晶體管58、59的源極接高電位電源電壓VCC，n溝道MOS晶體管56、57的源極接低電位電源電壓VSS。p溝道MOS晶體管58與n溝道MOS晶體管56的串聯(lián)節(jié)點與p溝道MOS晶體管59的柵極相連，并也與SRAM20所含的內(nèi)部電路連接。p溝道MOS晶體管59與n溝道MOS晶體管57的串聯(lián)節(jié)點與p溝道MOS晶體管58的柵極相連。NOR門電路61的輸出信號傳送至n溝道MOS晶體管57的柵極，并也經(jīng)反相器60傳送至n溝道MOS晶體管56的柵極。雖然內(nèi)部電源電壓VDD′供給NOR門電路61或反相器60作為電源，但高電位電源電壓VCC供給p溝道MOS晶體管58、59的源極，因而內(nèi)部電源電壓VDD′電平的信號被轉(zhuǎn)換為高電位電源電壓VCC電平的信號IN1，然后此電平轉(zhuǎn)換后的信號被送至內(nèi)部電路。
其他的輸入/輸出緩沖器206-n也以同樣方式構(gòu)成。
這里，關(guān)于各種類型的控制信號如輸出允許信號OE、允寫信號WE以及地址信號，微處理器10將數(shù)據(jù)傳送給SRAM20，然而反過來，SRAM20不將數(shù)據(jù)傳送給微處理器10。因此，SRAM20可取消輸出緩沖器而只有輸入緩沖器，這些緩沖器對應(yīng)于接收各種控制信號如輸出允許信號OE和允寫信號WE以及地址信號的端子(焊盤)。
上述實施方式表現(xiàn)出以下的功能和效果。
(1)SRAM20接收用作微處理器10核心部分電壓(VDD)的高電位電源電壓VDD作為參考電壓并產(chǎn)生內(nèi)部電源電壓VDD′，后者基本上等于高電位電源電壓VDD；內(nèi)部電源電壓VDD′供給存儲器側(cè)輸入/輸出緩沖器206作為工作電源電壓。因此，在微處理器10的系統(tǒng)側(cè)輸入/輸出緩沖器103中，電平移位就變得不需要了，使得存儲器側(cè)輸入/輸出緩沖器206經(jīng)過系統(tǒng)側(cè)輸入/輸出緩沖器103與微處理器10的總線106的耦合能有比較簡單的結(jié)構(gòu)。因此，與常規(guī)電路在微處理器10和SRAM20中都執(zhí)行信號的電平移位相比，此實施方式加速了在微處理器10與SRAM20之間的信號交換。
(2)由于SRAM20用微處理器10的核心部分電壓(VDD)作為參考電壓來產(chǎn)生基本上等于高電位電源電壓VDD的內(nèi)部電源電壓VDD′，即使微處理器10的核心部分電壓(VDD)改變，微處理器10與SRAM20之間的接口電平也將是匹配的；這樣，SRAM20就能適應(yīng)多種類型的微處理器10。
圖5說明了SRAM20的另一種電路結(jié)構(gòu)。
在圖5中說明的SRAM20與圖1相比在以下各點有很大的不同。即，前者提供有降壓電路90來降低高電位電源電壓VCC，從而產(chǎn)生內(nèi)部電源電壓VDDi，并且也提供電平移位電路將內(nèi)部電源電壓VDDi系統(tǒng)的信號電平移至內(nèi)部電源電壓VDD′系統(tǒng)的信號電平。
內(nèi)部電源電壓VDDi被取為低于內(nèi)部電源電壓VDD′。當(dāng)內(nèi)部電源電壓VDD′取1.5V時，內(nèi)部電源電壓VDDi取1.3V，但對此未特別限制。對SRAM20的內(nèi)部電路如行解碼器202、控制器203、列選擇電路204以及列解碼器205等供給內(nèi)部電源電壓VDDi即可投入工作。
存儲器側(cè)輸入/輸出緩沖器206包含與多個鍵合焊盤21-3～21-n對應(yīng)的多個輸入/輸出緩沖器206-3～206-n。其中的一個輸入/輸出緩沖器206-3的構(gòu)成如下。
在圖5中說明的輸入/輸出緩沖器206-3與圖1相比在以下各點有很大的不同。即，前者提供了電平移位電路91，將輸出信號OUT1的信號電平移至內(nèi)部電源電壓VDD′系統(tǒng)的信號電平，還提供了電平移位電路92，將輸出允許信號OE的信號電平移至內(nèi)部電源電壓VDD′系統(tǒng)的信號電平。電平移位電路91包含將輸出信號OUT1的邏輯反相的反相器915、p溝道MOS晶體管911、912以及n溝道MOS晶體管913、914。p溝道MOS晶體管911與n溝道MOS晶體管913串聯(lián)，而p溝道MOS晶體管912與n溝道MOS晶體管914串聯(lián)。p溝道MOS晶體管911、912的源極接內(nèi)部電源電壓VDD′。n溝道MOS晶體管913、914的源極接低電位電源電壓VSS。p溝道MOS晶體管912與n溝道MOS晶體管914的串聯(lián)節(jié)點與p溝道MOS晶體管911的柵極相連，并也與NAND門電路51和NOR門電路52的輸入端連接。p溝道MOS晶體管911與n溝道MOS晶體管913的串聯(lián)節(jié)點與p溝道MOS晶體管912的柵極相連。從而使輸出信號OUT1的信號電平從內(nèi)部電源電壓VDDi系統(tǒng)的信號電平移至內(nèi)部電源電壓VDD′系統(tǒng)的信號電平。
電平移位電路92包含將輸出允許信號OE的邏輯反相的反相器925、p溝道MOS晶體管921、922以及n溝道MOS晶體管923、924。p溝道MOS晶體管921與n溝道MOS晶體管923串聯(lián)，而p溝道MOS晶體管922與n溝道MOS晶體管924串聯(lián)。p溝道MOS晶體管921、922的源極接內(nèi)部電源電壓VDD′。n溝道MOS晶體管923、924的源極接低電位電源電壓VSS。p溝道MOS晶體管922與n溝道MOS晶體管924的串聯(lián)節(jié)點與p溝道MOS晶體管921的柵極相連，并也與NAND門電路51的輸入端連接。p溝道MOS晶體管921與n溝道MOS晶體管923的串聯(lián)節(jié)點與p溝道MOS晶體管922的柵極相連，并也與NOR門電路52的輸入端連接。從而使輸出允許信號OE的信號電平從內(nèi)部電源電壓VDDi系統(tǒng)的信號電平移至內(nèi)部電源電壓VDD′系統(tǒng)的信號電平。
如上所述，當(dāng)供給SRAM20的內(nèi)部電路的內(nèi)部電源電壓VDDi取低于內(nèi)部電源電壓VDD′的電平時，存儲器側(cè)輸入/輸出緩沖器206只需包含電平移位電路91、92，使內(nèi)部電源電壓VDDi系統(tǒng)的信號電平移至內(nèi)部電源電壓VDD′系統(tǒng)的信號電平。這種結(jié)構(gòu)也將表現(xiàn)出與圖1同樣的功能和效果。
圖6說明了多芯片模塊1的另一種結(jié)構(gòu)。
圖6說明的多芯片模塊1與圖2相比的重要差別在于從襯底30取消了高電位電源電壓VDD的鍵合焊盤，微處理器10的鍵合焊盤11-2由鍵合引線鍵合于SRAM20上的鍵合焊盤21-2。
圖7說明了圖6所示微處理器10和SRAM20的主要部分。
圖7說明的微處理器10與圖1相比的重要差別在于微處理器10包含內(nèi)部核心電源電路100，使高電位電源電壓VCC降壓產(chǎn)生高電位電源電壓VDD。此高電位電源電壓VCC取3.3V，而高電位電源電壓VDD取1.5V，但對此未特別限制。內(nèi)部核心電源電壓VDD供給內(nèi)部核心(內(nèi)部電路)如CPU101、ROM102、DMAC104、BSC105等，如圖3所示，以及系統(tǒng)側(cè)輸入/輸出緩沖器103。
內(nèi)部核心電源電路100產(chǎn)生的內(nèi)部核心電源電壓VDD，經(jīng)微處理器10的鍵合焊盤11-2和SRAM20的鍵合焊盤21-2，傳送至內(nèi)部電源電路207作為參考電壓Vref。這樣，圖1所示的結(jié)構(gòu)是經(jīng)襯底30的鍵合焊盤30-2傳送參考電壓Vref的，而圖7所示的結(jié)構(gòu)使用微處理器10中的內(nèi)部核心電源電路100產(chǎn)生的電壓作為參考電壓Vref。
其他結(jié)構(gòu)與圖1相同。
用微處理器10中的內(nèi)部核心電源電路100所產(chǎn)生的核心電壓(VDD)作為參考電壓Vref的結(jié)構(gòu)也表現(xiàn)出與圖1同樣的功能和效果。
當(dāng)微處理器10中的內(nèi)部核心電源電路100產(chǎn)生的核心電壓(VDD)傳送至SRAM20時，可設(shè)想將核心電壓(VDD)直接供給存儲器側(cè)輸入/輸出緩沖器206。然而，如果微處理器10中的內(nèi)部核心電源電路100沒有足夠的電流容量，就有可能使核心電壓(VDD)產(chǎn)生不希望的降低。與此對照，如圖7所示，當(dāng)微處理器10中的內(nèi)部核心電源電路100產(chǎn)生的電壓被取作參考電壓Vref時，內(nèi)部電源電路207根據(jù)此電壓產(chǎn)生內(nèi)部電源電壓VDD′，參考電壓Vref本身的消耗是極小的；因此，即使微處理器10中的內(nèi)部核心電源電路100沒有足夠的電流容量，也可避免核心電壓(VDD)不希望的降低，這是其優(yōu)點。
各實施方式都是用具體結(jié)構(gòu)來描述的，但本發(fā)明不限于此，應(yīng)了解，可作出各種變化和修改而不會背離本發(fā)明的主旨和范圍。
例如，可由微處理器10對SRAM20提供時鐘信號，使SRAM20的主要部分與時鐘信號同步工作。在這種情形下，SRAM20做得與時鐘同步。如圖8所示，例如，微處理器10包含內(nèi)部時鐘發(fā)生器107和時鐘驅(qū)動器108。內(nèi)部時鐘發(fā)生器107根據(jù)從襯底30上的鍵合焊盤30-3(參見圖2)和微處理器10上的鍵合焊盤11-CLK1接收的時鐘信號，產(chǎn)生內(nèi)部時鐘信號int.CLK。內(nèi)部時鐘信號int.CLK供給微處理器10的內(nèi)部電路，也送至?xí)r鐘驅(qū)動器108。時鐘驅(qū)動器108根據(jù)送來的內(nèi)部時鐘信號int.CLK來驅(qū)動外部負(fù)載。因此，內(nèi)部時鐘信號int.CLK經(jīng)微處理器10的鍵合焊盤11-CLK2和SRAM20的鍵合焊盤21-CLK1被傳送至SRAM20的內(nèi)部電路。
SRAM20具有時鐘信號輸入緩沖器208和D型觸發(fā)器209，與被時鐘信號輸入緩沖器208所緩沖的時鐘信號同步工作。從微處理器10傳送至SRAM20的信號與D型觸發(fā)器209中的時鐘信號同步，然后傳送至存儲器側(cè)輸入/輸出緩沖器206的輸出緩沖器，再經(jīng)輸出緩沖器傳送至微處理器10。
輸入緩沖器208包含反相器93、94、95、p溝道MOS晶體管98、99以及n溝道MOS晶體管96、97等。
p溝道MOS晶體管98與n溝道MOS晶體管96串聯(lián)，而p溝道MOS晶體管99與n溝道MOS晶體管97串聯(lián)。p溝道MOS晶體管98、99的源極接高電位電源電壓VCC。n溝道MOS晶體管96、97的源極接低電位電源電壓VSS。p溝道MOS晶體管98與n溝道MOS晶體管96的串聯(lián)節(jié)點與p溝道MOS晶體管99的柵極相連，并也經(jīng)反相器93連接到內(nèi)部電路和D型觸發(fā)器209。
p溝道MOS晶體管99與n溝道MOS晶體管97的串聯(lián)節(jié)點與p溝道MOS晶體管98的柵極相連。反相器94的輸出信號傳送至n溝道MOS晶體管97的柵極，并也經(jīng)反相器95連接n溝道MOS晶體管96的柵極。雖然內(nèi)部電源電壓VDD′供給反相器94、95作為電源，但高電位電源電壓VCC供給p溝道MOS晶體管98、99的源極，因而內(nèi)部電源電壓VDD′的信號電平被轉(zhuǎn)換為高電位電源電壓VCC的信號電平，然后電平轉(zhuǎn)換的信號被傳送至內(nèi)部電路和D型觸發(fā)器209。因此，內(nèi)部電路和D型觸發(fā)器209與用在微處理器10中的內(nèi)部時鐘信號int.CLK同步工作。
本發(fā)明所描述的結(jié)構(gòu)是將微處理器與SRAM疊置的，也可使用微處理器和半導(dǎo)體存儲器如SRAM成二維平面排列的結(jié)構(gòu)。
本發(fā)明可應(yīng)用于至少包含微處理器和能被微處理器存取的半導(dǎo)體存儲器這樣的器件。
權(quán)利要求
1.一種半導(dǎo)體器件，其中的微處理器與能被所述微處理器存取的半導(dǎo)體存儲器耦合，其中的微處理器包含系統(tǒng)側(cè)輸入/輸出緩沖器，能通過供給電源電壓來與外部交換信號，其中的半導(dǎo)體存儲器包含內(nèi)部電源電路，該電路接收電源電壓作為參考電壓并產(chǎn)生與電源電壓基本上相等的內(nèi)部電源電壓；以及存儲器側(cè)輸入/輸出緩沖器，能通過供給內(nèi)部電源電壓來與系統(tǒng)側(cè)輸入/輸出緩沖器交換信號。
2.權(quán)利要求1的半導(dǎo)體器件，其中，半導(dǎo)體存儲器包含專用的外部端子來接收電源電壓作為參考電壓。
3.權(quán)利要求2的半導(dǎo)體器件，其中，微處理器包含通過供給電源電壓來進(jìn)行工作的內(nèi)部電路。
4.權(quán)利要求3的半導(dǎo)體器件，其中，內(nèi)部電源電路包含將接收的電源電壓與內(nèi)部電源電路的輸出電壓進(jìn)行比較的差分電路；以及根據(jù)差分電路的比較結(jié)果確定內(nèi)部電源電壓的電平的電壓輸出電路。
5.權(quán)利要求4的半導(dǎo)體器件，其中，半導(dǎo)體存儲器包含存儲器內(nèi)部電路，該電路通過供給高于內(nèi)部電源電壓的第二內(nèi)部電源電壓來進(jìn)行工作，以及存儲器側(cè)輸入/輸出緩沖器包含將內(nèi)部電源電壓的信號電平移至第二內(nèi)部電源電壓的信號電平的電平移位電路。
6.權(quán)利要求4的半導(dǎo)體器件，其中，半導(dǎo)體存儲器包含產(chǎn)生低于內(nèi)部電源電壓的第三內(nèi)部電源電壓的降壓電路；以及存儲器內(nèi)部電路，該電路通過供給第三內(nèi)部電源電壓來進(jìn)行工作，存儲器側(cè)輸入/輸出緩沖器包含將第三內(nèi)部電源電壓的信號電平移至內(nèi)部電源電壓的信號電平的電平移位電路。
7.一種半導(dǎo)體器件，其中的微處理器與能被所述微處理器存取的半導(dǎo)體存儲器耦合，其中的微處理器包含內(nèi)部核心電源電路，將外部供給的電源電壓降低從而產(chǎn)生內(nèi)部核心電源電壓；以及系統(tǒng)側(cè)輸入/輸出緩沖器，可通過供給內(nèi)部核心電源電壓來與外部交換信號，其中的半導(dǎo)體存儲器包含內(nèi)部電源電路，該電路接收內(nèi)部核心電源電壓作為參考電壓并產(chǎn)生與內(nèi)部核心電源電壓基本上相等的內(nèi)部電源電壓；以及存儲器側(cè)輸入/輸出緩沖器，可通過供給內(nèi)部電源電壓來與系統(tǒng)側(cè)輸入/輸出緩沖器交換信號。
8.權(quán)利要求7的半導(dǎo)體器件，其中，半導(dǎo)體存儲器包含專用的外部端子來接收內(nèi)部核心電源電壓作為參考電壓。
9.權(quán)利要求8的半導(dǎo)體器件，其中，微處理器包含通過供給電源電壓來進(jìn)行工作的內(nèi)部電路。
10.權(quán)利要求9的半導(dǎo)體器件，其中，內(nèi)部電源電路包含將通過外部端子接收的電源電壓與內(nèi)部電源電路的輸出電壓進(jìn)行比較的差分電路；以及根據(jù)差分電路的比較結(jié)果確定內(nèi)部電源電壓的電平的電壓輸出電路。
11.權(quán)利要求7的半導(dǎo)體器件，其中，微處理器包含可輸出時鐘信號的時鐘驅(qū)動器，以及半導(dǎo)體存儲器包含時鐘緩沖器，接收經(jīng)微處理器中的時鐘驅(qū)動器輸出的時鐘信號；以及邏輯電路，與經(jīng)時鐘緩沖器接收的時鐘信號同步工作。
12.權(quán)利要求1～11中任一項的半導(dǎo)體器件，其中，微處理器和半導(dǎo)體存儲器分別制作在各自的芯片上，這些芯片被一體封裝在樹脂模中。
全文摘要
本發(fā)明的半導(dǎo)體器件做到了存儲器的高速存取。當(dāng)半導(dǎo)體器件包含微處理器和半導(dǎo)體存儲器時，微處理器包含系統(tǒng)側(cè)輸入/輸出緩沖器，能由供給電源電壓來與外部交換信號。半導(dǎo)體存儲器包含內(nèi)部電源電路，該電路接收電源電壓作為參考電壓而產(chǎn)生與電源電壓基本上相等的內(nèi)部電源電壓；還包含存儲器側(cè)輸入/輸出緩沖器，能由供給內(nèi)部電源電壓來與系統(tǒng)側(cè)輸入/輸出緩沖器交換信號。這種電路結(jié)構(gòu)省去了微處理器側(cè)的電平移位，實現(xiàn)了從微處理器對半導(dǎo)體存儲器的高速存取。
文檔編號G11C11/417GK1525560SQ20041000374
公開日2004年9月1日 申請日期2004年1月30日 優(yōu)先權(quán)日2003年2月25日
發(fā)明者森田貞幸, 齊藤良和, 和 申請人:株式會社瑞薩科技, 日立超大規(guī)模集成電路系統(tǒng)株式會社