專利名稱：帶有在i/o監(jiān)視內部計時控制信號的測試模式的半導體存儲器器件的制作方法
技術領域：
本發(fā)明涉及半導體存儲器器件。更確切地說，本發(fā)明涉及能夠容易地分析其內部操作的半導體存儲器芯片。
背景技術：
常規(guī)情況下，一種探測方法和一種使用電子束的方法已經用于分析半導體芯片的內部操作。
所述探測方法是通過對半導體芯片中的一個節(jié)點應用一根探針直接讀取內部信號的計時和電壓變化。以這種方法，所述探針需要直接應用于所述節(jié)點。所以，形成要評價所述芯片內部操作的樣本芯片時，必須通過一種過程，比如從布線層以上去除氧化物薄膜。這種方法需要大量的時間來評價所述內部操作。此外，由于把所述探針直接接觸所述芯片中的所述節(jié)點，所述樣本芯片在評價時容易損壞。在這種情況下，往往要從頭開始形成樣本芯片；因此難以高效地評價所述內部操作。
使用電子束的方法是通過向半導體芯片中的一個節(jié)點發(fā)射電子束并且二維地讀取所述節(jié)點的電位變化來評價內部信號的計時和電壓變化。這種方法需要一臺昂貴的大型裝置以及評價所用的樣本芯片。所以這種方法需要大量的時間進行評價，提高了其成本。如同以上的探測方法，也難以高效地進行評價。
由于以上的常規(guī)方法需要樣本芯片和大量的時間，對于目標芯片無法進行高效評價。所述方法也需要專用裝置，因此考慮到成本難以進行高效評價。此外，所述常規(guī)方法不適于為了評價多批次和多晶片中的變化而采集大量的數據。
作為解決以上問題的一種方法，近來已經提出了容易驗證和評價其特征的半導體存儲器器件(例如6,252820號美國專利對應的日本專利申請公開號2001-52498中公開的)。根據所提出的半導體存儲器器件，用于響應時鐘信號，通過從控制信號發(fā)生電路產生內部控制信號而從/向存儲器單元陣列讀/寫數據的一種SRAM(靜態(tài)隨機存儲器)，包括一個監(jiān)視控制信號輸入端子、監(jiān)視所用的一個輸出緩沖區(qū)以及一個監(jiān)視器輸出端子。這樣一種結構能夠監(jiān)視響應時鐘信號而產生的內部控制信號的計時和脈寬。
然而在所述半導體存儲器器件中，所述內部控制信號中有一些是從專用監(jiān)視器輸出端子輸出的。當封裝所述SRAM時，所述監(jiān)視器輸出端子被外殼所覆蓋。因此在所述SRAM封裝之后，就無法驗證和評價所述器件的特征。
如上所述，現有技術的半導體存儲器器件能夠監(jiān)視內部控制信號的計時和脈寬。然而所述器件有一個問題，在封裝之后就無法驗證和評價其特征。

發(fā)明內容
根據本發(fā)明一個實施例的半導體存儲器器件包括一個存儲器單元陣列；多個輸入/輸出端子，把寫入所述存儲器單元陣列的單元數據輸入以及把從所述存儲器單元陣列讀取的單元數據輸出；一個測試模式設定電路，設定一種測試模式，以便監(jiān)視多個控制所述單元數據之輸入/輸出操作計時的控制信號；以及若干切換電路，在所述測試模式下，從所述多個輸入/輸出端子同時輸出所述多個計時信號。
附圖簡要說明

圖1是一幅框圖，顯示了根據本發(fā)明第一個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例；圖2是一幅電路圖，顯示了圖1所示半導體存儲器芯片中內部控制信號發(fā)生電路的布置實例；
圖3是一幅電路圖，顯示了圖1所示半導體存儲器芯片中操作控制電路的布置實例；圖4是一幅電路圖，顯示了圖1所示半導體存儲器芯片中解碼器電路的布置實例；圖5是一幅電路圖，顯示了圖1所示半導體存儲器芯片中列選擇電路的布置實例；圖6是一幅電路圖，顯示了圖1所示半導體存儲器芯片中數據輸入/輸出緩沖區(qū)電路的布置實例；圖7是一幅電路圖，顯示了圖1所示半導體存儲器芯片中切換電路的布置實例；圖8是一幅電路圖，顯示了圖1所示半導體存儲器芯片中測試控制電路的布置實例；圖9A和圖9B是兩幅電路圖，每一幅都顯示了所述測試控制電路的另一個布置實例；圖10A和圖10B是兩幅電路圖，每一幅都顯示了所述測試控制電路的又一個布置實例；圖11是一幅框圖，顯示了根據本發(fā)明第二個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例；圖12是一幅電路圖，顯示了圖11所示半導體存儲器芯片中測試控制電路的布置實例；圖13是一幅電路圖，顯示了圖11所示半導體存儲器芯片中內部控制信號發(fā)生電路的布置實例；圖14是一幅電路圖，顯示了圖11所示半導體存儲器芯片中數據輸入/輸出緩沖區(qū)電路的布置實例；圖15是一幅電路圖，顯示了圖11所示半導體存儲器芯片中切換電路的布置實例；圖16是一幅信號波形圖，講解了圖11所示半導體存儲器芯片中讀取操作監(jiān)視測試的模式；圖17是一幅框圖，顯示了根據本發(fā)明第三個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例；圖18是一幅電路圖，顯示了圖17所示半導體存儲器芯片中偽行解碼器電路的布置實例；圖19是一幅電路圖，顯示了圖17所示半導體存儲器芯片中偽列選擇電路的布置實例；圖20是一幅信號波形圖，講解了圖17所示半導體存儲器芯片中讀取操作監(jiān)視測試的模式；圖21是一幅框圖，顯示了根據本發(fā)明第四個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例；圖22是一幅電路圖，顯示了圖21所示半導體存儲器芯片中內部控制信號發(fā)生電路的布置實例；圖23是一幅電路圖，顯示了圖21所示半導體存儲器芯片中測試控制電路的布置實例；圖24是一幅框圖，顯示了根據本發(fā)明第五個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例；圖25是一幅框圖，顯示了根據本發(fā)明第六個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例；圖26是一幅電路圖，顯示了圖25所示半導體存儲器芯片中測試控制電路的布置實例；圖27是一幅電路圖，顯示了圖25所示半導體存儲器芯片中切換電路的布置實例；圖28是一幅框圖，顯示了根據本發(fā)明第七個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例；圖29是一幅電路圖，顯示了圖28所示半導體存儲器芯片中測試控制電路的布置實例。
具體實施例方式
現在將參考附圖，介紹本發(fā)明的若干實施例。
(第一個實施例)
圖1顯示了根據本發(fā)明第一個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例。在第一個實施例中，對現有的半導體存儲器芯片增加了用作測試模式設定電路的若干切換電路和一個測試控制電路，以便能夠同時監(jiān)視多個計時控制信號，它們控制所述芯片中的操作計時。
在圖1中，存儲器單元陣列11包括多個存儲器單元(未顯示)，它們排列成矩陣以便讀/寫單元數據。存儲器單元陣列11也包括多條字線和多條位線，它們以直角相互交會。存儲器單元位于字線和位線的各個交會點。
列選擇電路12和解碼器電路13布置在鄰近存儲器單元陣列11處。讀出放大器電路14布置在接近存儲器單元陣列11處。
外部輸入端子21-1、21-2和21-3連接到內部控制信號發(fā)生電路21。操作控制電路22、數據輸入/輸出緩沖區(qū)電路23以及數據寫/讀控制電路24也連接到電路21。
從外部輸入端子21-1、21-2和21-3向內部控制信號發(fā)生電路21提供外部控制信號。在外部控制信號中，從端子21-1提供芯片啟用信號CEB，從端子21-2提供輸出啟用信號OEB，從端子21-3提供寫入啟用信號WEB。電路21根據外部控制信號產生內部控制信號RINT，并且把它同時發(fā)送到操作控制電路22和數據輸入/輸出緩沖區(qū)電路23。電路21也產生內部控制信號(讀操作控制信號)RENBL，并且把它發(fā)送到數據輸入/輸出緩沖區(qū)電路23。電路21也產生內部控制信號(寫操作控制信號)WENBL，并且把它同時發(fā)送到數據輸入/輸出緩沖區(qū)電路23和數據寫/讀控制電路24。
內部控制信號發(fā)生電路21包括三個NOR電路21a、21b和21c，兩個NAND電路21d和21e，一個延遲電路21f以及十個反相器(NOT)電路21g、21h、…和21p，如圖2所示。向NOR電路21a的一個輸入端子提供芯片啟用信號CEB。NOR電路21a的另一個輸入端子接地(GND)。NOR電路21a的輸出通過反相器電路21g和21h產生為信號RINT。反相器電路21h的輸出(信號RINT)通過延遲電路21f提供給NAND電路21d的第一輸入端子。反相器電路21h的輸出(信號RINT)也提供給NAND電路21e的一個輸入端子，并且通過反相器電路21i，提供給NOR電路21b和21c中每一個的一個輸入端子。信號OEB提供給NOR電路21b的另一個輸入端子。NOR電路21b的輸出通過反相器電路21j和21k，提供給NAND電路21d的第二輸入端子。信號WEB提供給NOR電路21c的另一個輸入端子。NOR電路21c的輸出通過反相器電路21l和21m，提供給NAND電路21e的另一個輸入端子。NAND電路21e的輸出通過反相器電路21n產生為信號WENBL，并且通過反相器電路21o提供給NAND電路21d的第三輸入端子。NAND電路21d的輸出通過反相器電路21p產生為信號RENBL。
在備用狀態(tài)下，輸入到內部控制信號發(fā)生電路21的信號CEB的電平為高(H)。相反，從電路21輸出的信號RINT、RENBL和WENBL的電平均為低(L)，無論輸入信號OEB和WEB的電平如何。在活化狀態(tài)下，如在正常的單元數據讀取模式下，輸入到電路21的信號CEB和OEB的電平為低，而輸入的信號WEB的電平為高。相反，從電路21輸出的信號RINT和RENBL的電平為高，而輸出的信號WENBL的電平為低。在正常的單元數據寫入模式下，輸入到電路21的信號CEB和WEB的電平為低，而輸入的信號OEB的電平為高。相反，從電路21輸出的信號RINT和WENBL的電平為高，而輸出的信號RENBL的電平為低。
根據第一個實施例，如果在與正常讀取和寫入模式不同的測試模式下，輸入到電路21的信號CEB設定在低電平，而輸入的信號OEB和WEB設定在高電平，就能夠執(zhí)行讀取監(jiān)視測試模式。換言之，器件設定在測試模式下，然后進入活化狀態(tài)(信號CEB的電平為低)和禁用狀態(tài)(信號OEB和WEB的電平為高)，此時禁止讀寫單元數據。因此有可能開始讀取監(jiān)視測試模式，同時監(jiān)視在正常讀取狀態(tài)下內部電路中的多個計時控制信號。
解碼器電路13、讀出放大器電路14、內部控制信號發(fā)生電路21、數據寫/讀控制電路24、行預解碼器電路25、地址緩沖區(qū)電路26、數據緩沖區(qū)電路27以及列預解碼器電路28連接到操作控制電路22。
如圖3所示，操作控制電路22包括五個NAND電路22-1、22-2、22-3、22-4和22-5，四個NOR電路22-6、22-7、22-8和22-9，五個延遲電路22-10、22-11、22-12、22-13和22-14，以及十七個反相器電路22-15、22-16、…和22-31。
向操作控制電路22提供信號RINT、XVLD和BPRO。例如，從內部控制信號發(fā)生電路21提供信號RINT，從行預解碼器電路25提供信號XVLD。操作控制電路22響應這些信號，產生信號BRAPWG、BRAT和RAE，并把它們發(fā)送到地址緩沖區(qū)電路26。電路22產生信號RAS2并把它提供給行預解碼器電路25。電路22產生板線啟用信號PLEBL并把它同時發(fā)送到解碼器電路13和數據寫/讀控制電路24。電路22產生阻塞選擇線啟用信號BSEBL并把它發(fā)送到解碼器電路13。電路22產生讀出放大啟用信號SAEBL并把它輸出到讀出放大器電路14。電路22產生信號BCEQO并把它提供給數據輸入/輸出緩沖區(qū)電路23、數據寫/讀控制電路24以及數據緩沖區(qū)電路27。電路22產生信號CENB2并把它輸出到列預解碼器電路28。
多個地址輸入端子26a(a＝0至i)連接到地址緩沖區(qū)電路26。操作控制電路22、行預解碼器電路25以及列預解碼器電路28連接到地址緩沖區(qū)電路26。
從地址輸入端子26a向地址緩沖區(qū)電路26提供外部地址信號ARi(i＝0至i)，從操作控制電路22提供信號BRAPWG、BRAT和RAE。地址緩沖區(qū)電路26響應這些信號，產生信號ARj并把它提供給行預解碼器電路25。電路26也產生列地址信號ACk并把它提供給列預解碼器電路28。
解碼器電路13、操作控制電路22以及地址緩沖區(qū)電路26連接到行預解碼器電路25。
從操作控制電路22向行預解碼器電路25提供信號RAS2，從地址緩沖區(qū)電路26向電路25提供信號ARj。行預解碼器電路25響應這些信號，產生信號XVLD并把它提供給操作控制電路22。電路25也產生行地址信號XA、XB和XC并把它們發(fā)送到解碼器電路13。
存儲器單元陣列11、操作控制電路22以及行預解碼器電路25連接到解碼器電路13。
從操作控制電路22向解碼器電路13提供信號PLEBL和BSEBL，從行預解碼器電路25向電路13提供信號XA、XB和XC。電路13響應這些信號，按照操作模式產生操作電壓。
解碼器電路13包括多個行解碼器13-1。圖4顯示了行解碼器13-1的一個實例。行解碼器13-1的數目對應于字線WLi的數目(如i＝0至1023)。行解碼器13-1中的每一個都包括一個NAND電路13a、兩個反相器電路13b和13c、兩個p通道MOS晶體管13d和13e以及兩個n通道MOS晶體管13f和13g。行解碼器13-1響應信號XA、XB和XC，產生若干字線電壓(操作電壓)，以便選擇性地驅動存儲器單元陣列中的字線WLi。
解碼器電路13也包括響應信號PLEBL而選擇性地驅動存儲器單元陣列11中板線(PL)的一個電路(未顯示)，以及響應信號BSEBL而選擇性地驅動存儲器單元陣列11中阻塞選擇線(BS)的一個電路(未顯示)。
列選擇電路12、操作控制電路22以及地址緩沖區(qū)電路26連接到列預解碼器電路28。
從操作控制電路22向列預解碼器電路28提供信號CENB2，從地址緩沖區(qū)電路26向電路28提供信號ACk。電路28響應這些信號，產生列地址信號YA、YB和YC并把它們供應給列選擇電路12。
存儲器單元陣列11和列預解碼器電路28連接到列選擇電路12。
列選擇電路12響應列預解碼器電路28發(fā)出的信號YA、YB和YC，產生若干列選擇信號，以便選擇性地驅動存儲器單元陣列中的列選擇線CSLi。
列選擇電路12包括多個列選擇器12-1，如圖5所示。列選擇器12-1的數目對應于列選擇線CSLi的數目(如i＝0至511)。列選擇器12-1中的每一個都包括一個NAND電路12a和一個反相器電路12b。
存儲器單元陣列11、操作控制電路22以及數據寫/讀控制電路24連接到讀出放大器電路14。
從操作控制電路22向讀出放大器電路14提供信號SAEBL。因此，電路14對存儲器單元陣列11中位線(BL)中每一條上的電位進行放大。讀出放大器電路14在例如正常讀取模式下，從存儲器單元陣列11中讀出提供給位線BL的單元數據。然后，電路14把單元數據轉換為數據DQ和BDQ并把它們發(fā)送到數據寫/讀控制電路24。在正常寫入模式下，讀出放大器電路14從電路24接收數據DQ和BDQ并把它們輸出到存儲器單元陣列11。
讀出放大器電路14、內部控制信號發(fā)生電路21、操作控制單元22、數據輸入/輸出緩沖區(qū)電路23以及數據緩沖區(qū)電路27連接到數據寫/讀控制電路24。
從內部控制信號發(fā)生電路21向數據寫/讀控制電路24提供信號WENBL。從操作控制電路22向電路24提供信號PLEBL和BCEQO。在電路24和讀出放大器電路14之間傳遞數據DQ和BDQ。在電路24和數據輸入/輸出緩沖區(qū)電路23之間傳遞數據RWD和BRWD。另外，電路24向數據緩沖區(qū)電路27提供數據DQI和BDQI。
在例如正常寫入模式下，數據寫/讀控制電路24從數據輸入/輸出緩沖區(qū)電路23接收數據RWD和BRWD。然后，電路24把數據RWD和BRWD轉換為數據DQ和BDQ并把它們提供給讀出放大器電路14。在例如正常讀取模式下，電路24從讀出放大器電路14接收數據DQ和BDQ。電路24把數據DQ和BDQ轉換為數據DQI和BDQI并把它們存儲在數據緩沖區(qū)電路27中。
操作控制電路22、數據輸入/輸出緩沖區(qū)電路23以及數據寫/讀控制電路24連接到數據緩沖區(qū)電路27。
從操作控制電路22向數據緩沖區(qū)電路27提供信號BCEQO。在例如正常讀取模式下，數據緩沖區(qū)電路27從數據寫/讀控制電路24接收數據DQI和BDQI。然后，電路27把數據DQI和BDQI轉換為數據RWD和BRWD并把它們提供給數據輸入/輸出緩沖區(qū)電路23。
多個數據輸入/輸出端子I/Oi(如i＝0至15)連接到數據輸入/輸出緩沖區(qū)電路23。內部控制信號發(fā)生電路21、操作控制電路22、數據寫/讀控制電路24以及數據緩沖區(qū)電路27連接到數據輸入/輸出緩沖區(qū)電路23。
從數據輸入/輸出端子I/Oi向數據輸入/輸出緩沖區(qū)電路23提供數據Di(i＝0至15)作為單元數據。還從內部控制信號發(fā)生電路21向電路23提供信號RINT、RENBL和WENBL。另外，還從操作控制電路22向電路23提供信號BCEQO。(在正常寫入模式下)電路23把數據Di轉換為數據RWD和BRWD并把它們發(fā)送到數據寫/讀控制電路24。(在正常讀取模式下)電路23還把數據RWD和BRWD轉換為數據Di并把它從數據輸入/輸出端子I/Oi輸出。
數據輸入/輸出緩沖區(qū)電路23包括多個數據輸入/輸出緩沖區(qū)電路23’。圖6顯示了數據輸入/輸出緩沖區(qū)電路23’的一個實例。電路23’中的每一個都包括第一電路23a和第二電路23b。
第一電路23a用作響應信號RINT和WENBL，從數據Di獲取數據RWD和BRWD，并且包括一個NOR電路23a-1、三個NAND電路23a-2、23a-3和23a-4、一個傳輸門23a-5、十個反相器電路23a-6、23a-7、…和23a-15、兩個p通道MOS晶體管23a-16和23a-17以及四個n通道MOS晶體管23a-18、23a-19、23a-20和23a-21。
第二電路23b用作響應信號BCEQO和RENBL，從數據RWD和BRWD獲取數據Di，并且包括一個延遲電路23b-1、兩個NOR電路23b-2和23b-3、三個NAND電路23b-4、23b-5和23b-6、五個反相器電路23b-7、23b-8、…和23b-11、五個p通道MOS晶體管23b-12、23b-13、…和23b-16以及五個n通道MOS晶體管23b-17、23b-18、…和23b-21。
實際上，這些數據輸入/輸出緩沖區(qū)電路23’為其各自的數據輸入/輸出端子I/Oi配備。
切換電路31連接到數據輸入/輸出緩沖區(qū)電路23。換言之，電路23從切換電路31接收數據Di，然后把它從數據輸入/輸出端子I/Oi輸出(如在讀取監(jiān)視測試模式下)。
內部控制信號發(fā)生電路21、操作控制電路22、數據寫/讀控制電路24、行預解碼器電路25、數據緩沖區(qū)電路27以及測試控制電路(測試模式設定電路)32連接到切換電路31。
在例如讀取監(jiān)視測試模式下，切換電路31從測試控制電路32接收一個輸出測試信號RWTEST。因此，電路31把作為輸入信號Si(i＝0至i)提供的多個計時控制信號轉換為數據Di，并把它提供給數據輸入/輸出緩沖區(qū)電路23。從數據輸入/輸出端子I/Oi輸出計時控制信號作為數據Di。
切換電路31包括多個切換電路31’。圖7顯示了切換電路31’的一個實例。切換電路31’為其各自的數據輸入/輸出端子I/Oi配備。切換電路31’中的每一個都包括兩個NAND電路31a和31b、四個反相器電路31c、31d、31e和31f、一個p通道MOS晶體管31g以及一個n通道MOS晶體管31h(第一三態(tài)電路)。
輸入信號Si提供給NAND電路31a的一個輸入端子，也通過反相器電路31c提供給NAND電路31b的一個輸入端子。信號RWTEST提供給NAND電路31a和31b的另一個輸入端子。NAND電路31a的輸出端子通過反相器電路31d和31e，連接到p通道MOS晶體管31g的柵極。晶體管31g的源極連接到外部電源VDD。NAND電路31b的輸出端子通過反相器電路31f，連接到n通道MOS晶體管31h的柵極。晶體管31h的源極接地(GND)。晶體管31g和31h的漏極相互連接。從晶體管31g和31h的公共漏極輸出數據Di。
在正常讀取模式下和正常寫入模式下(在這兩種模式下信號RWTEST的電平均為低)，p通道MOS晶體管31g和n通道MOS晶體管31h都關斷。因此，從切換電路31’輸出的數據Di處于高阻抗狀態(tài)(Di＝Hi-z)。在讀取監(jiān)視測試模式下(信號RWTEST的電平為高)，數據Di取決于輸入信號Si。如果輸入信號Si的電平為高(H)，數據Di的電平變?yōu)楦?。如果輸入信號Si的電平為低(L)，數據Di的電平變?yōu)榈汀?br> 根據第一個實施例，在例如正常讀取模式下，作為計時控制信號可以同時監(jiān)視信號RINT、RAS2、XVLD、BSEBL、PLEBL、SAEBL、CENB2和BCEQO以及數據DQ(0)、BDQ(0)、RWD(0)和BRWD(0)。在切換電路31’的輸入信號Si(i＝1至15)中，輸入信號S(1)、S(2)、S(3)、S(4)、S(5)、S(6)、S(7)、S(8)、S(9)、S(10)、S(11)和S(12)分別對應于RINT、RAS2、XVLD、BSEBL、PLEBL、SAEBL、CENB2、BCEQO、DQ(0)、BDQ(0)、RWD(0)和BRWD(0)。
除了計時控制信號以外，從數據輸入/輸出端子I/Oi還能夠輸出從存儲器單元陣列11實際讀出的單元數據。
一個測試入口電路(未顯示)、切換電路31等連接到測試控制電路32。
圖8顯示了上述測試控制電路32的布置實例。電路32包括兩個NOR電路32a和32b。
一個信號TEST提供給NOR電路32a的一個輸入端子。一個信號RESET提供給NOR電路32b的一個輸入端子。NOR電路32a的輸出提供給NOR電路32b的另一個輸入端子。NOR電路32b的輸出提供給NOR電路32a的另一個輸入端子并且產生為信號RWTEST。
在讀取監(jiān)視測試模式下，測試控制電路32從測試入口電路接收一個測試信號(如脈沖信號)。電路32響應信號，產生信號RWTEST(高電平)并把它輸出到切換電路31。反之，當測試模式復位時或者說當測試控制電路32從測試入口電路收到復位信號RESET時，電路32就停止向切換電路31輸出信號RWTEST(RWTEST的電平為低)。結果，半導體存儲器器件(芯片)就能夠運行在正常運行模式下。
如此配置的半導體存儲器芯片可以設定在例如讀取監(jiān)視測試模式下。在這種測試模式下，可以同時監(jiān)視正常讀取模式下內部操作中的多個計時控制信號。測試控制電路32收到測試信號TEST之后，就執(zhí)行測試入口操作，從而向切換電路31輸出信號RWTEST(H)。所以，計時控制信號的輸出路徑連接到數據輸入/輸出端子I/Oi。換言之，切換電路31通過數據輸入/輸出緩沖區(qū)電路23，連接到數據輸入/輸出端子I/Oi。然后，使器件處于輸出禁用狀態(tài)。例如，當器件處于活化狀態(tài)(CEB的電平為低)時，就禁止單元數據的輸出和輸入(OEB和WEB的電平為高)。因此，從切換電路31向數據輸入/輸出緩沖區(qū)電路23提供每個輸入信號Si對應的數據Di。結果就能夠從數據輸入/輸出端子I/Oi同時輸出要監(jiān)視的多個計時控制信號。
在第一個實施例中，在與單元數據不沖突的情況下，根據優(yōu)先級分別從數據輸入/輸出端子I/O(1)、I/O(2)、I/O(3)、I/O(4)、I/O(5)、I/O(6)、I/O(7)、I/O(8)、I/O(9)、I/O(10)、I/O(11)和I/O(12)輸出信號RINT、RAS2、XVLD、BSEBL、PLEBL、SAEBL、CENB2和BCEQO以及數據DQ(0)、BDQ(0)、RWD(0)和BRWD(0)。因此計時控制信號能夠從數據輸入/輸出端子I/Oi輸出，結果在芯片封裝之后也能夠高效地分析半導體存儲器芯片的內部操作(能夠驗證和評價特征)。
如上，即使在芯片封裝之后，也能夠同時監(jiān)視芯片中的多個計時控制信號。換言之，從單元數據的輸入和輸出所用的多個數據輸入/輸出端子也能夠高效地輸出計時控制信號。因此，即使在芯片封裝之后，也有可能容易地和準確地評價一個內部操作、一個信號中的延遲等的計時。結果就能夠不必形成評價所用的任何樣本芯片，也不必使用評價專用的任何昂貴裝置，而在短時間內以低成本高精度地分析半導體存儲器芯片的內部操作，比如操作余量。
由于能夠同時輸出多個計時控制信號，就能夠分析計時控制信號之間的計時關系。例如，本發(fā)明的半導體存儲器芯片適于為了評價多批次和多晶片中的變化而采集大量的數據。
確切地說根據第一個實施例，簡單地增加了切換電路31和測試控制電路32，現有的半導體存儲器芯片不必大為修改。結果就能夠防止芯片的面積和成本增加，這是其優(yōu)點。
切換電路31不限于以上的布置。切換電路31’可以由圖9A所示的切換電路31A取代。切換電路31A對輸出緩沖區(qū)電路采用專用的電源電壓VDDQ，它與外部電源電壓VDD不同。在這種情況下，插入了一個電平轉換電路(電平轉換器)31i，作為NAND電路31a的輸出端子(a)與p通道MOS晶體管31g’的柵極(b)之間的電壓切換電路，晶體管31g’通過與n通道MOS晶體管31h串聯(lián)而形成了第二三態(tài)電路。換言之，切換電路31A包括電平切換電路31i，取代了圖7所示切換電路31’的所示反相器31d和31e。電平切換電路31i用于在電源電壓VDD和VDDQ之間進行切換，并且如圖9B所示，包括一個反相器電路31-1、三個述p通道MOS晶體管31-2、31-3和31-4以及三個n通道MOS晶體管31-5、31-6和31-7。
圖10A顯示了切換電路31B的布置，作為切換電路31’的另一個實例。有一個半導體存儲器芯片，其中為了提高所示內部操作的速度以及使操作穩(wěn)定，選擇性地使用內部電路電壓Vin和輸出緩沖區(qū)電路專用的電源電壓VDDQ。按照高性能，比如低電壓和高速度，恐怕這種類型的半導體存儲器芯片中使用的晶體管將降低擊穿電壓。在采用這樣一個晶體管的切換電路31B中，一個n通道MOS晶體管(保護晶體管)31j串聯(lián)到n通道MOS晶體管31h，如圖10A所示。一個正電位比如電源電壓VDDQ施加于n通道MOS晶體管31j的柵極。同樣，即使在電平切換電路31i’中，n通道MOS晶體管(保護晶體管)31-8、31-9和31-10也串聯(lián)到其各自的n通道MOS晶體管31-5、31-6和31-7，如圖10B所示。電源電壓VDDQ(正電位)施加于n通道MOS晶體管31-8、31-9和31-10的柵極。因此改善了n通道MOS晶體管31h、31-5、31-6和31-7的擊穿電壓，結果在反相器結構中改善了擊穿電壓。
自不必言，如果使用了切換電路31A和31B之一，就能夠獲得如同在切換電路31’情況下的優(yōu)點。
在第一個實施例中，可以監(jiān)視在正常讀取模式下的計時控制信號。自然，也能夠容易地監(jiān)視在正常寫入模式下的計時控制信號。
(第二個實施例)圖11顯示了根據本發(fā)明第二個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例。把圖11所示的半導體存儲器器件設定在測試模式下時，通過使器件處于一種特定的狀態(tài)，其中的計時控制信號在正常讀取模式下和正常寫入模式下都能夠監(jiān)視。與第一個實施例中相同的部件以相同的引用號標注，其詳細說明被略去。
如圖11所示，測試控制電路(測試模式設定電路)32A向內部控制信號發(fā)生電路21A、數據輸入/輸出緩沖區(qū)電路23A以及若干切換電路31C輸出一個輸出測試信號RWTEST。測試控制電路32A包括一個狀態(tài)控制電路，用于向內部控制信號發(fā)生電路21A提供測試信號RTEST和WTEST。
圖12顯示了測試控制電路32A的布置實例。測試控制電路32A包括兩個NAND電路32a和32b、五個NOR電路32c、32d、…和32g以及七個反相器電路32h、32i、…和32n。
更確切地說，一個信號BAR(1)通過反相器電路32h和32i提供給NAND電路32a的一個輸入端子。一個信號TEST提供給NAND電路32a的另一個輸入端子以及NAND電路32b的一個輸入端子。一個信號AR(1)通過反相器電路32j和32k提供給NAND電路32b的另一個輸入端子。NAND電路32a的輸出通過反相器電路32l提供給NOR電路32c的一個輸入端子。NOR電路32c的輸出提供給NOR電路32d的一個輸入端子。NOR電路32d的輸出產生為信號RTEST并且提供給NOR電路32c的另一個輸入端子和NOR電路32g的一個輸入端子。NAND電路32b的輸出通過反相器電路32m提供給NOR電路32e的一個輸入端子。NOR電路32e的輸出提供給NOR電路32f的一個輸入端子。一個信號RESET提供給NOR電路32d和32f的另一個輸入端子。NOR電路32f的輸出產生為信號WTEST并且提供給NOR電路32e的另一個輸入端子和NOR電路32g的另一個輸入端子。NOR電路32g的輸出通過反相器電路32n產生為信號RWTEST。
當輸入信號TEST時，如果信號AR(1)的電平為低并且信號BAR(1)的電平為高，信號RTEST的電平就變?yōu)楦?讀取監(jiān)視測試模式)。當輸入信號TEST時，如果信號AR(1)的電平為高并且信號BAR(1)的電平為低，信號WTEST的電平就變?yōu)楦?寫入監(jiān)視測試模式)。如果信號RTEST和WTEST之一的電平為高，信號RWTEST的電平就變?yōu)楦?。當輸入信號RESET時，信號RTEST、WTEST和RWTEST的電平都變?yōu)榈汀?br> 圖13顯示了內部控制信號發(fā)生電路21A的布置實例。向NOR電路21a的一個輸入端子提供信號CEB。NOR電路21a的另一個輸入端子接地(GND)。NOR電路21a的輸出通過反相器電路21g和21h產生為信號RINT。反相器電路21h的輸出信號RINT通過延遲電路21f提供給NAND電路21d的第一輸入端子。反相器電路21h的輸出信號RINT也提供給NAND電路21e和21r中每一個的一個輸入端子。通過反相器電路21q，把信號RWTEST提供給NAND電路21r的另一個輸入端子。NAND電路21r的輸出提供給NOR電路21b和21c中每一個的一個輸入端子。信號OEB提供給NOR電路21b的另一個輸入端子。NOR電路21b的輸出通過反相器電路21j，提供給NAND電路21s的一個輸入端子。通過反相器電路21t，把信號RTEST提供給NAND電路21s的另一個輸入端子。NAND電路21s的輸出提供給NAND電路21d的第二輸入端子。信號WEB提供給NOR電路21c的另一個輸入端子。NOR電路21c的輸出通過反相器電路21l，提供給NAND電路21u的一個輸入端子。通過反相器電路21v，把信號WTEST提供給NAND電路21u的另一個輸入端子。NAND電路21u的輸出提供給NAND電路21e的另一個輸入端子。NAND電路21e的輸出通過反相器電路21n產生為信號WENBL，并且通過反相器電路21o也提供給NAND電路21d的第三輸入端子。NAND電路21d的輸出通過反相器電路21p產生為信號RENBL。
當信號RTEST的電平為高時，內部控制信號發(fā)生電路21A接收低電平信號CEB并輸出高電平信號RENBL。因此，存儲器芯片執(zhí)行正常的讀取操作作為內部操作。反之，當信號WTEST的電平為高時，電路21A接收低電平信號CEB并輸出高電平信號WENBL。因此，存儲器芯片開始執(zhí)行正常的寫入操作作為內部操作。在第二個實施例中，僅僅通過設定測試模式以及信號CEB的計時來控制內部操作(讀取或寫入操作)，不考慮信號OEB和WEB。
數據輸入/輸出緩沖區(qū)電路23A包括多個數據輸入/輸出緩沖區(qū)電路23A’。圖14顯示了數據輸入/輸出緩沖區(qū)電路23A’的一個布置實例。電路23A’中的每一個都對應于圖6所示的輸入/輸出緩沖區(qū)電路23’。在每個電路23A’中，都通過反相器電路23a-22和23b-22，把信號RWTEST提供給第一電路23a’和第二電路23b’。NAND電路23a-23接收反相器電路23a-22的輸出和信號WENBL，其輸出通過反相器電路23a-24(路徑切換電路)提供給NAND電路23a-3和23a-4以及n通道MOS晶體管23a-19和23a-21的柵極。另外，NAND電路23b-23接收反相器電路23b-22的輸出和信號RENBL，其輸出通過反相器電路23b-24(路徑切換電路)提供給NAND電路23B-5和23B-6。
以上布置使得輸入/輸出單元數據所用的路徑在測試模式下能夠從數據輸入/輸出端子I/Oi斷開。因此不必使器件處于禁用狀態(tài)，在測試模式下也能夠防止切換電路31C發(fā)出的數據Di與單元數據沖突。圖6所示的數據輸入/輸出緩沖區(qū)電路(第一緩沖區(qū)電路)23’連接到輸入/輸出單元數據往返的數據輸入/輸出端子I/Oi(在這種情況下i＝0)，而圖14所示的數據輸入/輸出緩沖區(qū)電路(第二緩沖區(qū)電路)23A’連接到至少輸出所示計時控制信號的其他數據輸入/輸出端子I/Oi(在這種情況下i＝1至14)。因此，在測試模式下，可以監(jiān)視計時控制信號，也可以監(jiān)視正常單元數據。
切換電路31C包括多個切換電路31C’。圖15顯示了切換電路31C’之一的布置實例。切換電路31C’中的每一個都把輸入信號Si轉換為測試模式下(信號RWTEST的電平為高)的數據Di并把它輸出到數據輸入/輸出緩沖區(qū)電路23A，而且包括三個反相器電路31C-1、31C-2和31C-3以及一個傳輸門31C-4。
如此配置的半導體存儲器芯片既能夠設定在讀取監(jiān)視測試模式下，又能夠設定在寫入監(jiān)視測試模式下。在讀取監(jiān)視測試模式下，可以同時監(jiān)視在正常讀取模式下芯片中產生的多個計時控制信號。測試控制電路32A收到測試信號TEST之后，執(zhí)行測試入口操作。當信號AR(1)的電平為低(L)時，電路32A把高電平的信號RTEST輸出到內部控制信號發(fā)生電路21A，也把高電平的信號RWTEST輸出到內部控制信號發(fā)生電路21A、數據輸入/輸出緩沖區(qū)電路23A以及切換電路31C。因此，計時控制信號的輸出路徑連接到數據輸入/輸出端子I/Oi。換言之，切換電路31C通過數據輸入/輸出緩沖區(qū)電路23A，連接到數據輸入/輸出端子I/Oi。然后，使器件處于活化狀態(tài)(信號CEB的電平為低)。所以，把輸入信號(在正常讀取模式下的計時控制信號)S(1)至S(12)對應的數據D(1)至D(12)提供給數據輸入/輸出緩沖區(qū)電路23A。結果，從數據輸入/輸出端子I/O(1)至I/O(12)輸出數據D(1)至D(12)而不考慮信號OEB和WEB。
圖16顯示了在讀取監(jiān)視測試模式下信號波形的實例。在第二個實施例中，從數據輸入/輸出端子I/O(1)、I/O(2)、I/O(3)、I/O(4)、I/O(5)、I/O(6)、I/O(7)、I/O(8)、I/O(9)、I/O(10)、I/O(11)和I/O(12)分別輸出信號RINT(S(1))、RAS2(S(2))、XVLD(S(3))、BSEBL(S(4))、PLEBL(S(5))、SAEBL(S(6))、CENB2(S(7))和BCEQO(S(8))以及數據DQ0(S(9))、BDQ0(S(10))、RWD0(S(11))和BRWD0(S(12))，作為在正常讀取模式下的計時控制信號。
同樣，當信號AR(1)的電平為高(H)時，測試控制電路32A在測試入口操作中，把高電平的信號WTEST輸出到內部控制信號發(fā)生電路21A。電路32A也把高電平的信號RWTEST輸出到內部控制信號發(fā)生電路21A、數據輸入/輸出緩沖區(qū)電路23A以及切換電路31C。因此，切換電路31C把對應于其各自的輸入信號(在正常寫入模式下的計時控制信號)的數據D(1)至D(12)提供給數據輸入/輸出緩沖區(qū)電路23A。所以，從數據輸入/輸出端子I/O(1)至I/O(12)分別輸出數據D(1)至D(12)。
在第二個實施例中，正常單元數據輸入到/輸出自數據輸入/輸出端子I/O(0)。因此有可能容易地核實在測試模式下內部操作是否以正常運行模式的計時執(zhí)行。
在讀取監(jiān)視測試模式下或者寫入監(jiān)視測試模式下，測試控制電路32A從測試入口電路(未顯示)收到復位信號RESET之后，就進行釋放操作(信號RTEST、WTEST和RWTEST的電平都為低)。因此，器件能夠在正常運行模式下運行。
如上，實質上對于第二個實施例可以期望與第一個實施例相同的優(yōu)點。更確切地說，從單元數據的輸入和輸出所用的多個數據輸入/輸出端子，可以同時輸出要監(jiān)視的多個計時控制信號。因此使用已建立的測試器有可能容易地和準確地評價一個內部操作、一個信號中的延遲等的計時。在正常讀取模式下以及在正常寫入模式下，都能夠充分地輸出多個計時控制信號，而與單元數據不沖突。結果就能夠不必形成評價所用的任何樣本芯片，也不必使用評價專用的任何昂貴裝置，而在短時間內以低成本高精度地分析半導體存儲器芯片的內部操作，比如操作余量，并且能夠采集大量的數據。
(第三個實施例)圖17顯示了根據本發(fā)明第三個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例。第三個實施例能夠在圖11所示的半導體存儲器器件中監(jiān)視字線驅動信號和列選擇線驅動信號。與第二個實施例中相同的部件以相同的引用號標注，其詳細說明被略去。
為了在半導體存儲器芯片中監(jiān)視字線驅動信號和列選擇線驅動信號，通常從多條線(如1024條字線和512條列選擇線)中選擇僅僅一條字線或列選擇線。換言之，無法監(jiān)視全部的字線驅動信號和列選擇線驅動信號。如果監(jiān)視一條特定字線的驅動信號，它的電容量將與另一條字線的電容量不同。如果改變了地址，就無法監(jiān)視信號的計時。
在第三個實施例中，如圖17所示，配備了一個偽行解碼器電路(Quasi-dec.)13A以便監(jiān)視偽字線驅動信號WLmon，配備了一個偽列選擇電路(Quasi-col.)12A以便監(jiān)視偽列選擇線驅動信號CSLmon。
圖18顯示了偽行解碼器電路13A的布置實例。偽行解碼器電路13A等效于上述解碼器電路13。電路13A根據全部地址XB<0>至XB<3>產生一個偽字線驅動信號WLmon，它包括一個NOR電路13A-1、兩個反相器電路13A-2和13A-3、兩個p通道MOS晶體管13A-4和13A-5、兩個n通道MOS晶體管13A-6和13A-7、兩個電容器13A-8和13A-10以及一個電阻器13A-9。安排電容器13A-8和13A-10以及電阻器13A-9使得電路13A的電容量對應于一條正常字線的電容量。
圖19顯示了偽列選擇電路12A的布置實例。偽列選擇電路12A等效于上述列選擇電路12。電路12A根據全部地址YA<0>至<3>、YB<0>至<3>和YC<0>至<3>，產生一個偽列選擇線驅動信號CSLmon，它包括三個NOR電路12A-1、12A-2和12A-3、一個NAND電路12A-4以及一個電容器13A-5。電容器13A-5具有寄生電容。
圖20顯示了根據第三個實施例，半導體存儲器芯片中讀取監(jiān)視測試模式下信號波形的實例。在這個實施例中，除了圖16所示的十二種不同的計時控制信號以外，還從數據輸入/輸出端子I/O(13)和(14)，分別輸出一個偽字線驅動信號WLmon(Si-1)和一個偽列選擇線驅動信號CSLmon(Si)，作為計時控制信號。
可以監(jiān)視偽字線驅動信號WLmon和偽列選擇線驅動信號CSLmon。結果，即使在難以監(jiān)視全部的字線驅動信號和全部的列選擇線驅動信號時，也能夠以偽方式監(jiān)視它們。
本發(fā)明不限于監(jiān)視偽字線驅動信號WLmon和偽列選擇線驅動信號CSLmon的以上情況。例如，在難以監(jiān)視不同的選擇電路中全部多個信號以便從信號中選擇一個特定的信號時，可以通過從其等效電路產生偽信號而容易地監(jiān)視它們。
(第四個實施例)圖21顯示了根據本發(fā)明第四個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例。第四個實施例能夠響應外部控制信號CEB、OEB和WEB，切換測試模式和正常運行模式。與第二個實施例中相同的部件以相同的引用號標注，其詳細說明被略去。
在第四個實施例中，內部控制信號發(fā)生電路21B把輸出測試信號RWTESTD提供給數據輸入/輸出緩沖區(qū)電路23A以及切換電路31C，如圖21所示。測試控制電路32B僅僅產生測試信號RTEST和WTEST，它們要輸出到內部控制信號發(fā)生電路21B。
圖22顯示了內部控制信號發(fā)生電路21B的布置實例。電路21B除了產生信號RINT、RENBL和WENBL以外，還產生信號RWTESTD、RTESTD和WTESTD，并且能夠響應信號OEB和WEB，切換測試模式以及讀取/寫入單元數據所用的正常讀取和寫入模式。
信號CEB提供給NOR電路21a的一個輸入端子。NOR電路21a的另一個輸入端子接地(GND)。NOR電路21a的輸出通過反相器電路21g和21h產生為信號RINT。反相器電路21h的輸出(信號RINT)通過延遲電路21f提供給NAND電路21d的第一輸入端子。反相器電路21h的輸出(信號RINT)也提供給NAND電路21e和21r中每一個的一個輸入端子。信號RWTESTD通過反相器電路21q，提供給NAND電路21r的另一個輸入端子。NAND電路21r的輸出提供給NOR電路21b和21c中每一個的一個輸入端子。信號OEB提供給NOR電路21b的另一個輸入端子。NOR電路21b的輸出通過反相器電路21j、21-11和21-13，提供給NAND電路21s的一個輸入端子。NAND電路21s的輸出提供給NAND電路21d的第二輸入端子。信號WEB提供給NOR電路21c的另一個輸入端子。NOR電路21c的輸出通過反相器電路21l、21-19和21-14，提供給NAND電路21u的一個輸入端子。信號WTESTD提供給NAND電路21u的另一個輸入端子。NAND電路21u的輸出提供給NAND電路21e的另一個輸入端子。NAND電路21e的輸出通過反相器電路21n產生為信號WENBL，并且通過反相器電路21o提供給NAND電路21d的第三輸入端子。NAND電路21d的輸出通過反相器電路21p產生為信號RENBL。
信號OEB通過反相器電路21-20，提供給NOR電路21-12的一個輸入端子。信號WEB通過反相器電路21-21，提供給NOR電路21-12的另一個輸入端子。NOR電路21-12的輸出提供給NAND電路21-15和21-16中每一個的一個輸入端子。信號RTEST提供給NAND電路21-15的另一個輸入端子。信號WTEST提供給NAND電路21-16的另一個輸入端子。NAND電路21-15的輸出產生為信號RTESTD并提供給NAND電路21-17的一個輸入端子。NAND電路21-16的輸出產生為信號WTESTD并提供給NAND電路21-17的另一個輸入端子。NAND電路21-17的輸出產生為信號RWTESTD。
在內部控制信號發(fā)生電路21B中，在讀取單元數據所用的正常讀取模式下以及寫入單元數據所用的正常寫入模式下，信號RTEST和WTEST的電平均為低。信號RTESTD和WTESTD的電平為高，信號RWTESTD的電平為低。信號RINT、RENBL和WENBL取決于信號CEB、OEB和WEB。在備用狀態(tài)下，信號CEB的電平為高，信號RINT、RENBL和WENBL的電平為低。在讀取模式下，信號CEB和OEB的電平為低，信號WEB的電平為高，信號RINT和RENBL的電平為高，信號WENBL的電平為低。在寫入模式下，信號CEB和WEB的電平為低，信號OEB的電平為高，信號RINT和WENBL的電平為高，信號RENBL的電平為低。在正常模式下，信號RWTESTD的電平為低，計時控制信號的輸出路徑不連接到數據輸入/輸出端子I/Oi。
在測試模式下，信號CEB的電平為低，信號OEB和WEB的電平為高。在讀取監(jiān)視測試模式下，信號RTEST的電平為高，信號RTESTD的電平為低。信號CEB的電平為低，但是信號RINT的電平為高。如同在第二個實施例中，信號RENBL的電平為高，并且使內部操作處于讀取操作狀態(tài)。反之，在寫入監(jiān)視測試模式下，信號RTEST的電平為高，信號WENBL的電平為高，并且使內部操作處于寫入操作狀態(tài)。在兩種測試模式下，信號RWTESTD的電平都變?yōu)楦?。因此，內部電?單元數據的輸出路徑)從內部控制信號發(fā)生電路21B分開。換言之，切換電路31C與數據輸入/輸出端子I/Oi相互連接，以便從切換電路31C輸出數據(計時控制信號)Di。
如果在信號CEB設定在低電平時，同時把信號OEB或WEB設定在低電平，信號RTESTD和RWTESTD的電平就變?yōu)楦摺＝Y果，信號RENBL和WENBL就隨著外部控制信號CEB、OEB和WEB而變化。如果信號OEB的電平為低，信號RENBL的電平就為高。如果信號WEB的電平為低，信號WENBL的電平就為高。信號RWTESTD的電平為低。數據輸入/輸出緩沖區(qū)電路23A和切換電路31C的狀態(tài)與正常運行模式下的狀態(tài)相同。所以，器件能夠讀取和寫入單元數據。即使在上述測試模式下信號RTEST和WTEST設定在高電平，通過把信號OEB和WEB設定在低電平，也能夠它們切換到正常運行模式。
圖23顯示了測試控制電路32B的布置實例。如同在圖12所示的測試控制電路32A中，NOR電路32d的輸出產生為信號RTEST，NOR電路32f的輸出產生為信號WTEST。不過，電路32B既不包括NOR電路32g，也不包括反相器電路32n，它們產生信號RWTEST。
切換電路31C對應于圖15所示的切換電路31C’，內部控制信號發(fā)生電路21B向它提供信號RWTESTD以取代信號RWTEST。
在上述第四個實施例中，如果信號OEB和WEB的電平為高，而且信號CEB的電平為低，器件就設定在測試模式下。在這種情況下，數據輸入/輸出端子I/Oi輸出計時控制信號。如果信號CEB的電平為低但是信號OEB的電平也為低，器件就設定在正常讀取模式下。在這種情況下，從數據輸入/輸出端子I/Oi輸出的不是計時控制信號而是正常單元數據。在信號WEB的電平為低時，器件就設定在正常寫入模式下。在這種情況下，把數據Di從數據輸入/輸出端子I/Oi寫入存儲器單元。
根據第四個實施例，通過外部控制信號的組合，可以容易地切換正常運行模式和監(jiān)視內部操作所用的測試模式。因為這個理由，對比正常運行模式和測試模式以及重寫數據的同時，如果監(jiān)視內部操作，本發(fā)明的器件的操作尤為高效。
(第五個實施例)圖24顯示了根據本發(fā)明第五個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例。在這個實施例中，能夠響應外部控制信號而切換測試模式和正常運行模式(第四個實施例)，能夠監(jiān)視字線驅動信號和列選擇線驅動信號(第三個實施例)。與前面第三個和第四個實施例中相同的部件以相同的引用號標注，其詳細說明被略去。
第五個實施例對應于圖21所示的半導體存儲器芯片，對它增加了偽列選擇電路12A(參見圖19)和偽行解碼器電路13A(參見圖18)。
第五個實施例的結構能夠實現同時具有第三個和第四個實施例之功能的半導體存儲器芯片。更確切地說，不僅能夠響應外部控制信號而切換測試模式和正常運行模式，而且能夠監(jiān)視偽字線驅動信號WLmon和偽列選擇線驅動信號CSLmon。
(第六個實施例)圖25顯示了根據本發(fā)明第六個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例。半導體存儲器器件除了具有監(jiān)視測試模式以便從數據輸入/輸出端子I/Oi輸出計時控制信號以外，還具有一種外部控制模式，以便從外部接收計時控制信號。與第二個實施例中相同的部件以相同的引用號標注，其詳細說明被略去。
根據第六個實施例，如圖25所示，響應從測試控制電路32C向切換電路31D提供的信號MON和INP，把器件設定在測試模式下或外部控制模式下。當信號MON的電平為高時，器件就設定在測試模式下。當信號INP的電平為高時，器件就設定在外部控制模式下。通過從地址緩沖區(qū)電路26的地址輸入端子26a提供的信號AR(1)、BAR(1)、AR(2)和BAR(2)的組合，控制信號MON和INP。
圖26顯示了測試控制電路32C的布置實例。信號BAR(1)提供給NAND電路32-1的一個輸入端子以及NAND電路32-2的一個輸入端子。信號BAR(2)提供給NAND電路32-1的另一個輸入端子以及NAND電路32-3的一個輸入端子。信號AR(2)提供給NAND電路32-2的另一個輸入端子以及NAND電路32-4的一個輸入端子。信號AR(1)提供給NAND電路32-3的另一個輸入端子以及NAND電路32-4的另一個輸入端子。NAND電路32-1的輸出通過反相器電路32-5提供給NAND電路32-6的一個輸入端子。NAND電路32-2的輸出通過反相器電路32-7提供給NAND電路32-8的一個輸入端子。NAND電路32-3的輸出通過反相器電路32-9提供給NAND電路32-10的一個輸入端子。NAND電路32-4的輸出通過反相器電路32-11提供給NAND電路32-12的一個輸入端子。信號TEST提供給NAND電路32-6、32-8、32-10和32-12的另一個輸入端子。NAND電路32-6的輸出通過反相器電路32-13提供給NOR電路32-14的一個輸入端子。NAND電路32-8的輸出通過反相器電路32-15提供給NOR電路32-16的一個輸入端子。NAND電路32-10的輸出通過反相器電路32-17提供給NOR電路32-18的一個輸入端子。NAND電路32-12的輸出通過反相器電路32-19提供給NOR電路32-20的一個輸入端子。
NOR電路32-14的輸出提供給NOR電路32-21的一個輸入端子。NOR電路32-16的輸出提供給NOR電路32-22的一個輸入端子。NOR電路32-18的輸出提供給NOR電路32-23的一個輸入端子。NOR電路32-20的輸出提供給NOR電路32-24的一個輸入端子。信號RESET提供給NOR電路32-21、32-22、32-23和32-24的另一個輸入端子。NOR電路32-21的輸出(RM)提供給NOR電路32-14的另一個輸入端子以及NOR電路32-25和32-26中每一個的一個輸入端子。NOR電路32-22的輸出(RI)提供給NOR電路32-16的另一個輸入端子以及NOR電路32-25的另一個輸入端子和32-27的另一個輸入端子。NOR電路32-23的輸出(WM)提供給NOR電路32-18的另一個輸入端子以及NOR電路32-26的另一個輸入端子和NOR電路32-28的一個輸入端子。NOR電路32-24的輸出(WI)提供給NOR電路32-20的另一個輸入端子以及NOR電路32-27和32-28的另一個輸入端子。
NOR電路32-25的輸出通過反相器電路32-29產生為信號RTEST，并且提供給NOR電路32-30的一個輸入端子。NOR電路32-26的輸出通過反相器電路32-31(模式選擇電路)產生為信號MON。NOR電路32-27的輸出通過反相器電路32-32(模式選擇電路)產生為信號INP。NOR電路32-28的輸出通過反相器電路32-33產生為信號WTEST，并且提供給NOR電路32-30的另一個輸入端子。NOR電路32-30的輸出通過反相器電路32-34產生為信號RWTEST。
在如此布置的測試控制電路32C中，當信號AR(1)和AR(2)的電平為低(L)時，信號MON的電平變?yōu)楦?H)，信號RTEST也是如此。在這種情況下，就使電路處于讀取監(jiān)視測試模式下，以便監(jiān)視正常讀取模式下的計時控制信號。當信號AR(1)的電平為低(L)而信號AR(2)的電平為高(H)時，信號INP的電平變?yōu)楦?，信號RTEST也是如此。在這種情況下，就使電路處于讀取和外部控制模式下，以便能夠在正常讀取模式下接收計時控制信號。當信號AR(1)的電平為高(H)而信號AR(2)的電平為低(L)時，信號MON的電平變?yōu)楦?H)，信號WTEST也是如此。在這種情況下，就使電路處于寫入監(jiān)視測試模式下，以便監(jiān)視正常寫入模式下的計時控制信號。當信號AR(1)和AR(2)的電平為高(H)時，信號INP的電平變?yōu)楦?，信號WTEST也是如此。在這種情況下，就使電路處于寫入和外部控制模式下，以便能夠在正常寫入模式下接收計時控制信號。
切換電路31D包括多個切換電路31D’。圖27顯示了切換電路31D’的一個實例。切換電路31D’中的每一個都包括六個反相器電路31D-1、31D-2、…和31D-6、兩個傳輸門31D-7和31D-8、兩個p通道MOS晶體管31D-9和31D-10以及兩個n通道MOS晶體管31D-11和31D-12。
當信號INP的電平為高(H)時，切換電路31D’通過數據輸入/輸出緩沖區(qū)電路23A，從數據輸入/輸出端子I/Oi接收多個計時控制信號作為數據Di。然后，電路31D’把數據Di提供給各個部件作為數據SiD。反之，當信號INP的電平為高時，電路31D’就接收多個計時控制信號作為輸入信號Si。然后，電路31D’輸入信號Si轉換為數據Di并把它從數據輸入/輸出端子I/Oi輸出到數據輸入/輸出緩沖區(qū)電路23A。
在計時控制信號中，通過切換電路31D分別提供例如信號SAEBL(S1)、BSEBL(S2)、…和PLEBL(Si)，作為信號SAEBLD(S1D)、BSEBLD(S2D)、…和PLEBLD(SiD)。
因此可以從外部提供計時控制信號。結果，可以更容易地評價一項內部操作、信號中延遲等的計時。
(第七個實施例)圖28顯示了根據本發(fā)明第七個實施例的半導體存儲器器件(半導體存儲器芯片)的結構實例。在第七個實施例中，能夠設定一種外部控制模式，以便從外部接收計時控制信號(第六個實施例)，能夠響應外部控制信號而相互切換測試模式和正常運行模式(第四個實施例)。與第四個和第六個實施例中相同的部件以相同的引用號標注，其詳細說明被略去。
第七個實施例對應于圖25所示的半導體存儲器芯片，其中內部控制信號發(fā)生電路21B(參見圖22)把輸出測試信號RWTESTD提供給數據輸入/輸出緩沖區(qū)電路23A和測試控制電路32C’。
圖29顯示了測試控制電路32C’的布置實例。在這個電路中，NOR電路32-26的輸出提供給NAND電路32-35的一個輸入端子。NOR電路32-27的輸出提供給NAND電路32-36的一個輸入端子。從內部控制信號發(fā)生電路21B，把輸出測試信號RWTESTD提供給NAND電路32-35和32-36的另一個輸入端子。然后，NAND電路32-35的輸出產生為信號MON，NAND電路32-36的輸出產生為信號INP。不過，測試控制電路32C’既不包括產生信號RWTEST所用的NOR電路32-30，也不包括反相器電路32-34。
利用上述電路布置，就能夠實現同時具有第四個實施例之功能和第六個實施例之功能(外部控制模式)的半導體存儲器芯片。更確切地說，不僅能夠響應外部控制信號而相互切換測試模式和正常運行模式，而且能夠在不同于測試模式的模式下，從外部提供計時控制信號，以便從數據輸入/輸出端子I/Oi輸出計時控制信號。
在上述各個實施例中，收到測試信號TEST，即來自測試入口電路的脈沖信號之后，半導體存儲器芯片就被設定在測試模式下。作為另一種方法，也可以輸入例如高電壓信號或命令來設定芯片在測試模式下。
對于本領域的技術人員，不難設想出其他的優(yōu)點和修改。所以，從廣義上來說，本發(fā)明并不限于本文所示和介紹的特定細節(jié)和代表性實施例。因此，對于附帶的權利要求書及其相當內容定義的一般發(fā)明概念，在不脫離其實質和范圍的情況下，可以作出多種修改。
權利要求
1.一種半導體存儲器器件，包括存儲器單元陣列；多個輸入/輸出端子，用于輸入寫入存儲器單元陣列的單元數據，并輸出從存儲器單元陣列讀取的單元數據；測試模式設定電路，設定測試模式，以便監(jiān)視多個計時信號，計時信號控制單元數據的輸入/輸出操作計時；以及若干切換電路，在測試模式下，從多個輸入/輸出端子同時輸出多個計時信號。
2.根據權利要求1的半導體存儲器器件，進一步包括狀態(tài)控制電路，它控制器件，使得在測試模式設定電路設定了測試模式時，器件在正常運行模式下運行。
3.根據權利要求2的半導體存儲器器件，其中狀態(tài)控制電路響應外部信號的輸入電平，把器件設定在正常讀取模式下，以讀取單元數據。
4.根據權利要求2的半導體存儲器器件，其中狀態(tài)控制電路響應外部信號的輸入電平，把器件設定在正常寫入模式下，以寫入單元數據。
5.根據權利要求2的半導體存儲器器件，其中狀態(tài)控制電路是測試模式設定電路的一部分。
6.根據權利要求2的半導體存儲器器件，進一步包括內部控制信號發(fā)生電路，它響應外部控制信號的輸入計時，控制正常運行模式下的內部操作。
7.根據權利要求6的半導體存儲器器件，其中內部控制信號發(fā)生電路響應外部控制信號的輸入電平，使測試模式和正常運行模式相互切換。
8.根據權利要求1的半導體存儲器器件，其中切換電路包括多個切換電路，切換電路的每一個都具有一個第一三態(tài)電路，它由外部電源電壓操作。
9.根據權利要求1的半導體存儲器器件，其中切換電路包括多個切換電路，切換電路的每一個都具有一個第二三態(tài)電路，它由不同于外部電源電壓的專用電源電壓操作；以及電壓切換電路，它在外部電源電壓和專用電源電壓之間進行切換。
10.根據權利要求9的半導體存儲器器件，其中第二三態(tài)電路和電壓切換電路中的每一個都包括保護晶體管，并在保護晶體管的柵極施加正電位。
11.根據權利要求1的半導體存儲器器件，進一步包括多個緩沖區(qū)電路，分別連接到多個輸入/輸出端子。
12.根據權利要求11的半導體存儲器器件，其中多個緩沖區(qū)電路包括第一緩沖區(qū)電路，在測試模式下從多個輸入/輸出端子之一輸出單元數據；以及多個第二緩沖區(qū)電路，在測試模式下從其他輸入/輸出端子輸出多個計時信號。
13.根據權利要求12的半導體存儲器器件，其中第二緩沖區(qū)電路中的每一個都包括路徑切換電路，并且在測試模式下從多個輸入/輸出端子輸出多個計時信號。
14.根據權利要求13的半導體存儲器器件，其中路徑切換電路由測試模式設定電路的輸出控制。
15.根據權利要求11的半導體存儲器器件，其中多個緩沖區(qū)電路在測試模式下從多個輸入/輸出端子輸出多個計時信號。
16.根據權利要求1的半導體存儲器器件，進一步包括偽行解碼器電路，它等效于驅動存儲器單元陣列中形成的字線的行解碼器，其中切換電路從多個輸入/輸出端子之一輸出從偽行解碼器電路產生的偽字線驅動信號。
17.根據權利要求1的半導體存儲器器件，進一步包括偽列選擇電路，它等效于驅動存儲器單元陣列中形成的列選擇線的列選擇電路，其中切換電路從多個輸入/輸出端子之一輸出從偽列選擇電路產生的偽列選擇信號。
18.根據權利要求1的半導體存儲器器件，進一步包括模式選擇電路，它按照外部信號的組合控制切換電路，并且選擇測試模式和外部控制模式之一，以從多個輸入/輸出端子輸入需要的計時信號。
全文摘要
公開了帶有在I/O監(jiān)視內部計時控制信號的測試模式的半導體存儲器器件。該半導體存儲器器件包括一個存儲器單元陣列；多個輸入/輸出端子，把寫入存儲器單元陣列的單元數據輸入以及把從存儲器單元陣列讀取的單元數據輸出；一個測試模式設定電路，設定一種測試模式，以便監(jiān)視多個控制單元數據之輸入/輸出操作計時的控制信號；以及若干切換電路，連接到多個輸入/輸出端子。切換電路在測試模式下，從多個輸入/輸出端子同時輸出多個計時信號。
文檔編號G11C7/00GK1659663SQ03813020
公開日2005年8月24日 申請日期2003年6月4日 優(yōu)先權日2002年6月6日
發(fā)明者宮川正, 高島大三郎, 托馬斯·勒爾 申請人:株式會社東芝, 英芬能技術公司