專利名稱：同步型半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及同步型半導(dǎo)體存儲裝置。更詳細(xì)地說，是涉及具有對存儲單元陣列的隨機(jī)數(shù)據(jù)進(jìn)行高速讀寫功能的高速隨機(jī)周期式同步型半導(dǎo)體存儲器(FCRAM)，例如高速周期型的同步FCRAM(SDR-FCRAM)，或?qū)崿F(xiàn)SDR-FCRAM的2倍數(shù)據(jù)傳送速率的雙倍數(shù)據(jù)速率型的同步FCRAM(DDR-FCRAM)等中使用的。
背景技術(shù)：
歷來，已提出同步DRAM(SDRAM)。這種SDRAM使DRAM(動態(tài)型隨機(jī)存取存儲器)的數(shù)據(jù)存取速度以及SRAM(靜態(tài)型隨機(jī)存取存儲器)的數(shù)據(jù)存取速度高速化，并且使比高的時鐘頻率還高的數(shù)據(jù)帶寬(每單位時間的數(shù)據(jù)字節(jié)數(shù))成為可能。SDRAM從4M(兆)bit/16MbitDRAM一代已經(jīng)實(shí)用化。在64Mbit DRAM一代中SDRAM占了全部DRAM使用量的大部分。
此外，最近進(jìn)行了進(jìn)一步使SDRAM的數(shù)據(jù)傳送速率高速化的嘗試。例如，提出了以傳統(tǒng)的數(shù)據(jù)傳送速率的2倍的數(shù)據(jù)傳送速率動作的雙倍數(shù)據(jù)速率SDRAM(DDR-SDRAM)，并且使其產(chǎn)品化。
在SDRAM的場合，數(shù)據(jù)傳送速率的高速化，也就是帶寬改進(jìn)方面存在著以下問題。也就是說，關(guān)于存儲器磁芯的單元數(shù)據(jù)的隨機(jī)存取存在著高速化困難這樣的問題。原因是，在SDRAM的場合，來自行存取變化了的不同行地址的數(shù)據(jù)存取需要DRAM特有的破壞讀出和放大動作，此外，在下一個磁芯存取之前預(yù)充電動作需要一定的時間(磁芯等待時間)。因此，磁芯的周期時間(隨機(jī)周期時間tRC)的大幅度的高速化是困難的。
為了解決該問題，提出了把磁芯的存取和預(yù)充電動作流水線化，把隨機(jī)周期時間tRC縮短到傳統(tǒng)的SDRAM的1/2以下的高速周期RAM(FastCycle RAM＝FCRAM)(例如，參照“一種20ns隨機(jī)存取流水線化運(yùn)行DRAM”(VLSI Symp.1998))。近年來，在高速傳送隨機(jī)數(shù)據(jù)這種網(wǎng)絡(luò)的領(lǐng)域，以至今為止用SRAM的局域網(wǎng)交換(LAN Switch)或路由器等為中心，開始有使用這種FCRAM的產(chǎn)品。
這里，就作為FCRAM的基本動作的命令體系簡單地進(jìn)行說明(關(guān)于詳細(xì)說明參照例如特愿平11-373531號(特開2001-189077號公報(bào)))。
圖8示出命令輸入引起的FCRAM的狀態(tài)的變化。這里，通過作為第1個命令的第1命令(1st Command)與作為第2個命令的第2命令(2ndCommand)的組合來表示確定命令輸入的情形。
圖9A和圖9B示出圖8的命令和與之對應(yīng)的管腳輸入的關(guān)系(功能表)。
在FCRAM中，通常作為輸入控制電路內(nèi)部動作的命令用的外部端子，分配芯片選擇(/CS)管腳和功能控制(FN＝行地址選通/RAS)管腳兩個管腳。僅分別使用兩個管腳不可能確定多個命令輸入。因此，第1命令和第2命令組合起來，借此使僅靠/CS管腳和FN管腳兩個管腳的多個命令輸入的確定成為可能。
圖8中，寫活動命令WRA(Write with Auto-close)和讀活動命令RDA(Read with Auto-close)是第1命令。低位地址鎖存命令LAL(LowerAddress Latch)、模式寄存器置位命令MRS(Mode Register Set)和自動刷新命令REF(Auto Refresh)是第2命令。
如圖9A中所示，關(guān)于第1命令，在/CS管腳的輸入電平為低，F(xiàn)N管腳的輸入電平為高時，把讀活動命令RDA確定為命令輸入。此外，在/CS管腳的輸入電平為低，F(xiàn)N管腳的輸入電平為低時，把寫活動命令WRA確定為命令輸入。如圖9B中所示，關(guān)于第2命令，在/CS管腳的輸入電平為高時把低位地址鎖存命令LAL確定為命令輸入，在/CS管腳的輸入電平為低時，把模式寄存器置位命令MRS、自動刷新命令REF確定為命令輸入。
也就是說，如圖8中所示，在待命狀態(tài)(STANDBY)下的第1命令和第2命令的各輸入中，直接給出讀活動命令RDA或?qū)懟顒用頦RA。在該情況下，從圖9A和圖9B中所示的表可以看出，使/CS管腳的輸入電平為低電平時可以收到命令的輸入。讀和寫各命令的區(qū)別可以通過給予FN管腳的輸入的電平來識別。在本例子中，如果是讀則FN管腳被置為高電平，如果是寫則FN管腳被置為低電平。
此外，在第1命令中還可以給出讀出放大器的分割解碼用的行地址。但是，在標(biāo)準(zhǔn)部件的管腳數(shù)上有限制。因此，把現(xiàn)有的控制管腳作為地址管腳轉(zhuǎn)用，抑制管腳數(shù)的增加。


圖10與DDR-SDRAM標(biāo)準(zhǔn)部件的管腳分配對比地示出把控制管腳的一部分作為地址管腳轉(zhuǎn)用的方式的、雙倍數(shù)據(jù)速率型的同步FCRAM(DDR-FCRAM)標(biāo)準(zhǔn)部件的管腳分配。再者，這里以由JEDEC(聯(lián)合電子器件工程委員會)標(biāo)準(zhǔn)化了的66管腳的TSOP(薄小外形標(biāo)準(zhǔn)部件)為例進(jìn)行說明。
在本例的FCRAM中，把SDRAM中的列地址選通(/CAS)管腳和允許寫(/WE)管腳作為各自的地址管腳A13、A14轉(zhuǎn)用。借此增加讀出放大器的解碼，不損及限定激活的讀出放大器的數(shù)目這個優(yōu)點(diǎn)。
此外，在第1命令中接收的地址稱為高位地址UA，在第2命令中接收的地址稱為低位地址LA。
首先，在第1命令中的時鐘的上升沿，從通常的地址管腳A0～A12和與/WE管腳、/CAS管腳相對應(yīng)的地址管腳A13、A14接收高位地址UA。如果第1命令是讀，則按該行地址來選擇字線WL。然后，把來自與該選擇字線WL相關(guān)的存儲單元MC的數(shù)據(jù)讀出到位線對BLn、/BLn。此外，靠位線讀出放大器S/A放大讀出的數(shù)據(jù)。通過第1命令的輸入，到此的動作結(jié)束。再者，在圖10中，/WE管腳和/CAS管腳通過地址輸入而電平變化。此外，/RAS管腳通過FN輸入而電平變化。
接著，在從第1命令的輸入起1時鐘周期后，作為第2命令輸入低位地址鎖存命令LAL、模式寄存器置位命令MRS、自動刷新命令REF中的某一個。
在上述第2命令中，把/CS管腳置為高電平(命令LAL)，從地址管腳A0～A14接收列地址CA0-j(低位地址LA)的例子示于以下。在該情況下，第2命令僅接收列地址就結(jié)束。也就是說，選擇與列地址對應(yīng)的列選擇線CSL。這樣一來，把靠位線讀出放大器S/A所放大的數(shù)據(jù)向數(shù)據(jù)線MDQ傳送。然后，再靠讀緩沖器(第2讀出放大器)DQRB來放大該數(shù)據(jù)。最后，從輸出管腳輸出該數(shù)據(jù)。
實(shí)現(xiàn)上述這種動作用的命令解碼器，例如如圖11至圖13中所示，由控制器、第1命令用解碼器和第2命令用解碼器來構(gòu)成。也就是說，圖11示出控制命令解碼器的動作用的控制器的具體構(gòu)成例。圖12示出高位側(cè)的命令解碼器的具體構(gòu)成例，圖13示出低位側(cè)的命令解碼器的具體構(gòu)成例。
圖11中所示的控制器由“非”門101～111、定時“非”門121～126、“與非”門131～134和“或非”門141來構(gòu)成。也就是說，在內(nèi)部緩沖來自/CS管腳的外部輸入的逆相信號bCSIN供給到靠在內(nèi)部緩沖外部時鐘信號的信號CLKIN及其逆相信號bCLKIN來控制的定時“非”門121的輸入端。在該定時“非”門121的輸出端連接著“非”門101的輸入端。
靠信號CLKIN、bCLKIN來控制的定時“非”門122的輸出端連接到上述“非”門101的輸入端。此外，該定時“非”門122的輸入端連接著上述“非”門101的輸出端。
上述“非”門101的輸出端分別連接到“或非”門141和“與非”門131一方的輸入端。該“或非”門141另一方的輸入端上連接著“非”門103的輸出端。上述“與非”門131另一方的輸入端上連接著“非”門104的輸出端。該“非”門104的輸入端上連接著上述“非”門103的輸出端。信號CLKIN供給到該“非”門103的輸入端。
在上述“或非”門141的輸出端上連接著“非”門102的輸入端。從該“非”門102的輸出端輸出逆相信號bCSLTC。該信號bCSLTC是在內(nèi)部緩沖外部輸入/CS，半時鐘鎖存的信號。
在上述“與非”門131的輸出端上連接著“非”門105的輸入端。從該“非”門105的輸出端輸出信號NOPLTC。
另一方面，表示輸入了命令RDA的信號bCOLACTRU分別供給到各“與非”門132、133一方的輸入端。表示輸入了命令WRA的信號bCOLACTWU分別供給到各“與非”門132、134另一方的輸入端。
“與非”門132的輸出端連接到靠信號bCLKIN、CLKIN來控制的定時“非”門123的輸入端。在該定時“非”門123的輸出端上連接著“非”門106的輸入端。在該“非”門106的輸出端上連接著靠信號CLKIN、bCLKIN來控制的定時“非”門125的輸入端。在該定時“非”門125的輸出端上連接著“非”門107的輸入端。在該“非”門107的輸出端上連接著三級“非”門108、109、110。從其第3級“非”門110的輸出端輸出逆相信號bACTUDSB。
再者，靠信號CLKIN、bCLKIN來控制的定時“非”門124的輸出端連接到上述“非”門106的輸入端。此外，該定時“非”門124的輸入端連接到上述“非”門106的輸出端。此外，靠信號bCLKIN、CLKIN來控制的定時“非”門126的輸出端連接到上述“非”門107的輸入端。此外，該定時“非”門126的輸入端連接到上述“非”門107的輸出端。
進(jìn)而，在上述“與非”門133另一方的輸入端上，連接著上述“與非”門134的輸出端。在該“與非”門134一方的輸入端上連接著上述“與非”門133的輸出端。而且，從上述“與非”門133的輸出端輸出信號PCREAD。此外，上述“與非”門133的輸出端連接到“非”門111的輸入端。而且，從該“非”門111的輸出端輸出信號PCWRITE。
圖12中所示的高位側(cè)的命令解碼器由“非”門151～156、“與非”門161和“或非”門171來構(gòu)成。也就是說，信號bCSLTC從圖11中所示的控制器供給到“非”門151的輸入端。信號bRASLTC供給到“非”門154的輸入端。該信號bRASLTC是在內(nèi)部緩沖外部輸入/RAS(FN)，半時鐘鎖存的信號。
在“與非”門161的第1輸入端上連接著上述“非”門151的輸出端。此外，在第2輸入端上連接著上述“非”門154的輸出端。進(jìn)而，在第3輸入端上連接著圖11中所示的“非”門110的輸出端。而且，從該“非”門110的輸出端供給信號bACTUDSB。
在該“與非”門161的輸出端上連接著“非”門152的輸入端。在該“非”門152的輸出端上連接著“非”門153的輸入端。而且，從該“非”門153的輸出端輸出信號bCOLACTWU，供給到上述控制器。
另一方面，在“或非”門171的第1輸入端上連接著“非”門155的輸出端。在該“非”門155的輸入端上連接著圖11中所示的“非”門110的輸出端。此外，在第2輸入端上連接著上述“非”門154的輸出端。進(jìn)而，在第3輸入端上連接著圖11中所示的“非”門102的輸出端。而且，從該“非”門102的輸出端供給逆相信號bCSLTC。
在該“或非”門171的輸出端上，連接著“非”門156的輸入端。而且，從該“非”門156的輸出端輸出逆相信號bCOLACTRU，供給到上述控制器。
再者，在圖12中所示的電路中，通過由“或非”門來接收各信號，削減級數(shù)地構(gòu)成。借此謀求隨機(jī)存取時間tRAC的高速化。
圖13中所示的低位側(cè)的命令解碼器由“非”門181～189，“與非”門191～194和“或非”門201、202來構(gòu)成。也就是說，信號NOPLTC從圖11中所示的控制器分別供給到“與非”門191、192一方的輸入端。信號bCSLTC從圖11中所示的控制器供給到“非”門189的輸入端。該“非”門189的輸出端分別連接到“與非”門193、194一方的輸入端。
信號bACTUDSB和信號PCWRITE從圖11中所示的控制器供給到“或非”門201的各輸入端。該“或非”門201的輸出端分別連接到上述“與非”門191、193另一方的輸入端。
信號bACTUDSB和信號PCREAD從圖11中所示的控制器供給到“或非”門202的各輸入端。該“或非”門202的輸出端分別連接到上述“與非”門192、194另一方的輸入端。
上述“與非”門191的輸出端連接到“非”門181的輸入端。在該“非”門181的輸出端上連接著“非”門182的輸入端。而且，從該“非”門182的輸出端輸出逆相信號bCOLACTR。該信號bCOLACTR是表示在讀活動命令RDA的下一個時鐘周期中輸入低位地址鎖存命令LAL的信號。
上述“與非”門192的輸出端連接到“非”門183的輸入端。在該“非”門183的輸出端上連接著“非”門184的輸入端。而且，從該“非”門184的輸出端輸出逆相信號bCOLACTW。該信號bCOLACTW是表示在寫活動命令WRA的下一個時鐘周期中輸入低位地址鎖存命令LAL的信號。
上述“與非”門193的輸出端連接到“非”門185的輸入端。在該“非”門185的輸出端上連接著“非”門186的輸入端。而且，從該“非”門186的輸出端輸出逆相信號bMSET。該信號bMSET是表示在讀活動命令RDA的下一個時鐘周期中輸入模式寄存器置位命令MRS的信號。
上述“與非”門194的輸出端連接到“非”門187的輸入端。在該“非”門187的輸出端上連接著“非”門188的輸入端。而且，從該“非”門188的輸出端輸出逆相信號bREFR。該信號bREFR是表示在寫活動命令WRA的下一個時鐘周期中輸入自動刷新命令REF的信號。
下面，就上述圖11至圖13中所示的電路的動作，一邊參照圖14中所示的時間分配圖一邊進(jìn)行說明。首先，在第1命令的輸入中，信號bCSLTC和信號bRASLTC根據(jù)/CS管腳的電位VBCS和FN管腳的電位VFN而變化。于是，信號bCOLACTWU(或者信號bCOLACTRU)成為低電平。此時，控制器內(nèi)的信號PCWRITE或信號PCREAD中的某一個對應(yīng)的一側(cè)成為高電平。
此外，從第1命令輸入后的時鐘信號CLKIN的下降沿起，信號bACTUDSB僅1時鐘周期里成為低電平。借此，下一個第2命令的收到成為可能。
再者，信號NOPLTC是在時鐘信號CLKIN的上升沿的定時中，檢測信號bCSIN為高電平，也就是NP(不工作)這一情況的信號。因而，在第2命令的輸入中低位地址鎖存命令LAL輸入的場合，信號NOPLTC成為高電平。而且，在該信號NOPLTC為高電平、信號bACTUDSB為低電平、信號PCWRITE為高電平(＝信號PCREAD為低電平)三個條件下，而且信號bCOLACTW成為低電平。借此，可以區(qū)別讀/寫來檢測低位地址鎖存命令LAL輸入的情況。
進(jìn)而，在第2命令的輸入中，在自動刷新命令REF或模式寄存器置位命令MRS輸入的場合，信號bCSLTC成為低電平。上述命令REF、MRS的不同取決于第1命令是寫活動命令WRA還是讀活動命令RDA。
此外，信號bACTUDSB成為低電平，而且根據(jù)信號FCREAD/FCWRITE的狀態(tài)，信號bREFR和信號bMSET成為低電平。在該場合，由于/CS管腳為低電平，所以第1命令用的命令解碼器工作。為了使該命令解碼器的工作停止，同時輸入信號bACTUDSB。
通過上述這種工作，可以得到下述(A)、(B)這樣的效果。
(A)在第1命令中讀/寫被確定。由此，在行地址的接收的同時，不僅外圍電路開始工作，而且存儲器磁芯也可能開始工作。借此，隨機(jī)存取的開始比根據(jù)第2命令來判斷存儲器磁芯工作的開始要早。也就是說，隨機(jī)存取時間tRAC自動地提早1周期。
(B)在第1命令中讀/寫被確定。由此，在第2命令中只要接收低位地址LA就可以了。因而，選擇列選擇線CSL直到輸出數(shù)據(jù)的過程比歷來要早。結(jié)果，可以實(shí)現(xiàn)隨機(jī)存取時間tRAC的高速化。此外，可以早期結(jié)束數(shù)據(jù)向外圍電路的傳送。借此，從字線WL的復(fù)位到位線BL、bBL的預(yù)充電動作的先導(dǎo)成為可能。也就是說，在隨機(jī)存取時間tRAC的高速化的同時還可以實(shí)現(xiàn)隨機(jī)周期時間tRC的高速化。
以上是FCRAM中的命令體系的基本動作。如上所述，在第1命令中確定讀/寫。此外，把磁芯的RAS恢復(fù)動作、列選擇線CSL的選擇和RAS預(yù)充電動作流水線化。這樣一來，可以把隨機(jī)周期時間tRC縮短到歷來的1/2以下。該流水線動作的實(shí)現(xiàn)與歷來的SDRAM/DDR-SDRAM大不相同。
圖15示出實(shí)現(xiàn)RAS恢復(fù)動作、列選擇線CSL的選擇和RAS預(yù)充電動作的流水線化的，F(xiàn)CRAM的ROW(行)系控制電路的系統(tǒng)構(gòu)成。
該FCRAM的ROW系控制電路包括存儲體活動控制器211、存儲體定時器212、高位地址驅(qū)動器213、高位地址控制器214、行地址鎖存控制器215、行熔絲存儲體216、熔絲程序信號控制器217、行冗余命中定時監(jiān)視器218、X地址預(yù)解碼器219、HIT(命中信號)&DWA(禁止字線活動信號)信號驅(qū)動器220、冗余X地址預(yù)解碼器221、采樣字線激活電路222、FWLE(F存儲體字線激活檢測信號)信號驅(qū)動器223、采樣字線控制器224、采樣字線225、字線定時器226、列選通控制器227、讀出放大器接通定時控制器228、讀出放大器切斷定時控制器229、多路(MUX)倍增控制器230、行預(yù)解碼控制器231、磁芯控制信號驅(qū)動器232而構(gòu)成。
下面，參照圖16，就上述FCRAM的ROW系控制電路的操作進(jìn)行說明。在外部時鐘信號VCLK的上升沿時，第1命令(寫活動命令WRA或讀活動命令RDA)輸入。借此，內(nèi)部的命令檢測信號bCOLACTWU(第1命令為WRA時)或bCOLACTRU(第1命令為RDA時)在半時鐘期間切換成低電平。收到該切換，信號bCACTWUFTb(第1命令為WRA時)或bCACTRUb(第1命令為RDA時)切換成低電平。
在FCRAM中采用后寫系統(tǒng)。因此，在第1命令為WRA時，把在前一周期的命令WRA輸入時在圖15的高位地址驅(qū)動器213中預(yù)先接收的高位地址UA作為熔絲存儲體地址ARbx來傳送。此外，在第1命令為RDA時，把從外部輸入的高位地址UA作為熔絲存儲體地址ARbx來傳送。借此，經(jīng)由圖15的X地址預(yù)解碼器219，X地址X01Pbx、X23Pbx、X45Pbx、X67Pbx、X8Pby(x＝0～3，y＝0～1)被傳送到磁芯。
與此并行，在外部時鐘信號VCLK的上升沿時收到第1命令的輸入，借此內(nèi)部的命令檢測信號bACTV切換成低電平。與第1命令是WRA或RDA無關(guān)地，該信號bACTV進(jìn)行同一動作。
收到信號bACTV的切換，信號BNKb和信號RADLTCb全都切換成高電平。接著，收到信號RADLTCb的高電平，信號XPDRIVEb切換成高電平。借此，X地址X91011Pbz、X1213Pbx(z＝0～7)被傳送到磁芯。收到該切換，共用讀出放大器的非選擇陣列側(cè)的MUX切換成低電平。
接著，收到信號RADLTCb的高電平，信號bFPRGb切換成高電平。信號bFPRGb是通過熔絲信息的檢測來判斷字線WL有沒有向冗余電路切換用的信號，收到檢測的結(jié)束而激活字線WL用的信號bFWLONb切換成高電平。
收到該信號bFWLONb的高電平，信號FWLEb切換成高電平。借此，選擇陣列側(cè)的信號EQL(均衡控制信號)切換成低電平。收到該信號EQL的切換，字線WL切換成高電平。此外，進(jìn)行連接MDQ(主DQ)線和LDQ(局部DQ)線用的晶體管的門控制的MDQS(主DQ開關(guān)控制信號)切換成高電平，進(jìn)行LDQ線的均衡控制的信號LDQEQ切換成低電平。
與此并行，收到信號bFWLONb的高電平，信號FSWLEb切換成高電平。借此，虛擬地模擬字線WL的活動定時的信號SWLINb(采樣字線)切換成高電平。然后，讀出放大器的控制信號QSAEb切換成高電平。借此，信號bSAONb切換成低電平。
收到該信號bSAONb的低電平，NSET、PSET(讀出放大器激活信號)切換成高電平，逆相信號bPSET切換成低電平。同時，從信號bSAONb切換成低電平起，經(jīng)過某個一定時間的遲延，信號bQMUXBSTb切換成低電平。借此，選擇陣列側(cè)的MUX從內(nèi)部電源VINT向內(nèi)部電源VPP電平移動(VINT＜VPP)。
與此同時，收到信號QSAEb的切換，進(jìn)行列系電路的選通控制的信號bCENBb切換成低電平。收到此，成為列選擇線CSL被選擇的系統(tǒng)。雖然該CSL選擇也包含在FCRAM中的“一系列流水線動作”中，但是這里的列系電路群中所包含的CSL控制的詳細(xì)說明省略了。以上是就RAS恢復(fù)動作的說明。
下面，就RAS預(yù)充電動作進(jìn)行說明?？繄D15中的存儲體定時器212，信號BNKb保持高電平一定時間。經(jīng)過該一定時間后，信號BNKb切換成低電平。借此，開始RAS的預(yù)充電動作。
收到信號BNKb的低電平，信號RADLTCb和信號XPDRIVEb切換成低電平。收到該信號RADLTCb的低電平，信號FWLEb切換成低電平。此外，信號SWLINb和磁芯的字線WL的電位、信號MDQS切換成低電平。
通過信號SWLINb切換成低電平，信號QSAEb切換成低電平，信號bCENBb切換成高電平。此外，信號bSAOFFb切換成低電平。借此，信號EQL、LDQEQ、bPSET切換成高電平，信號NSET、PSET切換成低電平。MUX移動到VINT。
此外，與此同時，通過信號RADLTCb向低電平的切換，X地址X91011Pbz、X1213Pbx、bFPRGb切換成低電平。然后，信號bFWLONb、FSWLEb切換成低電平。
從上述說明還可以看出，RAS恢復(fù)動作的結(jié)束和RAS預(yù)充電動作的開始的定時(時間)取決于圖15的存儲體定時器212中的遲延時間。
圖17示出確定RAS恢復(fù)動作的結(jié)束和RAS預(yù)充電動作的開始的定時用的，存儲體定時器212的電路構(gòu)成。這里，以一般的FCRAM中的存儲體定時器為例進(jìn)行說明。
通常，由用電容器和電阻元件的CR遲延構(gòu)成的存儲體定時器212，由“非”門241～253，“或非”門262～266，“異或”門271、272，P溝道晶體管281、N溝道晶體管291～296，以及電阻元件301～304來構(gòu)成。
在上述構(gòu)成中，使用N溝道晶體管291和電阻元件301～304作出CR遲延量。此外，圖中的虛線所包圍的電路212a是切換CR遲延量用的解碼器電路。
在初始狀態(tài)下，測試模式信號TMBKTMR<1>、TMBKTMR<2>全都為低電平。通過測試模式輸入而切換成高電平。測試模式信號TMBKTMR<1>、TMBKTMR<2>的測試模式輸入能夠各自獨(dú)立地控制。
此外，熔絲信號bFSBKTMR<1>、bFSBKTMR<2>在初始狀態(tài)下全都為高電平。通過熔絲熔斷而切換成低電平。熔絲信號bFSBKTMR<1>、bFSBKTMR<2>的熔絲熔斷能夠各自獨(dú)立地控制。
在初始狀態(tài)下，“或非”門264的輸出BKTMRAJ<0>為高電平。借此，N溝道晶體管298導(dǎo)通。
例如，測試模式信號TMBKTMR<1>切換成高電平，或者熔絲信號bFSBKTMR<1>切換成低電平。于是，“或非”門265的輸出BKTMRAJ<1>切換成高電平。借此，增加CR遲延量是可能的。
此外，通過熔絲熔斷，熔絲信號bFSBKTMR<1>切換成低電平后，測試模式信號TMBKTMR<1>通過測試模式輸入而切換成高電平。在該場合，設(shè)定成與初始狀態(tài)時相同的CR遲延量。
接下來，說明測試模式信號TMBKTMR<2>切換成高電平，或者熔絲信號bFSBKTMR<2>切換成低電平的情況。在該場合，“或非”門266的輸出BKTMRAJ<2>為高電平。借此，把CR遲延量增加到最大是可能的。
此外，在通過熔絲熔斷，熔絲信號bFSBKTMR<2>切換成低電平后，測試模式信號TMBKTMR<2>通過測試模式輸入而切換成高電平。在該場合，設(shè)定成與初始狀態(tài)時相同的CR遲延量。
接下來，說明測試模式信號TMBKTMR<1>和TMBKTMR<2>全都切換成高電平，或者熔絲信號bFSBKTMR<1>和bFSBKTMR<2>全都切換成低電平的情況。在該場合，“或非”門263的輸出BKTMRAJ<3>成為高電平。借此，減少CR遲延量是可能的。
此外，在通過熔絲熔斷，熔絲信號bFSBKTMR<1>、bFSBKTMR<2>全都切換成低電平后，通過測試模式輸入，測試模式信號TMBKTMR<1>、TMBKTMR<2>全都切換成高電平。在該場合，設(shè)定成與初始狀態(tài)相同的CR遲延量。
以上是由CR遲延構(gòu)成的一般的存儲體定時器電路212的構(gòu)成例。上述由CR遲延構(gòu)成的存儲體定時器電路212作為一個例子，虛擬地模擬磁芯中的字線WL等構(gòu)成的電路或“非”門遲延電路等，一般也用于存儲體定時器電路。
下面，參照圖18就上述存儲體定時器212的內(nèi)部動作進(jìn)行說明。也就是說，輸入第1命令(寫活動命令WRA或讀活動命令RDA)。于是，信號BNKb切換成高電平。收到此，信號BNKTMRb也切換成高電平。
另一方面，從信號BNKb切換成高電平起，經(jīng)過規(guī)定的CR遲延量(SelfTimer)，信號BNKTMRb切換成低電平。借此，信號bBNKTMRb切換成低電平一定時間。收到該信號bBNKTMRb的切換，信號BNKb切換成低電平。通過該信號BNKb向低電平的切換，RAS恢復(fù)動作(RAS Active)結(jié)束。接著，RAS預(yù)充電動作開始。
圖19示出用靠上述存儲體定時器212所設(shè)定的時間，實(shí)際進(jìn)行RAS恢復(fù)動作和RAS預(yù)充電動作的磁芯(讀出放大器和單元陣列)的構(gòu)成例。
磁芯由單元陣列311、312，位線均衡電路(預(yù)充電電路)313、314，單元陣列切換用晶體管對315、316，數(shù)據(jù)傳送門317，以及讀出放大器(S/A)318來構(gòu)成。
在單元陣列311、312中，在構(gòu)成存儲單元MCn的MOS晶體管Q的各門上分別連接著字線WLn(n＝1、2、～)。在各MOS晶體管Q的源·漏極的一方上連接著某個位線BL、bBL。在各MOS晶體管Q的源·漏極的另一方上連接著單元電容器C。
位線均衡電路313、314由均衡內(nèi)部電位VBLEQ！所給予的均衡用N溝道晶體管313a、313b、314a、314b，以及位線短路用N溝道晶體管313c、314c組成。
單元切換用晶體管對315、316分別由MUX用N溝道晶體管315a、315b、316a、316b組成。
數(shù)據(jù)傳送門317由開關(guān)用N溝道晶體管317a、317b組成。
讀出放大器318由讀出放大器用N溝道晶體管318a、318b和P溝道晶體管318c、318d組成。
在數(shù)據(jù)的讀出時，靠單元陣列切換用晶體管對315、316，單元陣列311、312的某一方與位線BL、bBL連接。例如，在單元陣列311與位線BL、bBL連接的場合，有選擇地把字線WLn和位線BL、bBL激活。借此，單元陣列311內(nèi)的一個存儲單元MCn被選擇。
均衡控制信號EQLr給予位線均衡電路313。借此，位線BL、bBL被預(yù)先均衡(預(yù)充電)成電壓電平VBLEQ(＝1/2VBLH)。因此，在字線WLn和位線BL、bBL被激活時，靠與儲存在所選擇的存儲單元MCn的單元電容器C中的數(shù)據(jù)相對應(yīng)的電位，位線BL、bBL的電位被微小地變化。該電位的微小的變化靠讀出放大器318放大，然后經(jīng)由數(shù)據(jù)傳送門317向數(shù)據(jù)線LDQ、bLDQ輸出。
對單元陣列312的數(shù)據(jù)的讀出動作，除了單元陣列312靠單元陣列切換用晶體管對315、316與位線BL、bBL連接以外，與單元陣列311的場合幾乎相同。
下面，參照圖20，就上述磁芯中的字線WLn，均衡控制信號EQLr，位線BL、bBL，存儲單元MCn，列選擇線CSL的動作進(jìn)行說明。這里，假定“1”數(shù)據(jù)的寫動作。
通過收到第1命令WRA，均衡控制信號EQLr切換成低電平。于是，字線WL1的電位切換成高電平。借此，位線BL、bBL的電位被讀出。此后，列選擇線CSL的電位成為高電平，寫數(shù)據(jù)被傳送到位線BL、bBL。
此外，在寫數(shù)據(jù)被傳送后，位線BL被恢復(fù)。此外，字線WL1在某個一定時間后切換成低電平。此后，均衡控制信號EQL切換成高電平。借此，位線BL、bBL的均衡動作開始。
在圖20中，假定作為RAS恢復(fù)動作的結(jié)束和RAS預(yù)充電動作的開始的定時，設(shè)定了理想的時間的場合。可是，圖17中所示的歷來的存儲體定時器212通過CR遲延來設(shè)定RAS恢復(fù)動作的結(jié)束和RAS預(yù)充電動作的開始的定時。一般來說，電阻元件的工藝離散很大，此外，溫度依存性、電壓依存性等其他因素引起的離散也很大。因此，可以預(yù)料CR遲延量因種種條件而大幅度增減。
也就是說，如圖21中所示，例如，如果RAS恢復(fù)時間(tRAS)因電源電壓、溫度、或者工藝等而縮短，則成為單元的恢復(fù)不足。于是，無法充分確保下一個周期的讀出安全。
此外，如果RAS恢復(fù)時間(tRAS)過長，則例如如圖22中所示，RAS預(yù)充電時間(tRP)減少。于是，成為位線BL、bBL的均衡不充分(均衡不足)。結(jié)果，在下一個周期的讀出動作中，引起單元數(shù)據(jù)破壞。
進(jìn)而，在時鐘周期(tCK)為長周期的動作中，產(chǎn)生CR遲延量的減少。于是，在列動作結(jié)束之前RAS預(yù)充電動作就開始了，還產(chǎn)生動作不順利這樣的問題。
這些問題雖然程度有所不同，但是在虛擬模擬磁芯的動作的定時器電路或“非”門遲延電路等中是可能產(chǎn)生的重大問題。
發(fā)明概要在根據(jù)本發(fā)明的一個實(shí)施例的同步型半導(dǎo)體存儲裝置中，具備有配置了多個存儲單元的存儲單元陣列，根據(jù)讀命令從前述存儲單元讀出信息的讀出動作和根據(jù)寫命令把信息寫入前述存儲單元的寫入動作分別可能的存儲器部，檢測與外部時鐘信號同步輸入的第1命令是前述讀命令還是前述寫命令的命令檢測電路，在靠前述命令檢測電路檢測前述讀命令還是前述寫命令的場合，用前述外部時鐘信號來設(shè)定行地址選通(RAS)的恢復(fù)動作的結(jié)束和前述RAS的預(yù)充電動作的開始的時間的存儲體定時器電路。
附圖的簡要說明圖1是表示根據(jù)本發(fā)明的第1實(shí)施例的，用于FCRAM的存儲體定時器的構(gòu)成例的電路圖。
圖2是為了就圖1中所示的存儲體定時器的動作進(jìn)行說明而示出的時間分配圖。
圖3是表示根據(jù)本發(fā)明的第2實(shí)施例的，用于FCRAM的存儲體定時器的構(gòu)成例的電路圖。
圖4是表示根據(jù)本發(fā)明的第3實(shí)施例的，用于FCRAM的存儲體定時器的構(gòu)成例的電路圖。
圖5是表示根據(jù)本發(fā)明的第4實(shí)施例的，用于FCRAM的存儲體定時器的構(gòu)成例的電路圖。
圖6是表示根據(jù)本發(fā)明的第5實(shí)施例的，控制CAS等待時間的切換定時用的控制電路的構(gòu)成例的方框圖。
圖7是為了就圖6中所示的控制電路的動作進(jìn)行說明而示出的時間分配圖。
圖8是示意地表示根據(jù)本發(fā)明的，命令輸入引起的FCRAM的狀態(tài)變化的圖。
圖9A和圖9B是功能表化地表示圖8中所示的命令輸入和與之對應(yīng)的管腳輸入的關(guān)系的圖。
圖10是與DDR-SDRAM的管腳分配對比地表示DDR-FCRAM中的標(biāo)準(zhǔn)部件的管腳分配的圖。
圖11是表示控制解碼命令輸入的命令解碼器的動作用的控制器的構(gòu)成例的電路圖。
圖12是表示高位側(cè)的命令解碼器的構(gòu)成例的電路圖。
圖13是表示低位側(cè)的命令解碼器的構(gòu)成例的電路圖。
圖14是為了說明命令解碼器的動作而示出的時間分配圖。
圖15是表示實(shí)現(xiàn)RAS恢復(fù)動作和RAS預(yù)充電動作的流水線化的，F(xiàn)CRAM的ROW系控制電路的構(gòu)成例的方框圖。
圖16是為了說明圖15中所示的ROW系控制電路的動作而示出的時間分配圖。
圖17是為了說明現(xiàn)有技術(shù)及其問題所在而示出的，由CR遲延構(gòu)成的存儲體定時器的電路構(gòu)成圖。
圖18是為了說明圖17中所示的存儲體定時器的動作而示出的時間分配圖。
圖19是表示FCRAM中的一般磁芯的構(gòu)成例的電路圖。
圖20是為了以“1”數(shù)據(jù)的寫動作為例來說明磁芯的動作(單元的存儲節(jié)點(diǎn))而示出的波形圖。
圖21是為了說明RAS恢復(fù)時間的減少引起的單元的恢復(fù)不足而示出的波形圖。
圖22是為了說明RAS預(yù)充電時間的減少引起的位線的均衡不足而示出的波形圖。
發(fā)明的詳細(xì)描述下面參照附圖就本發(fā)明的實(shí)施例進(jìn)行說明。
(第1實(shí)施例)圖1示出根據(jù)本發(fā)明的第1實(shí)施例的，用于同步型半導(dǎo)體存儲裝置(FCRAM)的最佳存儲體定時器(自定時器電路)的電路構(gòu)成例。
存儲體定時器11由“非”門12a～12g，“與非”門13，傳送門14，以及多級(該場合，6級)的遲延部21a～21f來構(gòu)成。遲延部21a～21f分別包括靠信號CKTRCNT、bCKTRCNT來控制的定時“非”門22，靠信號bCKTRCNT、CKTRCNT來控制的定時“非”門23，以及“與非”門24而構(gòu)成。
也就是說，在上述“非”門12a的輸入端上供給著來自圖15中所示的存儲體活動控制器211的存儲體活動信號BNKb。該“非”門12a的輸出端連接到“非”門12b的輸入端。上述“非”門12b的輸出端分別連接到“非”門12c的輸入端和“與非”門13一方的輸入端。在該“與非”門另一方的輸入端上連接著“非”門12d的輸出端。
此外，上述“非”門12b的輸出端分別連接到上述遲延部21a～21f中的各“與非”門24一方的輸入端。在各“與非”門24另一方的輸入端上分別連接著上述定時“非”門22、23的各輸出端。
上述遲延部21a～21f當(dāng)中，遲延部21a、21c、21e中的各“與非”門24的輸出端分別連接到上述定時“非”門23的輸入端，并且連接到下一級的各遲延部21b、21d、21f中的上述定時“非”門23的輸入端。上述遲延部21b、21d中的各“與非”門24的輸出端分別連接到上述定時“非”門22的輸入端，并且連接到下一級的各遲延部21c、21e中的上述定時“非”門22的輸入端。再者，上述遲延部21a～21f當(dāng)中，在初級的遲延部21a中的定時“非”門22的輸入端上連接著上述“非”門12c的輸出端。此外，在最終級的遲延部21f中，“與非”門24的輸出端連接到定時“非”門22的輸入端，并且連接到上述“非”門12d的輸入端。
另一方面，信號CLKINDRVT供給到上述“非”門12e的輸入端。信號CLKINDRVT是經(jīng)由未畫出的輸入接收端變換外部時鐘信號VCLK的內(nèi)部信號。該“非”門12e的輸出端連接到“非”門12f的輸入端。上述“非”門12f的輸出端連接到上述傳送門14和“非”門12g的各輸入端。上述傳送門14和上述“非”門12g的各輸出端分別連接到上述遲延部21a～21f中的各定時“非”門22、23的控制端子。
下面，參照圖2就上述構(gòu)成的存儲體定時器11的動作進(jìn)行說明。首先，通過收到第1命令WRA或RDA，信號BNKb切換成高電平。收到此，在圖1的虛線的時鐘周期計(jì)數(shù)器電路11a中，在1時鐘周期后COUNT1切換成高電平，在2時鐘周期后COUNT2切換成高電平，在3時鐘周期后COUNT3切換成高電平。通過收到該COUNT3的高電平，在從第1命令起3時鐘周期后，信號CLKTMRDEF切換成低電平。收到此，信號bBNKTMRb切換成低電平。
這里，作為RAS恢復(fù)結(jié)束和RAS預(yù)充電開始的時間，計(jì)數(shù)從第1命令輸入起的3時鐘周期。這是假定隨機(jī)周期(tRC)的規(guī)格是5時鐘周期，作為理想的RAS恢復(fù)時間之一例，計(jì)數(shù)3時鐘周期。
作為“與非”門13的輸出的信號bBNKTMRb輸入到圖15中所示的存儲體活動控制器211?？吭撔盘朾BNKTMRb，信號BNKb切換成低電平。借此，RAS恢復(fù)動作結(jié)束，RAS預(yù)充電動作開始。
此外，靠信號BNKb的低電平，存儲體定時器11被復(fù)位。然后，COUNT1、COUNT2、COUNT3切換成低電平，信號CLKTMRDEF和bBNKTMRb全都切換成高電平。
這樣一來，上述存儲體定時器11在RAS恢復(fù)時間(tRAS)的控制中用外部時鐘信號VCLK。也就是說，通過計(jì)數(shù)信號CLKINDRVT的時鐘周期時間(tCK)來設(shè)定RAS恢復(fù)動作的結(jié)束和RAS預(yù)充電動作的開始的定時。因而，在FCRAM中，穩(wěn)定的RAS恢復(fù)時間的設(shè)定成為可能。
如上所述，構(gòu)成了用外部時鐘信號VCLK的時鐘周期的計(jì)數(shù)產(chǎn)生的自定時器。借此，抑制RAS恢復(fù)動作的結(jié)束和RAS預(yù)充電動作的開始的時間因電源電壓、溫度或工藝離散等的離散成為可能。
此外，成為RAS恢復(fù)時間依存于時鐘周期(tCK)的電路。因此，即使在時鐘周期為長周期的場合，也可以充分地保持RAS恢復(fù)時間。由此，在作為FCRAM中的一系列動作的RAS恢復(fù)動作、列選擇線CSL的選擇、以及RAS預(yù)充電動作中，還避免在列選擇線CSL的選擇后列系電路的一系列動作結(jié)束前，開始RAS預(yù)充電動作這樣的動作不順利成為可能。
(第2實(shí)施例)圖3示出根據(jù)本發(fā)明的第2實(shí)施例的，用于同步型半導(dǎo)體存儲裝置(FCRAM)的最佳存儲體定時器的電路構(gòu)成例。這里，就構(gòu)成為能夠通過測試模式和熔絲熔斷，變更RAS恢復(fù)時間的時鐘周期數(shù)的場合進(jìn)行說明。
該存儲體定時器31取為在圖1中所示的存儲體定時器11中追加虛線所包圍的設(shè)定電路32而成的構(gòu)成。在該場合，設(shè)定電路32包括“異或”門33a、33b，“非”門34a、34b、34c，“或非”門35a～35d，“與或非”門36，定時“非”門37a～37d，以及“與非”門38a、38d而構(gòu)成。該設(shè)定電路32插入上述存儲體定時器11中的最終級的遲延部21f與“非”門12d之間。
在“異或”門33a、33b一方的輸入端上分別輸入測試模式信號TMBKTMR<1>、TMBKTMR<2>。在“異或”門33a、33b另一方的輸入端上分別輸入熔絲信號bFSBKTMR<1>、bFSBKTMR<2>。測試模式信號TMBKTMR<1>、TMBKTMR<2>在初始狀態(tài)下全都為低電平。通過輸入測試模式，切換成高電平。測試模式信號TMBKTMR<1>、TMBKTMR<2>各自獨(dú)立地控制是可能的。
熔絲信號bFSBKTMR<1>、bFSBKTMR<2>在初始狀態(tài)下全都為高電平。通過進(jìn)行熔絲熔斷，切換成低電平。熔絲信號bFSBKTMR<1>、bFSBKTMR<2>各自獨(dú)立地控制是可能的。
這樣一來，成為測試模式信號TMBKTMR<1>、TMBKTMR<2>和熔絲信號bFSBKTMR<1>、bFSBKTMR<2>輸入“異或”門33a、33b的構(gòu)成。借此，即使在熔絲熔斷后，測試模式信號TMBKTMR<1>、TMBKTMR<2>引起的RAS恢復(fù)時間設(shè)定的變更也成為可能。
“異或”門33a的輸出分別輸入到“或非”門35a、35c和“非”門34a。“非”門34a的輸出分別輸入到“或非”門35b、35d。異或”門33b的輸出分別輸入到“或非”門35a、35d和“非”門34b?！胺恰遍T34b的輸出分別輸入到“或非”門35b、35c。
在“與或非”門36的第1“與”輸入的一方上供給上述“或非”門35a的輸出CLKTMR<3>。在第1“與”輸入的另一方上供給上述遲延部21e中的“與非”門24的輸出CLKTMRM05。在“與或非”門36的第2“與”輸入的一方上供給上述“或非”門35b的輸出CLKTMR<0>。在第2“與”輸入的另一方上供給最終級的遲延部21f中的“與非”門24的輸出CLKTMRDEF。在“與或非”門36的第3“與”輸入的一方上供給上述“或非”門35c的輸出CLKTMR<1>。在第3“與”輸入的另一方上供給上述“與非”門38a的輸出CLKTMRP05。在“與或非”門36的第4“與”輸入的一方上供給上述“或非”門35d的輸出CLKTMR<2>。在第4“與”輸入的另一方上供給上述“與非”門38b的輸出CLKTMRP10。該“與或非”門36的輸出經(jīng)由上述“非”門34c、12d供給到上述“與非”門13另一方的輸入端。
如上所述，在初始狀態(tài)下，測試模式信號TBMKTMR<1>、TMBKTMR<2>全都為低電平。熔絲信號bFSBKTMR<1>、bFSBKTMR<2>全都為高電平。在該場合，“或非”門35b的輸出CLKTMR<0>成為有效。也就是說，輸入到“與或非”門36的，最終級的遲延部21f中的“與非”門24的輸出CLKTMRDEF成為有效。由此，在該場合，與第1實(shí)施例中所示的存儲體定時器11的場合同樣地，確保時鐘周期數(shù)“3”的RAS恢復(fù)時間。
下面說明測試模式信號TMBKTMR<1>切換成高電平，或者熔絲信號bFSBKTMR<1>切換成低電平的情況。在該場合，“或非”門35c的輸出CLKTMR<1>成為有效。也就是說，輸入到“與或非”門36的，“與非”門38a的輸出CLKTMRP05成為有效。由此，在該場合，確保時鐘周期數(shù)“3.5”的RAS恢復(fù)時間。
下面說明在通過熔絲熔斷，熔絲信號bFSBKTMR<1>切換成低電平后，測試模式信號TBMKTMR<1>切換成高電平的情況。在該場合，與初始狀態(tài)的場合同一的“或非”門35b的輸出CLKTMR<0>成為有效。由此，在該場合，確保時鐘周期數(shù)“3”的RAS恢復(fù)時間。
下面說明測試模式信號TMBKTMR<2>切換成高電平，或者熔絲信號bFSBKTMR<2>切換成低電平的情況。在該場合，“或非”門35d的輸出CLKTMR<2>成為有效。也就是說，輸入到“與或非”門36的，“與非”門38b的輸出CLKTMRP10成為有效。由此，在此場合，確保時鐘周期數(shù)“4”的RAS恢復(fù)時間。
下面說明在通過熔絲熔斷，熔絲信號bFSBKTMR<2>切換成低電平后，測試模式信號TMBKTMR<2>切換成高電平的情況。在該場合，與初始狀態(tài)的場合同一的“或非”門35b的輸出CLKTMR<0>成為有效。由此，在該場合，確保時鐘周期數(shù)“3”的RAS恢復(fù)時間。
下面說明測試模式信號TMBKTMR<1>切換成高電平，或者熔絲信號bFSBKTMR<1>切換成低電平；此外，測試模式信號TMBKTMR<2>切換成高電平，或者熔絲信號bFSBKTMR<2>切換成低電平的情況。在該場合，“或非”門35a的輸出CLKTMR<3>成為有效。也就是說，輸入到“與或非”門36的，遲延部21e中的“與非”門24的輸出CLKTMRM05成為有效。由此，在該場合，確保時鐘周期數(shù)“2.5”的RAS恢復(fù)時間。
下面說明在通過熔絲熔斷，熔絲信號bFSBKTMR<1>、bFSBKTMR<2>全都切換成低電平后，測試模式信號TMBKTMR<1>、TMBKTMR<2>全都切換成高電平的情況。在該場合，與初始狀態(tài)的場合同一的“或非”門35b的輸出CLKTMR<0>成為有效。由此，在該場合，確保時鐘周期數(shù)“3”的RAS恢復(fù)時間。
如果用上述的構(gòu)成，則可以以0.5時鐘周期單位來設(shè)定RAS恢復(fù)時間。此外，在上述的構(gòu)成中，在通過由“異或”門33a、33b來接收測試模式信號TMBKTMR<1>、<2>和熔絲信號bFSBKTMR<1>、<2>，用測試模式進(jìn)行驗(yàn)證后，用熔絲熔斷把測試模式的設(shè)定切換成缺省的設(shè)定是可能的。進(jìn)而，在進(jìn)行熔絲熔斷后，通過輸入測試模式返回到熔絲熔斷前的初始狀態(tài)的設(shè)定是可能的。
在本第2實(shí)施例中，作為一個例子，說明了分別使用兩種測試模式信號和熔絲信號的情況。進(jìn)而，通過增加測試模式信號和熔絲信號，可以實(shí)現(xiàn)以0.5時鐘單位，更多種的時鐘周期數(shù)的設(shè)定。
(第3實(shí)施例)圖4示出根據(jù)本發(fā)明的第3實(shí)施例的，用于同步型半導(dǎo)體存儲裝置(FCRAM)最佳存儲體定時器的電路構(gòu)成例。這里就構(gòu)成為能夠通過測試模式和熔絲熔斷，進(jìn)行RAS恢復(fù)時間的微調(diào)整的場合進(jìn)行說明。
該存儲體定時器41取為在圖3中所示的存儲體定時器31上進(jìn)一步追加虛線所包圍的微調(diào)整電路42而成的構(gòu)成。在該場合，微調(diào)整電路42包括“異或”門43a、43b，“非”門44a、44b、45a～45l，“或非”門46a～46d，以及“與或非”門47而構(gòu)成。該微調(diào)整電路42代替存儲體定時器31中的“非”門34c而插入。
在“異或”門43a、43b一方的輸入端上分別輸入測試模式信號TMBKADJ<1>、TMBKADJ<2>。在“異或”門43a、43b另一方的輸入端上分別輸入熔絲信號bFSBKADJ<1>、bFSBKADJ<2>。
測試模式信號TMBKADJ<1>、TMBKADJ<2>在初始狀態(tài)下全都為低電平。通過輸入測試模式而切換成高電平。測試模式信號TMBKADJ<1>、TMBKADJ<2>各自獨(dú)立地控制是可能的。
熔絲信號bFSBKADJ<1>、bFSBKADJ<2>在初始狀態(tài)下全都為高電平。通過進(jìn)行熔絲熔斷而切換成低電平。熔絲信號bFSBKADJ<1>、bFSBKADJ<2>各自獨(dú)立地控制是可能的。
這樣一來，成為測試模式信號TMBKADJ<1>、TMBKADJ<2>和熔絲信號bFSBKADJ<1>、bFSBKADJ<2>輸入到“異或”門43a、43b的構(gòu)成。借此，即使在熔絲熔斷后，測試模式信號TMBKADJ<1>、TMBKADJ<2>引起的RAS恢復(fù)時間設(shè)定的變更也成為可能。
“異或”門43a的輸出分別輸入到“或非”門46a、46c和“非”門44a?！胺恰遍T44a的輸出分別輸入到“或非”門46b、46d?！爱惢颉遍T43b的輸出分別輸入到“或非”門46a、46d和“非”門44b?！胺恰遍T44b的輸出分別輸入到“或非”門46b、46c。
在“與或非”門47的第1“與”輸入的一方上供給上述“或非”門46a的輸出DLYADJ<3>。在第1“與”輸入的另一方上直接供給上述設(shè)定電路32中的“與或非”門36的輸出。在“與或非”門47的第2“與”輸入的一方上供給上述“或非”門46b的輸出DLYADJ<0>。在第2“與”輸入的另一方上，經(jīng)由“非”門45a～45d供給上述設(shè)定電路32中的“與或非”門36的輸出。在“與或非”門47的第3“與”輸入的一方上供給上述“或非”門46c的輸出DLYADJ<1>。在第3“與”輸入的另一方上，經(jīng)由“非”門45a～45h供給上述設(shè)定電路32中的“與或非”門36的輸出。在“與或非”門47的第4“與”輸入的一方上供給上述“或非”門46d的輸出DLYADJ<2>。在第4“與”輸入的另一方上，經(jīng)由“非”門45a～45l供給上述設(shè)定電路32中的“與或非”門36的輸出。該“與或非”門47的輸出經(jīng)由上述“非”門12d供給到上述“與非”門13另一方的輸入端。
如上所述，在初始狀態(tài)下，測試模式信號TMBKADJ<1>、TMBKADJ<2>全都為低電平。熔絲信號bFSBKADJ<1>、bFSBKADJ<2>全都為高電平。在該場合，“或非”門46b的輸出DLYADJ<0>成為有效。也就是說，輸入到“與或非”門47的，“非”門45a～45d的輸出成為有效。由此，在該場合，確保包含“非”門45a～45d引起的4級遲延的RAS恢復(fù)時間。
說明測試模式信號TMBKADJ<1>切換成高電平，或者熔絲信號bFSBKADJ<1>切換成低電平的情況。在該場合，“或非”門46c的輸出DLYADJ<1>成為有效。也就是說，輸入到“與或非”門47的，“非”門45a～45h的輸出成為有效。由此，在該場合，確保包含“非”門45a～45h引起的8級遲延的RAS恢復(fù)時間。
下面說明在通過熔絲熔斷，熔絲信號bFSBKADJ<1>切換成低電平后，測試模式信號TMBKADJ<1>切換成高電平的情況。在該場合，與初始狀態(tài)的場合同一的“或非”門46b的輸出DLYADJ<0>成為有效。由此，在該場合，確保包含“非”門45a～45d引起的4級遲延的RAS恢復(fù)時間。
下面說明測試模式信號TMBKADJ<2>切換成高電平，或者熔絲信號bFSBKADJ<2>切換成低電平的情況。在該場合，“或非”門46d的輸出DLYADJ<2>成為有效。也就是說，輸入到“與或非”門47的，“非”門45a～45l的輸出成為有效。由此，在該場合，確保包含“非”門45a～45l引起的12級遲延的RAS恢復(fù)時間。
下面說明在通過熔絲熔斷，熔絲信號bFSBKADJ<2>切換成低電平后，測試模式信號TMBKADJ<2>切換成高電平的情況。在該場合，與初始狀態(tài)的場合同一的“或非”門46b的輸出DLYADJ<0>成為有效。由此，在該場合，確保包含“非”門45a～45d引起的4級遲延的RAS恢復(fù)時間。
下面說明測試模式信號TMBKADJ<1>切換成高電平，或者熔絲信號bFSBKADJ<1>切換成低電平；此外，測試模式信號TMBKADJ<2>切換成高電平，或者熔絲信號bFSBKADJ<2>切換成低電平的情況。在該場合，“或非”門46a的輸出DLYADJ<3>成為有效。也就是說，直接輸入到“與或非”門47的，“與或非”門36的輸出成為有效。由此，在該場合，確保就連“非”門45a～45l引起的1級遲延也不包含的RAS恢復(fù)時間。
下面說明在通過熔絲熔斷，熔絲信號bFSBKADJ<1>、bFSBKADJ<2>全都切換成低電平后，測試模式信號TMBKADJ<1>、TMBKADJ<2>全都切換成高電平的情況。在該場合，與初始狀態(tài)的場合同一的“或非”門46b的輸出DLYADJ<0>成為有效。由此，在該場合，確保包含“非”門45a～45d引起的4級遲延的RAS恢復(fù)時間。
如上所述，如果用該構(gòu)成，則RAS恢復(fù)時間設(shè)定的微調(diào)整成為可能。
再者，就用“非”門來構(gòu)成RAS恢復(fù)時間的微調(diào)整電路42的場合進(jìn)行了說明。這是一個例子，在作為“非”門的替代用CR遲延或其他電路的場合同樣的控制也是可能的。
此外，在上述的構(gòu)成中，在通過靠“異或”門43a、43b收到測試模式信號TMBKADJ和熔絲信號bFSBKADJ，用測試模式進(jìn)行驗(yàn)證后，用熔絲熔斷把測試模式的設(shè)定切換成缺省的設(shè)定是可能的。進(jìn)而，在進(jìn)行熔絲熔斷后，通過輸入測試模式返回到熔絲熔斷前的初始狀態(tài)的設(shè)定是可能的。
在本第3實(shí)施例中，作為一個例子，說明了分別使用兩種測試模式信號和熔絲信號的情況。進(jìn)而，通過增加測試模式信號和熔絲信號，可以實(shí)現(xiàn)更多種的時間的微調(diào)整。
(第4實(shí)施例)圖5示出根據(jù)本發(fā)明的第4實(shí)施例的，用于同步型半導(dǎo)體存儲裝置(FCRAM)中最佳存儲體定時器的電路構(gòu)成例。這里，就構(gòu)成為能夠進(jìn)行RAS恢復(fù)時間的時鐘周期數(shù)和微調(diào)整的，CAS等待時間(CL)進(jìn)行的獨(dú)立設(shè)定的場合進(jìn)行說明。再者，作為一個例子，假定存在CL3、CL4兩種CAS等待時間CL的場合。
這里，CAS等待時間CL成為CL3到CL4，借此規(guī)格中所規(guī)定的時鐘周期時間(tCK)基本上有變短的傾向。因此，在RAS恢復(fù)時間的時鐘周期數(shù)的計(jì)數(shù)值設(shè)定成在CL3和CL4中成為同一時，CL4的RAS恢復(fù)時間相對于CL3變短。因此，可以根據(jù)CAS等待時間CL獨(dú)立地控制RAS恢復(fù)時間的時鐘周期數(shù)和微調(diào)整。借此，避免CL4的RAS恢復(fù)時間相對于CL3變短成為可能。
在圖5中，該存儲體定時器51取為例如把圖4中所示的存儲體定時器41中的測試模式信號TMBKTMR<1>、TMBKTMR<2>、TMBKADJ<1>、TMBKADJ<2>，和熔絲信號bFSBKTMR<1>、bFSBKTMR<2>、bFSBKADJ<1>、bFSBKADJ<2>的輸入部，變更成虛線所包圍的輸入電路52而成的構(gòu)成。也就是說，取為在圖1中所示的存儲體定時器11中，追加備有輸入電路52的設(shè)定電路32’和微調(diào)整電路42’而成的構(gòu)成。在該場合，輸入電路52由“異或”門53a～53h，傳送門54a～54h，以及“非”門55構(gòu)成。
也就是說，在該存儲體定時器51的場合，因?yàn)槟軌蚩緾L3和CL4獨(dú)立的控制，故代替圖4中所示的測試模式信號TMBKTMR<1>、TMBKTMR<2>、TMBKADJ<1>、TMBKADJ<2>，準(zhǔn)備了TMBKTMRCL3<1>、TMBKTMRCL4<1>、TMBKTMRCL3<2>、TMBKTMRCL4<2>、TMBKADJCL3<1>、TMBKADJCL4<1>、TMBKADJCL3<2>、TMBKADJCL4<2>等8個輸入信號。
同樣地，代替熔絲信號bFSBKTMR<1>、bFSBKTMR<2>、bFSBKADJ<1>、bFSBKADJ<2>，準(zhǔn)備了bFSBKTMRCL3<1>、bFSBKTMRCL4<1>、bFSBKTMRCL3<2>、bFSBKTMRCL4<2>、bFSBKADJCL3<1>、bFSBKADJCL4<1>、bFSBKADJCL3<2>、bFSBKADJCL4<2>等8個輸入信號。
上述測試模式信號TMBKTMRCL3<1>輸入到“異或”門53a一方的輸入端。在“異或”門53a另一方的輸入端上輸入上述熔絲信號bFSBKTMRCL3<1>?！爱惢颉遍T53a的輸出經(jīng)由傳送門54a分別輸入到“或非”門35a、35c和“非”門34a?！胺恰遍T34a的輸出分別輸入到“或非”門35b、35d。
上述測試模式信號TMBKTMRCL4<1>輸入到“異或”門53b一方的輸入端。在“異或”門53b另一方的輸入端上輸入上述熔絲信號bFSBKTMRCL4<1>?！爱惢颉遍T53b的輸出經(jīng)由傳送門54b分別輸入到“或非”門35a、35c和“非”門34a。
上述測試模式信號TMBKTMRCL3<2>輸入到“異或”門53c一方的輸入端。在“異或”門53c另一方的輸入端上輸入上述熔絲信號bFSBKTMRCL3<2>?！爱惢颉遍T53c的輸出經(jīng)由傳送門54c分別輸入到“或非”門35a、35d和“非”門34b。“非”門34b的輸出分別輸入到“或非”門35b、35c。
上述測試模式信號TMBKTMRCL4<2>輸入到“異或”門53d一方的輸入端。在“異或”門53d另一方的輸入端上輸入上述熔絲信號bFSBKTMRCL4<2>?！爱惢颉遍T53d的輸出經(jīng)由傳送門54d分別輸入到“或非”門35a、35d和“非”門34b。
上述測試模式信號TMBKADJCL3<1>輸入到“異或”門53e一方的輸入端。在“異或”門53e另一方的輸入端上輸入上述熔絲信號bFSBKADJCL3<1>?！爱惢颉遍T53e的輸出經(jīng)由傳送門54e分別輸入到“或非”門46a、46c和“非”門44a?！胺恰遍T44a的輸出分別輸入到“或非”門46b、46d。
上述測試模式信號TMBKADJCL4<1>輸入到“異或”門53f一方的輸入端。在“異或”門53f另一方的輸入端上輸入上述熔絲信號bFSBKADJCL4<1>。“異或”門53f的輸出經(jīng)由傳送門54f分別輸入到“或非”門46a、46c和“非”門44a。
上述測試模式信號TMBKADJCL3<2>輸入到“異或”門53g一方的輸入端。在“異或”門53g另一方的輸入端上輸入上述熔絲信號bFSBKADJCL3<2>。“異或”門53g的輸出經(jīng)由傳送門54g分別輸入到“或非”門46a、46d和“非”門44b?！胺恰遍T44b的輸出分別輸入到“或非”門46b、46c。
上述測試模式信號TMBKADJCL4<2>輸入到“異或”門53h一方的輸入端。在“異或”門53h另一方的輸入端上輸入上述熔絲信號bFSBKADJCL4<2>。“異或”門53h的輸出經(jīng)由傳送門54h分別輸入到“或非”門46a、46d和“非”門44b。
在CL3時，上述傳送門54a～54h當(dāng)中，傳送門54a、54c、54e、54g成為有效。此外，在CL4時，傳送門54b、54d、54f、54h成為有效。
在上述電路中，作為一個例子，說明在初始狀態(tài)下使輸入信號TMBKTMRCL4<1>為高電平的情況。此時，在CL3下因?yàn)闇y試模式信號TMBKTMRCL4<1>與時鐘周期數(shù)的設(shè)定無關(guān)，所以“或非”門35b的輸出CLKTMR<0>成為有效。借此，確保時鐘周期數(shù)“3”的RAS恢復(fù)時間。
與此對照，在CL4下因?yàn)闇y試模式信號TMBKTMRCL4<1>為高電平，所以“或非”門35c的輸出CLKTMR<1>成為有效。借此，確保時鐘周期數(shù)“3.5”的RAS恢復(fù)時間。
同樣地，在初始狀態(tài)下使測試模式信號TMBKADJCL4<1>為高電平。此時，在CL3下因?yàn)闇y試模式信號TMBKADJCL4<1>與RAS恢復(fù)時間的微調(diào)整無關(guān)，所以“或非”門46b的輸出DLYADJ<0>成為有效。借此，確保包含“非”門45a～45d引起的4級遲延的RAS恢復(fù)時間。
與此對照，在CL4下因?yàn)闇y試模式信號TMBKADJCL4<1>為高電平，所以“或非”門46c的輸出DLYADJ<1>成為有效。借此，確保包含“非”門45a～45h引起的8級遲延的RAS恢復(fù)時間。
如果用上述的構(gòu)成，則根據(jù)CAS等待時間CL，獨(dú)立地控制RAS恢復(fù)時間的設(shè)定成為可能。
(第5實(shí)施例)圖6示出根據(jù)本發(fā)明的第5實(shí)施例的，控制CAS等待時間CL的切換定時用的控制電路的構(gòu)成例。這里，就構(gòu)成為在ROW系的預(yù)充電動作開始后，控制將要進(jìn)行CAS等待時間CL的切換的場合進(jìn)行說明。
在圖6中，輸入接收電路(Input Receiver)61以外部時鐘信號VCLK和信號VBCLK為輸入，輸出信號CLKINT。輸入接收電路62以/CS管腳的電位VBCS為輸入，輸出信號bCSIN。輸入接收電路63以FN管腳的電位VFN為輸入，輸出信號FNIN。輸入接收電路64以信號VA為輸入，輸出信號AIN。
輸入鎖存電路(Input Latch)65以作為上述輸入接收電路61的輸出的信號CLKINT，和作為上述輸入接收電路62的輸出的信號bCSIN為輸入，輸出信號bCSLTC。輸入鎖存電路66以作為上述輸入接收電路61的輸出的信號CLKINT，和作為上述輸入接收電路63的輸出的信號FNIN為輸入，輸出信號FNLTC。輸入鎖存電路67以作為上述輸入接收電路61的輸出的信號CLKINT，和作為上述輸入接收電路64的輸出的信號AIN為輸入，輸出信號AILTC。
命令解碼器電路(Command Decoder)68以作為上述輸入接收電路61的輸出的信號CLKINT，作為上述輸入鎖存電路65的輸出的信號bCSLTC，以及作為上述輸入鎖存電路66的輸出的信號FNLTC為輸入，輸出各種命令A(yù)CTV、WRITE、READ、REFR、MRS。CL解碼器(CLDecoder)69以作為上述命令解碼器電路68的輸出的第2命令MRS，作為上述輸入鎖存電路67的輸出的信號AILTC，以及存儲體活動信號BNKb為輸入，輸出CAS等待時間CL3、CL4。
下面參照圖7就圖6中所示的構(gòu)成的控制電路的動作進(jìn)行說明。
作為FCRAM的命令形態(tài)，通常通過第1命令RDA和第2命令MRS的組合來識別模式寄存器置位。此時，僅靠第1命令RDA不能作出讀和模式寄存器置位的判別。因此，進(jìn)行ROW系的控制的存儲體活動信號BNKb成為高，開始ROW系的活動動作。然后，在該動作結(jié)束后，如果認(rèn)識第2命令MRS引起的模式寄存器置位，則進(jìn)行CAS等待時間(CL)、突發(fā)長度(BL)等模式切換。
這里，在使用CL控制的存儲體定時器中，在RAS活動動作中收到第2命令MRS的輸入，CAS等待時間CL3、CL4就立即切換。在該場合，擔(dān)心存儲體定時器的時鐘周期計(jì)數(shù)電路產(chǎn)生誤動作。
因此，例如如圖6中所示，把存儲體活動信號BNKb輸入到CL解碼器69。而且收到該存儲體活動信號BNKb成為低，就切換CAS等待時間CL3、CL4。
這樣一來，ROW系的預(yù)充電動作開始時，也就是收到存儲體定時器的計(jì)數(shù)電路的動作結(jié)束，就切換CAS等待時間CL3、CL4。這樣一來，即使在追加了CL控制的存儲體定時器中，也可以維持時鐘周期計(jì)數(shù)電路正常動作。
對于本專業(yè)的技術(shù)人員，其他優(yōu)點(diǎn)和修改將很容易發(fā)生。因而，廣義上本發(fā)明不限于這里示出和描述的具體細(xì)節(jié)和說明性實(shí)施例。因此，可能作出各種修改而不脫離由所附權(quán)利要求書及其等效物所界定的一般發(fā)明概念的精神和范圍。
權(quán)利要求
1.一種同步型半導(dǎo)體存儲裝置，其特征在于，具有配備多個存儲單元的存儲單元陣列，根據(jù)讀命令(RDA)從前述存儲單元讀出信息的讀出動作和根據(jù)寫命令(WRA)向前述存儲單元寫入信息的寫入動作分別可能的存儲器部，檢測與外部時鐘信號(VCLK)同步地輸入的第1命令是前述讀命令(RDA)還是前述寫命令(WRA)的命令檢測電路，在通過前述命令檢測電路檢測出讀命令(RDA)還是寫命令(WRA)的場合，用前述外部時鐘信號(VCLK)來設(shè)定行地址選通(RAS)的恢復(fù)動作的結(jié)束和前述RAS的預(yù)充電動作的開始的時間的存儲體定時器電路(11、31、41、51)。
2.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲裝置，其特征在于，前述命令檢測電路與前述外部時鐘信號(VCLK)同步地依次接收前述第1命令和第2命令，在前述第1命令是前述寫命令(WRA)的場合，檢測前述第2命令是前述寫命令(WRA)還是自動刷新命令(REF)，在前述第1命令是前述讀命令(RDA)的場合，檢測前述第2命令是前述讀命令(RDA)還是模式寄存器置位命令(MRS)，分別生成檢測信號。
3.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲器部，磁芯的存取、列選擇線的選擇和預(yù)充電動作被流水線化。
4.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(11、31、41、51)設(shè)在前述存儲器部的控制行(ROW)系用的ROW系控制電路部內(nèi)。
5.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(11、31、41、51)通過計(jì)數(shù)前述外部時鐘信號(VCLK)的時鐘周期數(shù)來設(shè)定前述RAS的恢復(fù)動作所需時間。
6.根據(jù)權(quán)利要求5的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(31)可以根據(jù)測試模式的設(shè)定來改變計(jì)數(shù)的前述時鐘周期數(shù)。
7.根據(jù)權(quán)利要求5的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(41)通過測試模式的設(shè)定，前述RAS的恢復(fù)動作所需時間的微調(diào)整是可能的。
8.根據(jù)權(quán)利要求5的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(31)可以通過熔絲熔斷來改變計(jì)數(shù)的前述時鐘周期數(shù)。
9.根據(jù)權(quán)利要求5的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(41)通過熔絲熔斷，前述RAS的恢復(fù)動作所需時間的微調(diào)整是可能的。
10.根據(jù)權(quán)利要求5的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(51)可以通過列地址選通(CAS)等待時間的切換，來改變計(jì)數(shù)的前述時鐘周期數(shù)。
11.根據(jù)權(quán)利要求5的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(51)通過CAS等待時間的切換，前述RAS的恢復(fù)動作所需時間的微調(diào)整是可能的。
12.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(31)在通過測試模式輸入來變更時鐘周期數(shù)而進(jìn)行動作驗(yàn)證后，通過熔絲熔斷作為缺省來設(shè)定與測試模式同一設(shè)定的時鐘周期數(shù)是可能的。
13.根據(jù)權(quán)利要求12的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(31)在把通過熔絲熔斷而變更的時鐘周期數(shù)作為缺省來設(shè)定后，通過測試模式輸入返回到進(jìn)行熔絲熔斷前的初始設(shè)定是可能的。
14.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(41)在通過測試模式輸入來變更前述RAS的恢復(fù)動作所需時間的微調(diào)整而進(jìn)行動作驗(yàn)證后，通過熔絲熔斷作為缺省來設(shè)定與測試模式同一設(shè)定的微調(diào)整時間是可能的。
15.根據(jù)權(quán)利要求14的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(41)在把通過熔絲熔斷而變更的微調(diào)整時間作為缺省來設(shè)定后，通過測試模式輸入返回到進(jìn)行熔絲熔斷前的初始設(shè)定是可能的。
16.根據(jù)權(quán)利要求10的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(51)等待ROW系的預(yù)充電動作開始而進(jìn)行前述CAS等待時間的切換。
17.根據(jù)權(quán)利要求1的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(11)包括供給有存儲體活動信號的第1“非”門(12a)，供給有該第1“非”門(12a)的輸出的第2“非”門(12b)，供給有該第2“非”門(12b)的輸出的第3“非”門(12c)，分別供給有前述第2“非”門(12b)的輸出的多個遲延部(21a、21b、21c、21d、21e、21f)串聯(lián)連接的遲延電路，供給有該遲延電路的輸出的第4“非”門(12d)，以及供給有該第4“非”門(12d)的輸出和前述第2“非”門(12b)的輸出的“與非”門(13)。
18.根據(jù)權(quán)利要求17的同步型半導(dǎo)體存儲裝置，其特征在于，前述遲延電路，在其初級的遲延部(21a)上供給前述第3“非”門(12c)的輸出。
19.根據(jù)權(quán)利要求17的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(31)還在前述遲延電路與前述第4“非”門(12d)之間，插入通過測試模式和熔絲熔斷來變更RAS恢復(fù)時間的時鐘周期數(shù)用的設(shè)定電路(32)。
20.根據(jù)權(quán)利要求19的同步型半導(dǎo)體存儲裝置，其特征在于，前述存儲體定時器電路(41)還在前述設(shè)定電路(32)與前述第4“非”門(12d)之間，插入通過測試模式和熔絲熔斷使RAS恢復(fù)時間的微調(diào)整成為可能用的微調(diào)整電路(42)。
21.根據(jù)權(quán)利要求20的同步型半導(dǎo)體存儲裝置，其特征在于，前述設(shè)定電路(32’)和前述微調(diào)整電路(42’)備有使RAS恢復(fù)時間的時鐘周期數(shù)和微調(diào)整的，CAS等待時間進(jìn)行獨(dú)立的設(shè)定成為可能用的輸入電路(52)。
全文摘要
一種同步型半導(dǎo)體存儲裝置，具備有配置了多個存儲單元的存儲單元陣列，根據(jù)讀命令(DRA)從前述存儲單元讀出信息的讀出動作和根據(jù)寫命令(WRA)把信息寫入前述存儲單元的寫入動作分別可能的存儲器部。此外，具備檢測與外部時鐘信號(WCLK)同步輸入的第1命令是前述讀命令(RDA)還是前述寫命令(WRA)的命令檢測電路。進(jìn)而，該同步型半導(dǎo)體存儲裝置具備在靠前述命令檢測電路檢測是前述讀命令(DRA)還是前述寫命令(WRA)的場合，用前述外部時鐘信號(VCLK)來設(shè)定行地址選通(RAS)的恢復(fù)動作的結(jié)束和前述RAS的預(yù)充電動作的開始的時間的存儲體定時器電路(11)。
文檔編號G11C11/401GK1405889SQ0213074
公開日2003年3月26日 申請日期2002年9月18日 優(yōu)先權(quán)日2001年9月18日
發(fā)明者川口一昭, 大島成夫 申請人:株式會社東芝