專利名稱：內(nèi)部電壓電平控制電路和半導(dǎo)體存儲裝置以及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電壓電平控制電路及其控制方法，進(jìn)一步講是涉及控制半導(dǎo)體存儲裝置及其它電子電路中使用的內(nèi)部電壓的電平的電壓電平控制電路及其控制方法，以及使用該電壓電平控制電路的半導(dǎo)體裝置，特別是在內(nèi)部產(chǎn)生用于更新存儲單元的更新信號的準(zhǔn)SRAM等半導(dǎo)體存儲裝置。
圖1是表示特開昭63-255897號公報公開的半導(dǎo)體存儲裝置(DRAM動態(tài)隨機(jī)存取存儲器)的重要構(gòu)成部分的方框圖。半導(dǎo)體存儲裝置具有產(chǎn)生字線驅(qū)動信號ΦWL的ΦWL產(chǎn)生電路152。ΦWL產(chǎn)生電路152從外部接受/RAS信號(/表示負(fù)邏輯信號，RAS表示行地址選通脈沖)的輸入，根據(jù)所輸入的該/RAS信號產(chǎn)生字線驅(qū)動信號ΦWL。半導(dǎo)體存儲裝置還具有行解碼器155。行解碼器155連接至ΦWL產(chǎn)生電路152的輸出端，接受從ΦWL產(chǎn)生電路152輸出的字線驅(qū)動信號ΦWL的輸入。半導(dǎo)體存儲裝置還具有使字線驅(qū)動信號ΦWL升壓的ΦWL升壓電路153和ΦWL比較電路154。ΦWL比較電路154接受來自外部的基準(zhǔn)電壓Vref的輸入，同時連接至ΦWL產(chǎn)生電路152的輸出端，并接受從ΦWL產(chǎn)生電路152輸出的字線驅(qū)動信號ΦWL的輸入，從而對字線驅(qū)動信號ΦWL和基準(zhǔn)電壓Vref進(jìn)行比較，將所比較的結(jié)果作為比較結(jié)果信號S4輸出。另外，ΦWL升壓電路153接受/RAS信號的輸入，同時連接至ΦWL比較電路154的輸出端，并接受比較結(jié)果信號S4的輸入，根據(jù)/RAS信號和ΦWL比較電路154的輸出信號S4使字線驅(qū)動信號ΦWL升壓。行解碼器155將字線驅(qū)動信號ΦWL輸出給地址信號指定的字線WL。
根據(jù)圖2的時序流程圖說明上述電路的動作。/RAS信號一下降，已接受該/RAS信號的ΦWL產(chǎn)生電路152在時刻t1使字線驅(qū)動信號ΦWL上升到電源電壓Vcc水平。與此同時，已接受/RAS信號的ΦWL升壓電路153使字線驅(qū)動信號ΦWL升壓，達(dá)到Vcc以上的高電平。然后，在/RAS信號上升的時刻t2，ΦWL比較電路154對字線驅(qū)動信號ΦWL的電平VWL和基準(zhǔn)電壓Vref進(jìn)行比較，將表示該比較結(jié)果的信號S4輸出給ΦWL升壓電路153。當(dāng)VWL＜Vref時，ΦWL升壓電路153使字線驅(qū)動信號ΦWL升壓。當(dāng)VWL＞Vref時，ΦWL升壓電路153不進(jìn)行字線驅(qū)動信號ΦWL的升壓。
這樣，圖1電路通過在需要時自動進(jìn)行激活周期結(jié)束時的升壓，不需要時就不進(jìn)行升壓，來實現(xiàn)節(jié)省電路的消耗電力的目的。
圖3是表示特開平11-16368號公報公開的半導(dǎo)體存儲裝置(SRAM靜態(tài)隨機(jī)存取存儲器)的重要構(gòu)成部分的方框圖。圖4是說明該半導(dǎo)體存儲裝置的動作的時序流程圖。ATD電路110檢測地址信號A0～An或片選信號CE的變化，以便產(chǎn)生脈沖信號ΦOS。XE產(chǎn)生電路111輸入脈沖信號ΦOS和片選信號CE，輸出字線激活信號XE，其中脈沖信號ΦOS表示來自ATTD電路110的地址遷移檢測。該XE產(chǎn)生電路111不受寫入控制信號/WE的控制，所以信號XE的動作是和寫入、讀出同時進(jìn)行的，在被因下一周期的地址變化產(chǎn)生的信號ΦOS復(fù)位之前，連續(xù)輸出高電平。行解碼器102輸入行地址信號，輸出用于選擇字線的行選擇信號。
升壓信號產(chǎn)生電路114以字線激活信號XE和寫入控制信號/WE為輸入，產(chǎn)生用于指示升壓的升壓信號/ΦBEN。即，該升壓信號產(chǎn)生電路114在寫入控制信號/WE為低電平的寫入周期，解除使字線激活信號XE為低電平的復(fù)位期間，連續(xù)輸出低電平。另一方面，在寫入控制信號/WE為高電平的讀出周期，僅在一定時間輸出低電平，之后就返回高電平。
升壓電位產(chǎn)生電路115在升壓信號/ΦBEN為低電平時動作，產(chǎn)生升壓電位VBST，輸出給字驅(qū)動器104。字驅(qū)動器104將升壓電位VBST作為電源，輸入字線激活信號XE和行選擇信號以選擇字線。所選擇的字線上升到升壓電位VBST，進(jìn)行向存儲器單元的寫入或從存儲單元讀出。
讀出放大器激活信號產(chǎn)生電路112以字線激活信號XE和寫入控制信號/WE為輸入，輸出讀出放大器激活信號ΦSE。信號ΦSE僅在讀出周期產(chǎn)生，字線上升后，在某延遲時間后，達(dá)到高電平。該高電平在被復(fù)位之前，通過由下一周期的地址變化而產(chǎn)生的信號ΦOS來維持該高電平，使讀出放大器106持續(xù)保持激活狀態(tài)。讀出放大器106根據(jù)列解碼器103的輸出，以通過列選擇開關(guān)105選擇的互補(bǔ)數(shù)字線DG、DGB的信號為輸入，在讀出放大器激活信號ΦSE為高電平的期間，放大并輸出來自存儲單元的數(shù)據(jù)。
如上所述，圖3所示電路僅在讀出周期期間的初期使升壓電位電路115動作，在該讀出周期的初期以外的期間使升壓電位電路115不動作，從而實現(xiàn)升壓電位電路115的消耗電力的降低。
但是，這些現(xiàn)有技術(shù)的設(shè)計構(gòu)思是降低驅(qū)動字線的電力，并沒有公開除此以外的降低電力的方法。
另一方面，近年來，準(zhǔn)SRAM得到開發(fā)并被實用化。眾所周知，該準(zhǔn)SRAM兼?zhèn)銬RAM具有的大容量之優(yōu)點(diǎn)，和SRAM具有的使用便利性、等待狀態(tài)時的消耗電力低等優(yōu)點(diǎn)，在便攜式設(shè)備等方面被廣泛利用。但是，該準(zhǔn)SRAM在應(yīng)用于便攜式設(shè)備時，被進(jìn)一步要求降低消耗電力。
圖5是表示現(xiàn)有準(zhǔn)SRAM的重要構(gòu)成部分的方框圖。圖6是說明該準(zhǔn)SRAM的動作的時序流程圖。該準(zhǔn)SRAM具有電壓電平控制電路1，存儲單元陣列2，環(huán)形振蕩器3，升壓電路4和字解碼器5。準(zhǔn)SRAM還具有行解碼器6，更新定時產(chǎn)生電路7和行使能產(chǎn)生電路8。
電壓電平控制電路1根據(jù)基準(zhǔn)電壓Vref2、Vref2產(chǎn)生內(nèi)部電壓電平控制信號A，該控制信號A用于控制施加到存儲單元陣列2的字線上的升壓電壓Vbt的電平。環(huán)形振蕩器3的輸入端連接至電壓電平控制電路1的輸出端，內(nèi)部電壓電平控制信號A被輸入給環(huán)形振蕩器3。環(huán)形振蕩器3是振蕩電路，將奇數(shù)個反相器串聯(lián)連接成環(huán)狀而構(gòu)成。在從電壓電平控制電路1輸出的內(nèi)部電平控制信號A為“H”(高電平)時，環(huán)形振蕩器3被激活并輸出振蕩輸出B。
升壓電路4的輸入端連接至環(huán)形振蕩器3的輸出端，該振蕩輸出B被輸入到升壓電路4。升壓電路4是由電荷泵電路構(gòu)成。升壓電路4利用環(huán)形振蕩器3的輸出B使電源電壓VDD階梯式地升壓，作為驅(qū)動字線的升壓電壓Vbt輸出。升壓電路4的輸出端連接至字解碼器5，升壓電壓Vbt被輸入到字解碼器5。此時，升壓電壓Vbt的電壓電平比電源電壓VDD高，例如是(VDD+1.5V)或(VDD+2V)。字解碼器5連接至行解碼器6的輸出端，向根據(jù)來自行解碼器6的輸出而選擇的字線輸出升壓電壓Vbt。存儲單元陣列2是其構(gòu)成與DRAM的存儲單元陣列相同的存儲單元陣列。
更新定時產(chǎn)生電路7以一定時間間隔，產(chǎn)生用于更新存儲單元陣列2的存儲單元的更新信號和指定待更新的存儲單元的地址的更新地址。更新定時產(chǎn)生電路7的輸出端連接至行使能產(chǎn)生電路8，將更新信號輸入給行使能產(chǎn)生電路8，將更新地址輸入給行解碼器6。
行使能產(chǎn)生電路8接受寫入使能信號WE、片選信號CS和存儲單元陣列2的讀出/寫入地址Add的輸入，在地址Add每次發(fā)生變化時，將產(chǎn)生行使能信號LT。另外，該行使能產(chǎn)生電路8在更新定時產(chǎn)生電路7輸出更新信號的時間點(diǎn)產(chǎn)生信號LT。行使能產(chǎn)生電路8的輸出端連接至行解碼器6和電壓電平控制電路1，將行使能信號LT輸入給電壓電平控制電路1和行解碼器6。行解碼器6在接受行使能信號LT的輸入的時間點(diǎn)，對外部輸入的讀出/寫入地址Add進(jìn)行解碼，將解碼結(jié)果輸入給字解碼器5。
圖5是說明圖4所示電路的動作的時序流程圖。寫入使能信號WE例如為“L”(低電平)，片選信號CS達(dá)到“H”后，地址Add一產(chǎn)生變化，就從行使能產(chǎn)生電路8輸出行使能信號LT，并輸入給電壓電平控制電路1。電壓電平控制電路1對升壓電壓Vbt和基準(zhǔn)電壓Vref進(jìn)行比較，當(dāng)升壓電壓Vbt低于基準(zhǔn)電壓Vref1時，在時刻t1使內(nèi)部電壓電平控制信號A為“H”(高電平)。該內(nèi)部電壓電平控制信號A一變?yōu)椤癏”，環(huán)形振蕩器3開始振蕩，輸出振蕩輸出B。所輸出的振蕩輸出B被輸入給升壓電路4。升壓電路4使用該振蕩輸出B使升壓電壓Vbt升壓。升壓電壓Vbt上升，達(dá)到基準(zhǔn)電壓Vref2時，電壓電平控制電路1使內(nèi)部電壓電平控制信號A在時刻t2為“L”(低電平)。這樣，環(huán)形振蕩器3停止振蕩，停止升壓電路4的升壓。
總之，現(xiàn)有準(zhǔn)SRAM是通過以下方式實現(xiàn)消耗電力的降低的，即，電壓電平控制電路1僅在需要時激活環(huán)形振蕩器3和升壓電路4，而在不需要時使其處于非激活狀態(tài)。
但是，現(xiàn)有的半導(dǎo)體存儲裝置盡管實現(xiàn)了用于產(chǎn)生施加給存儲單元陣列的電壓的電路的省電化，但是，完全沒有考慮到控制施加給存儲單元陣列的電壓的電路，即電壓電平控制電路1的省電化。
通常的DRAM是用系統(tǒng)側(cè)來控制更新定時，裝置側(cè)需要經(jīng)常保持升壓電平，因此，完全沒必要考慮控制施加給存儲單元陣列的電壓的電路的省電化。另外，等待狀態(tài)時的功率限制也不太嚴(yán)格。
與此相對，謀求類似SRAM的低消耗電力的準(zhǔn)SRAM，要求盡可能地降低供給電壓電平控制電路的功率。即，準(zhǔn)SRAM的規(guī)格是從裝置外部看不到更新動作，即，是消耗電力規(guī)格中未考慮更新動作電流的規(guī)格，是比一般的DRAM要求更嚴(yán)格的規(guī)格。
本發(fā)明的其他目的在于，提供一種盡可能地降低消耗電力的電壓電平控制方法。
本發(fā)明的其他目的在于，提供一種具有降低了消耗電力的電壓電平控制電路的半導(dǎo)體存儲裝置。
本發(fā)明的其他目的、構(gòu)成及效果，通過以下說明將更加明確。
本發(fā)明是為解決上述課題而開發(fā)的，因此，本發(fā)明提供一種電壓電平控制電路，與根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平的內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，該電壓電平控制電路包括比較電路，與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，根據(jù)至少1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平；和控制電路，與該比較電路相連接，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
控制電路可以在內(nèi)部電壓電平產(chǎn)生電路為激活狀態(tài)時，使比較電路處于激活狀態(tài)，在內(nèi)部電壓電平產(chǎn)生電路為非激活狀態(tài)時，使比較電路處于非激活狀態(tài)。
內(nèi)部電壓電平產(chǎn)生電路可以是升壓電路或降壓電路。
比較電路由其數(shù)目和基準(zhǔn)電壓的數(shù)目相同的比較電路組成，該比較電路根據(jù)對應(yīng)的各基準(zhǔn)電壓來比較內(nèi)部電壓電平，控制電路由共同與各比較電路連接的1個控制電路組成，各比較電路通過1個控制電路，可以共同地被控制為激活狀態(tài)或非激活狀態(tài)。
控制電路包括邏輯門電路和鎖存電路，邏輯門電路的輸出端和鎖存電路的輸入端相連接，鎖存電路的控制端子與比較電路的輸出端相連接，可以根據(jù)邏輯門電路的輸出信號或比較電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
比較電路可以包括電流鏡差動放大器。
電壓電平控制電路還包括分壓電路，該分壓電路串聯(lián)連接在內(nèi)部電壓電平產(chǎn)生電路的輸出端和接地端子之間，分壓電路的輸出端連接至比較電路的輸入端，比較電路可以將內(nèi)部電壓電平的分壓電壓和基準(zhǔn)電壓進(jìn)行比較。
比較電路的輸入端直接與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，比較電路可以直接將內(nèi)部電壓電平和基準(zhǔn)電壓進(jìn)行比較。
所述至少1個基準(zhǔn)電壓可以由單一的基準(zhǔn)電壓組成，根據(jù)該基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的下限，在內(nèi)部電壓電平達(dá)到允許范圍的下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
所述至少1個基準(zhǔn)電壓可以由單一的基準(zhǔn)電壓組成，根據(jù)該基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
所述至少1個基準(zhǔn)電壓可以由2個基準(zhǔn)電壓組成，根據(jù)該2個基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限和下限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上或下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
控制電路可以由邏輯門電路組成，邏輯門電路的輸出端連接至比較電路，與內(nèi)部電壓電平產(chǎn)生電路的激活狀態(tài)或非激活狀態(tài)無關(guān)，僅根據(jù)邏輯門電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
本發(fā)明還提供一種電壓電平控制電路，與根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平的內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，檢測內(nèi)部電壓電平，根據(jù)從外部輸入的至少1個基準(zhǔn)電壓進(jìn)行控制，其特征在于，電壓電平控制電路包括將該電壓電平控制電路控制為激活狀態(tài)或非激活狀態(tài)的控制電路。
電壓電平控制電路還包括比較電路，使該比較電路的輸入端與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，從而根據(jù)所述至少1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平，把用于將內(nèi)部電壓電平產(chǎn)生電路控制為激活狀態(tài)或非激活狀態(tài)的內(nèi)部電壓電平產(chǎn)生電路控制信號，從比較電路的輸出端輸出，所述控制電路與該比較電路相連接，可以將該比較電路控制為激活狀態(tài)或非激活狀態(tài)。
控制電路可以在內(nèi)部電壓電平產(chǎn)生電路為激活狀態(tài)時，使比較電路處于激活狀態(tài)，在內(nèi)部電壓電平產(chǎn)生電路為非激活狀態(tài)時，使比較電路處于非激活狀態(tài)。
內(nèi)部電壓電平產(chǎn)生電路可以是升壓電路或降壓電路。
比較電路可以由其數(shù)目和基準(zhǔn)電壓的數(shù)目相同的比較電路組成，該比較電路根據(jù)對應(yīng)的各基準(zhǔn)電壓來比較內(nèi)部電壓電平，控制電路由共同與各比較電路連接的1個控制電路組成，各比較電路通過1個控制電路，可以共同地被控制為激活狀態(tài)或非激活狀態(tài)。
控制電路可以包括邏輯門電路和鎖存電路，邏輯門電路的輸出端和鎖存電路的輸入端相連接，鎖存電路的控制端子與比較電路的輸出端相連接。
比較電路可以包括電流鏡差動放大器。
電壓電平控制電路還包括分壓電路，該分壓電路串聯(lián)連接在內(nèi)部電壓電平產(chǎn)生電路的輸出端和接地端子之間，分壓電路的輸出端連接至比較電路的輸入端，比較電路可以將內(nèi)部電壓電平的分壓電壓和基準(zhǔn)電壓進(jìn)行比較。
比較電路的輸入端直接與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，比較電路可以直接將內(nèi)部電壓電平和基準(zhǔn)電壓進(jìn)行比較。
所述至少1個基準(zhǔn)電壓可以由單一的基準(zhǔn)電壓組成，根據(jù)該基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的下限，在內(nèi)部電壓電平達(dá)到允許范圍的下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
所述至少1個基準(zhǔn)電壓可以由單一的基準(zhǔn)電壓組成，根據(jù)該基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
所述至少1個基準(zhǔn)電壓可以由2個基準(zhǔn)電壓組成，根據(jù)該2個基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限和下限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上或下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
控制電路可以由邏輯門電路組成，邏輯門電路的輸出端連接至比較電路，與內(nèi)部電壓電平產(chǎn)生電路的激活狀態(tài)或非激活狀態(tài)無關(guān)，僅根據(jù)邏輯門電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路還包括比較電路，與內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，根據(jù)所述至少1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平；和控制電路，與該比較電路相連接，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
所述半導(dǎo)體存儲裝置還包括更新信號產(chǎn)生電路，自發(fā)產(chǎn)生用于進(jìn)行存儲單元的更新動作的更新信號，該更新信號產(chǎn)生電路的輸出端與所述電壓電平控制電路的控制電路相連接，從而接受更新信號的輸入，所述電壓電平控制電路的控制電路可以使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。
所述電壓電平控制電路的控制電路包括邏輯門電路，該邏輯門電路的多個輸入的第1輸入可以與更新信號產(chǎn)生電路的輸出端連接。
所述半導(dǎo)體存儲裝置還包括行使能信號產(chǎn)生電路，產(chǎn)生用于在除更新動作時以外的時候使字線激活的行使能信號，該行使能信號產(chǎn)生電路的輸出端連接至所述邏輯門電路的第2輸入端，在所述更新信號和行使能信號的至少一方被輸入到邏輯門電路時，控制電路可以使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。
行使能信號產(chǎn)生電路僅在激活行使能信號的時刻前的一定時間產(chǎn)生脈沖信號，將該脈沖信號輸入到邏輯門電路，由此電壓電平控制電路的控制電路使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，同時使內(nèi)部電壓電平產(chǎn)生電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，所述內(nèi)部電壓電平在達(dá)到根據(jù)所述至少1個基準(zhǔn)電壓提供的允許電平范圍后，所述電壓電平控制電路的控制電路可以使比較電路由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)。
所述半導(dǎo)體存儲裝置為激活狀態(tài)時，所述控制電路可以將比較電路經(jīng)常維持在激活狀態(tài)，所述半導(dǎo)體存儲裝置為等待狀態(tài)時，所述控制電路可以根據(jù)控制信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
所述半導(dǎo)體存儲裝置還包括反向偏壓(back bias)產(chǎn)生電路，與內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，根據(jù)內(nèi)部電壓電平產(chǎn)生電平低于接地電平的反向偏壓電壓，向半導(dǎo)體存儲裝置的特定半導(dǎo)體區(qū)域提供反向偏壓電壓；和反向偏壓電平判定電路，與所述特定半導(dǎo)體區(qū)域相連接，判定特定半導(dǎo)體區(qū)域的電位，反向偏壓電平判定電路在反向偏壓電壓的電平超過預(yù)先規(guī)定的允許范圍時，激活反向偏壓電平判定結(jié)果信號，反向偏壓電平判定電路的輸出端連接至邏輯門電路的第2輸入端，在所述更新信號和已被激活的反向偏壓電平判定結(jié)果信號的至少一方被輸入到邏輯門電路時，控制電路可以使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。
所述電壓電平控制電路的控制電路還包括鎖存電路，鎖存電路的輸入端可以與所述邏輯門電路的輸出端相連接，鎖存電路的控制端子可以與所述電壓電平控制電路的輸出端相連接。
控制電路可以在內(nèi)部電壓電平產(chǎn)生電路為激活狀態(tài)時，使比較電路處于激活狀態(tài)，在內(nèi)部電壓電平產(chǎn)生電路為非激活狀態(tài)時，使比較電路處于非激活狀態(tài)。
內(nèi)部電壓電平產(chǎn)生電路可以是升壓電路或降壓電路。
比較電路可以由其數(shù)目和基準(zhǔn)電壓的數(shù)目相同的比較電路組成，該比較電路根據(jù)對應(yīng)的各基準(zhǔn)電壓來比較內(nèi)部電壓電平，控制電路由共同與各比較電路連接的1個控制電路組成，各比較電路通過1個控制電路，可以共同地被控制為激活狀態(tài)或非激活狀態(tài)。
控制電路包括邏輯門電路和鎖存電路，邏輯門電路的輸出端和鎖存電路的輸入端相連接，鎖存電路的控制端子與比較電路的輸出端相連接。
比較電路可以包括電流鏡差動放大器。
電壓電平控制電路還包括分壓電路，該分壓電路串聯(lián)連接在內(nèi)部電壓電平產(chǎn)生電路的輸出端和接地端子之間，分壓電路的輸出端連接至比較電路的輸入端，比較電路可以將內(nèi)部電壓電平的分壓電壓和基準(zhǔn)電壓進(jìn)行比較。
比較電路的輸入端直接連接內(nèi)部電壓電平產(chǎn)生電路的輸出端，比較電路可以直接將內(nèi)部電壓電平和基準(zhǔn)電壓進(jìn)行比較。
所述至少1個基準(zhǔn)電壓可以由單一的基準(zhǔn)電壓組成，根據(jù)該基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的下限，在內(nèi)部電壓電平達(dá)到允許范圍的下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
所述至少1個基準(zhǔn)電壓可以由單一的基準(zhǔn)電壓組成，根據(jù)該基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
所述至少1個基準(zhǔn)電壓可以由2個基準(zhǔn)電壓組成，根據(jù)該2個基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限和下限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上或下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
控制電路可以由邏輯門電路組成，邏輯門電路的輸出端連接至比較電路，與內(nèi)部電壓電平產(chǎn)生電路處于激活狀態(tài)和非激活狀態(tài)無關(guān)，僅根據(jù)邏輯門電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
邏輯門電路的輸出信號是具有預(yù)先規(guī)定的脈寬的脈沖信號，在比較電路轉(zhuǎn)為激活狀態(tài)起，經(jīng)過相當(dāng)于脈寬的時間后，與內(nèi)部電壓電平產(chǎn)生電路處于激活狀態(tài)和非激活狀態(tài)無關(guān)，比較電路可以轉(zhuǎn)為非激活狀態(tài)。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路包括控制電路，將該電壓電平控制電路控制為激活狀態(tài)或非激活狀態(tài)。
電壓電平控制電路還包括比較電路，將該比較電路的輸入端與內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，從而根據(jù)所述至少1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平，把用于將內(nèi)部電壓電平產(chǎn)生電路控制為激活狀態(tài)或非激活狀態(tài)的內(nèi)部電壓電平產(chǎn)生電路控制信號，從比較電路的輸出端輸出，所述控制電路與該比較電路相連接，可以將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路響應(yīng)所述字線的激活信號并激活，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時非激活。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路在所述字線的激活信號的上升時間點(diǎn)的規(guī)定時間前激活，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時非激活。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路響應(yīng)所述字線的激活信號并激活，僅在已經(jīng)過規(guī)定時間時非激活。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；更新信號產(chǎn)生電路，產(chǎn)生控制更新動作的更新信號；內(nèi)部電壓電平產(chǎn)生電路，與所述多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路響應(yīng)所述更新信號激活及非激活。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，在所述半導(dǎo)體存儲裝置為等待狀態(tài)時，所述電壓電平控制電路響應(yīng)所述字線的激活信號并激活，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時非激活，在所述半導(dǎo)體存儲裝置為激活狀態(tài)時經(jīng)常激活。
允許電壓電平范圍可以用預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
所述內(nèi)部電壓電平產(chǎn)生電路可以是升壓電路。
所述內(nèi)部電壓電平產(chǎn)生電路可以是降壓電路。
本發(fā)明還提供一種半導(dǎo)體存儲裝置，包括內(nèi)部電壓電平產(chǎn)生電路，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平；內(nèi)部電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，接受內(nèi)部電壓電平的供給；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路響應(yīng)所述內(nèi)部電路的激活信號的上升沿并激活，在提供給所述內(nèi)部電路的內(nèi)部電壓電平達(dá)到允許電壓電平，并且內(nèi)部電路的激活信號關(guān)斷時非激活。
所述電壓電平控制電路可以將所述電壓電平控制為等于預(yù)先設(shè)定的基準(zhǔn)值。
所述內(nèi)部電壓電平產(chǎn)生電路可以是升壓電路。
所述內(nèi)部電壓電平產(chǎn)生電路可以是降壓電路。
本發(fā)明還提供一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的內(nèi)部電壓電平，其特征在于，激活電壓電平控制電路后，所述內(nèi)部電壓電平達(dá)到允許電壓電平范圍時，使所述內(nèi)部電壓電平控制電路非激活。
所述允許電壓電平范圍可以用預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
所述內(nèi)部電壓電平可以是將外部電源電壓升壓后的電壓電平。
所述內(nèi)部電壓電平可以是將外部電源電壓降壓后的電壓電平。
所述內(nèi)部電壓電平可以是提供給半導(dǎo)體存儲裝置的字線的電壓電平，所述控制信號可以是所述字線的激活信號。
所述半導(dǎo)體存儲裝置是具有需要更新動作的存儲單元的半導(dǎo)體存儲裝置，所述字線的激活信號是控制用于更新半導(dǎo)體存儲裝置的存儲單元的更新動作的信號，在所述內(nèi)部電壓電平達(dá)到所述允許電壓電平范圍的上限值以上時，可以使所述內(nèi)部電壓電平控制電路非激活。
本發(fā)明還提供一種半導(dǎo)體存儲裝置的電壓電平控制方法，具有檢測并控制根據(jù)外部電源電壓產(chǎn)生并供給字線的電壓電平的電壓電平控制電路，其特征在于，響應(yīng)所述字線的激活信號，激活所述電壓電平控制電路，在提供給所述字線的電壓電平達(dá)到允許電壓電平范圍時，使所述電壓電平控制電路非激活。
本發(fā)明還提供一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，在所述字線的激活信號的激活時刻的規(guī)定時間前，激活所述內(nèi)部電壓電平控制電路，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時，使所述電壓電平控制電路非激活。
本發(fā)明還提供一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，響應(yīng)所述字線的激活信號，激活所述內(nèi)部電壓電平控制電路，僅在已經(jīng)過規(guī)定時間時，使所述電壓電平控制電路非激活。
本發(fā)明還提供一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的、供給具有需要更新動作的存儲單元的半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，響應(yīng)控制更新動作的信號，進(jìn)行所述電壓電平控制電路的激活和非激活。
本發(fā)明還提供一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，在半導(dǎo)體存儲裝置為等待狀態(tài)時，響應(yīng)所述字線的激活信號，激活所述電壓電平控制電路，在提供給所述字線的電壓電平達(dá)到允許電壓電平范圍時，使所述電壓電平控制電路非激活，在半導(dǎo)體存儲裝置為激活狀態(tài)時，使所述電壓電平控制電路經(jīng)常維持在激活狀態(tài)。
所述允許電壓電平范圍可以用預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
所述內(nèi)部電壓電平可以是將外部電源電壓升壓后的電壓電平。
所述內(nèi)部電壓電平可以是將外部電源電壓降壓后的電壓電平。
本發(fā)明還提供一種控制方法，根據(jù)控制信號控制電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給內(nèi)部電路的內(nèi)部電壓電平，其特征在于，響應(yīng)用于激活所述內(nèi)部電路的激活信號，激活所述電壓電平控制電路，在提供給所述內(nèi)部電路的內(nèi)部電壓電平達(dá)到允許電壓電平范圍，并且所述內(nèi)部電路的激活信號關(guān)斷時，使所述電壓電平控制電路非激活。
所述電壓電平控制電路可以將所述內(nèi)部電壓電平控制為等于預(yù)先設(shè)定的基準(zhǔn)值。
所述內(nèi)部電壓電平可以是將外部電源電壓升壓后的電壓電平。
所述內(nèi)部電壓電平可以是將外部電源電壓降壓后的電壓電平。
圖2是用于說明圖1所示DRAM的動作的時序流程圖。
圖3是表示現(xiàn)有SRAM的重要構(gòu)成部分的方框圖。
圖4是用于說明圖3所示SRAM的動作的時序流程圖。
圖5是表示現(xiàn)有的準(zhǔn)SRAM的重要構(gòu)成部分的方框圖。
圖6是用于說明圖5所示準(zhǔn)SRAM的動作的時序流程圖。
圖7是表示根據(jù)本發(fā)明的第1實施方式的電壓電平控制電路的構(gòu)成圖。
圖8是表示使用圖7所示電壓電平控制電路的準(zhǔn)SRAM的重要構(gòu)成部分的方框圖。
圖9是用于說明圖7所示實施方式的動作的時序流程圖。
圖10是用于說明根據(jù)本發(fā)明的第2實施方式的電壓電平控制電路的動作的時序流程圖。
圖11是用于說明根據(jù)本發(fā)明的第3實施方式的電壓電平控制電路的動作的時序流程圖。
圖12是用于說明根據(jù)本發(fā)明的第4實施方式的電壓電平控制電路的動作的時序流程圖。
圖13是表示根據(jù)本發(fā)明的第5實施方式的電壓電平控制電路的構(gòu)成圖。
圖14是說明圖13所示實施方式的動作的時序流程圖。
圖15是表示將根據(jù)本發(fā)明的第6實施方式的電壓電平控制電路和反向偏壓產(chǎn)生電路一起使用時的電路構(gòu)成的方框圖。
圖16是表示根據(jù)本發(fā)明的第6實施方式的電壓電平控制電路中使用的反向偏壓產(chǎn)生電路的電路圖。
最佳實施方式以下，參照


本發(fā)明的實施方式。圖7是表示根據(jù)本發(fā)明的第1實施方式的電壓電平控制電路的構(gòu)成圖。圖8是表示具有圖7所示電壓電平控制電路的準(zhǔn)SRAM的重要構(gòu)成部分的方框圖。圖9是說明圖7所示電壓電平控制電路的動作的時序流程圖。
圖8所示本發(fā)明的電路和圖5所示現(xiàn)有技術(shù)的電路的不同點(diǎn)是，設(shè)有邏輯門和電壓電平控制電路的構(gòu)成。在裝置接通電源時、在裝置的等待狀態(tài)下更新時、在裝置的工作狀態(tài)下更新時、以及在裝置的工作狀態(tài)下寫入/讀出時，裝置所配置的電壓電平控制電路10的各電路構(gòu)成部分為激活狀態(tài)，除此以外的場合，即在裝置的等待狀態(tài)下不更新時和在裝置的工作狀態(tài)下不更新時、不寫入/讀出時，電壓電平控制電路10的各電路構(gòu)成部分為非激活狀態(tài)。這樣，就可以節(jié)省電壓電平控制電路10消耗的電力。
本發(fā)明涉及的準(zhǔn)SRAM具有電壓電平控制電路10、存儲單元陣列2、環(huán)形振蕩器3、升壓電路4、字解碼器5、行解碼器6、更新定時產(chǎn)生電路7、行使能產(chǎn)生電路8、和“或”門9。該“或”門9是為了在裝置接通電源時使電壓電平控制電路10的各電路構(gòu)成部分為激活狀態(tài)而設(shè)計的。
電壓電平控制電路10根據(jù)基準(zhǔn)電壓Vref1、Vref2產(chǎn)生用于控制升壓電壓Vbt的電平的內(nèi)部電壓電平控制信號A，作為施加給存儲單元陣列2的字線的內(nèi)部電壓。環(huán)形振蕩器3的輸入端連接至電壓電平控制電路10的輸出端，內(nèi)部電壓電平控制信號A被輸入給環(huán)形振蕩器3。環(huán)形振蕩器3是振蕩電路，將奇數(shù)個反相器串聯(lián)連接成環(huán)狀而構(gòu)成。從電壓電平控制電路1輸出的內(nèi)部電平控制信號A為“H”(高電平)時，環(huán)形振蕩器3為激活狀態(tài)，并輸出振蕩輸出B。
升壓電路4的輸入端連接至環(huán)形振蕩器3的輸出端，該振蕩輸出B被輸入到升壓電路4。升壓電路4是由電荷泵電路構(gòu)成。升壓電路4利用環(huán)形振蕩器3的輸出B使電源電壓VDD階梯式地升壓，作為驅(qū)動字線的升壓電壓Vbt輸出。升壓電路4的輸出端連接至字解碼器5，升壓電壓Vbt被輸入到字解碼器5。此時，升壓電壓Vbt的電平比電源電壓VDD高，例如是(VDD+1.5V)或(VDD+2V)。字解碼器5連接至行解碼器6的輸出端，向根據(jù)來自行解碼器6的輸出而選擇的字線提供升壓電壓Vbt。存儲單元陣列2是其構(gòu)成與DRAM的存儲單元陣列相同的存儲單元陣列。
更新定時產(chǎn)生電路7以一定時間間隔，產(chǎn)生用于更新存儲單元陣列2的存儲單元的更新信號和指定待更新的存儲單元的地址的更新地址。該一定時間間隔被規(guī)定在能保證數(shù)據(jù)保持的期間內(nèi)。產(chǎn)生更新信號的時間間隔如果在能保證數(shù)據(jù)保持的期間內(nèi)，可以不經(jīng)常保持一定。更新定時產(chǎn)生電路7的輸出端連接至行使能產(chǎn)生電路8，將更新信號輸入給行使能產(chǎn)生電路8，將更新地址輸入給行解碼器6。
行使能產(chǎn)生電路8接受寫入使能信號WE、片選信號CS和存儲單元陣列2的讀出/寫入地址Add的輸入，在地址Add每次發(fā)生變化時，將產(chǎn)生行使能信號LT。另外，該行使能產(chǎn)生電路8在更新定時產(chǎn)生電路7輸出更新信號的時刻產(chǎn)生信號LT。行使能產(chǎn)生電路8的輸出端連接至行解碼器6，將行使能信號LT輸入給行解碼器6。行解碼器6在接受行使能信號LT的輸入的時間點(diǎn)，對外部輸入的讀出/寫入地址Add進(jìn)行解碼，將解碼結(jié)果輸入給字解碼器5。
“或”門9具有第1端和第2輸入端。在通電時，從外部向第1輸入端，輸入通電復(fù)位信號POR。第2輸入端連接至行使能產(chǎn)生電路8的輸出端，接受行使能信號LT的輸入。另外，“或”門9的輸出端連接至電壓電平控制電路10?！盎颉遍T9取得通電復(fù)位信號POR和行使能信號LT的邏輯和(“或”)，將該結(jié)果作為邏輯和信號PL輸出，將該邏輯和信號PL輸入給電壓電平控制電路10。這里，通電復(fù)位信號POR在通電時的一定期間為“H”(高電平)，將升壓電壓Vbt升壓到規(guī)定電平，從而保證在通電后的不久期間內(nèi)的更新、數(shù)據(jù)讀出、數(shù)據(jù)寫入動作。另外，行使能信號LT是在外部輸入的讀出/寫入地址Add發(fā)生變化的時刻和從更新定時產(chǎn)生電路7輸出更新信號的時刻，從行使能產(chǎn)生電路8被輸出的。
電壓電平控制電路10連接至升壓電路4的輸出端，從升壓電路4輸出的升壓電壓Vbt被輸入給字解碼器5，同時被反饋給電壓電平控制電路10。電壓電平控制電路10接受第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2的輸入。第1基準(zhǔn)電壓Vref1用來確定升壓電壓Vbt的允許電壓電平范圍的下限，另一方面，第2基準(zhǔn)電壓Vref2用來確定升壓電壓Vbt的允許電壓電平范圍的上限。即，第1基準(zhǔn)電壓Vref1是用于使電壓電平控制電路10檢測升壓電壓Vbt已達(dá)到允許電壓電平范圍的下限以下的基準(zhǔn)電壓。第2基準(zhǔn)電壓Vref2是用于使電壓電平控制電路10檢測升壓電壓Vbt已達(dá)到允許電壓電平范圍的上限以上的基準(zhǔn)電壓。確定允許電壓電平范圍的下限的第1基準(zhǔn)電壓Vref1，是根據(jù)正確進(jìn)行存儲單元的讀出或?qū)懭胨枰碾妷悍秶淖钚≈刀_定的。確定允許電壓電平范圍的上限的第2基準(zhǔn)電壓Vref2，是根據(jù)使用電壓電平控制電路10的半導(dǎo)體裝置的耐壓規(guī)格而確定的。
電壓電平控制電路10輸出內(nèi)部電壓電平控制信號A，以將升壓電壓Vbt維持在根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍內(nèi)。如前所述，在裝置接通電源時、在裝置的等待狀態(tài)下更新時、在裝置的工作狀態(tài)下更新時、以及在裝置的工作狀態(tài)下寫入/讀出時，電壓電平控制電路10的各電路構(gòu)成部分為激活狀態(tài)。在裝置的等待狀態(tài)下不更新時和在裝置的工作狀態(tài)下不更新時、不寫入/讀出時，電壓電平控制電路10的各電路構(gòu)成部分為非激活狀態(tài)。
從升壓電路4的輸出端反饋的升壓電壓Vbt達(dá)到根據(jù)第1基準(zhǔn)電壓Vref1確定的允許電壓電平范圍的下限以下時，電壓電平控制電路10為激活狀態(tài)。隨后，內(nèi)部電壓電平控制信號A為激活狀態(tài)，升壓電路4為激活狀態(tài)，使升壓電壓Vbt的電壓電平上升。升壓電壓Vbt的電壓電平在根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍內(nèi)時，電壓電平控制電路10為激活狀態(tài)，將內(nèi)部電壓電平控制信號A維持在激活狀態(tài)，升壓電壓Vbt持續(xù)上升。
升壓電壓Vbt的電壓電平達(dá)到根據(jù)第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍的上限以上時，電壓電平控制電路10由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)，使內(nèi)部電壓電平控制信號A由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)，使升壓電路4為非激活狀態(tài)，使升壓電壓Vbt的電壓電平的上升停止。升壓電路4為非激活狀態(tài)時，升壓電壓Vbt的電壓電平隨著時間的經(jīng)過慢慢降低。因此，升壓電壓Vbt的電壓電平在允許電壓電平范圍內(nèi)慢慢降低，并慢慢接近根據(jù)第1基準(zhǔn)電壓Vref1確定的允許電壓電平范圍的下限。此間，電壓電平控制電路10為非激活狀態(tài)，將內(nèi)部電壓電平控制信號A維持在非激活狀態(tài)。例如，裝置處于等待狀態(tài)時，在更新動作期間，電壓電平控制電路10為非激活狀態(tài)，所以可以節(jié)省電壓電平控制電路10所消耗的電力。
不久，升壓電壓Vbt的電壓電平達(dá)到根據(jù)第1基準(zhǔn)電壓Vref1確定的允許電壓電平范圍的下限以下時，電壓電平控制電路10再次由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，并使內(nèi)部電壓電平控制信號A由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。這樣，使升壓電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，使升壓電壓Vbt的電壓電平上升。
電壓電平控制電路10構(gòu)成的電路執(zhí)行以下電路動作。
即，電壓電平控制電路10具有輸入第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2的第1及第2輸入端；與升壓電路4的輸出端相連接，輸入從升壓電路4輸出的升壓電壓Vbt的第3輸入端；和與所述“或”門9的輸出端相連接，輸入從“或”門9輸出的邏輯和信號PL的第4輸入端。電壓電平控制電路10將從升壓電路4輸出的升壓電壓Vbt和第1基準(zhǔn)電壓Vref1與第2基準(zhǔn)電壓Vref2進(jìn)行比較。電壓電平控制電路10通過將內(nèi)部電壓電平控制信號A切換為激活狀態(tài)和非激活狀態(tài)，從而將升壓電路4切換為激活狀態(tài)和非激活狀態(tài)，將從升壓電路4輸出的升壓電壓Vbt維持在根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍內(nèi)。
另外，當(dāng)內(nèi)部電壓電平控制信號A為激活狀態(tài)時，電壓電平控制電路10呈現(xiàn)激活狀態(tài)。當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在通電時、更新動作時、或者寫入/讀出時的任一場合，電壓電平控制電路10呈現(xiàn)激活狀態(tài)。但是，當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在不是通電時、更新動作時、或者寫入/讀出時的任一場合時，電壓電平控制電路10具有呈現(xiàn)非激活狀態(tài)的電路構(gòu)成。
上述說明中，電壓電平控制電路10是根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2雙方來控制升壓電壓Vbt的電壓電平。即，電壓電平控制電路10控制從升壓電路4輸出的升壓電壓Vbt的電壓電平，使其維持在根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍內(nèi)。
但是，根據(jù)裝配有電壓電平控制電路10的準(zhǔn)SRAM的動作條件，未必都需要第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2雙方。例如，也可以根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2的至少一方，來控制升壓電壓Vbt的電壓電平。
例如，只利用第1基準(zhǔn)電壓Vref1控制升壓電壓Vbt的電壓電平時，電壓電平控制電路10的動作如下。
從升壓電路4的輸出端反饋的升壓電壓Vbt達(dá)到根據(jù)第1基準(zhǔn)電壓Vref1確定的允許電壓電平范圍的下限以下時，電壓電平控制電路10為激活狀態(tài)。隨后，內(nèi)部電壓電平控制信號A為激活狀態(tài)，升壓電路4為激活狀態(tài)，使升壓電壓Vbt的電壓電平上升。從電壓電平控制電路10變?yōu)榧せ顮顟B(tài)起，到經(jīng)過預(yù)先規(guī)定的一定時間之前，電壓電平控制電路10處于激活狀態(tài)，將內(nèi)部電壓電平控制信號A維持在激活狀態(tài)，升壓電壓Vbt持續(xù)上升。
從電壓電平控制電路10變?yōu)榧せ顮顟B(tài)起，到經(jīng)過預(yù)先規(guī)定的一定時間后，電壓電平控制電路10由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)，使內(nèi)部電壓電平控制信號A由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)，使升壓電路4為非激活狀態(tài)，使升壓電壓Vbt的電壓電平的上升停止。升壓電路4為非激活狀態(tài)時，升壓電壓Vbt的電壓電平隨著以后時間的經(jīng)過慢慢降低。因此，升壓電壓Vbt的電壓電平在允許電壓電平范圍內(nèi)慢慢降低，并慢慢接近根據(jù)第1基準(zhǔn)電壓Vref1確定的允許電壓電平范圍的下限。此間，電壓電平控制電路10為非激活狀態(tài)，將內(nèi)部電壓電平控制信號A維持在非激活狀態(tài)。例如，裝置處于等待狀態(tài)時，在更新動作期間，電壓電平控制電路10為非激活狀態(tài)，所以可以節(jié)省電壓電平控制電路10所消耗的電力。
不久，升壓電壓Vbt的電壓電平再次達(dá)到根據(jù)第1基準(zhǔn)電壓Vref1確定的允許電壓電平范圍的下限以下時，電壓電平控制電路10再次由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，并使內(nèi)部電壓電平控制信號A由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。這樣，使升壓電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，使升壓電壓Vbt的電壓電平上升。
在根據(jù)第1基準(zhǔn)電壓Vref1控制升壓電壓Vbt的電壓電平時，電壓電平控制電路10的構(gòu)成如下。
電壓電平控制電路10具有輸入第1基準(zhǔn)電壓Vref1的第1輸入端；與升壓電路4的輸出端相連接，輸入從升壓電路4輸出的升壓電壓Vbt的第2輸入端；和與所述“或”門9的輸出端相連接，輸入從“或”門9輸出的邏輯和信號PL的第3輸入端。電壓電平控制電路10將從升壓電路4輸出的升壓電壓Vbt和第1基準(zhǔn)電壓Vref1進(jìn)行比較。電壓電平控制電路10通過將內(nèi)部電壓電平控制信號A切換為激活狀態(tài)和非激活狀態(tài)，從而將升壓電路4切換為激活狀態(tài)和非激活狀態(tài)，將從升壓電路4輸出的升壓電壓Vbt維持在根據(jù)第1基準(zhǔn)電壓Vref1確定的允許電壓電平范圍的下限以上。
另外，當(dāng)內(nèi)部電壓電平控制信號A為激活狀態(tài)時，電壓電平控制電路10呈現(xiàn)激活狀態(tài)。當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在通電時、更新動作時、或者寫入/讀出時的任一場合，電壓電平控制電路10呈現(xiàn)激活狀態(tài)。但是，當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在不是通電時、更新動作時、或者寫入/讀出時的任一場合時，電壓電平控制電路10具有呈現(xiàn)非激活狀態(tài)的電路構(gòu)成。
例如，只利用第2基準(zhǔn)電壓Vref2控制升壓電壓Vbt的電壓電平時，電壓電平控制電路10的動作如下。
電壓電平控制電路10為激活狀態(tài)，使內(nèi)部電壓電平控制信號A為激活狀態(tài)，升壓電路4為激活狀態(tài)，使升壓電壓Vbt的電壓電平上升。升壓電壓Vbt的電壓電平低于根據(jù)第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍的上限時，電壓電平控制電路10為激活狀態(tài)，將內(nèi)部電壓電平控制信號A維持在激活狀態(tài)，使升壓電壓Vbt持續(xù)上升。
升壓電壓Vbt的電壓電平達(dá)到根據(jù)第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍的上限以上時，電壓電平控制電路10由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)，使內(nèi)部電壓電平控制信號A由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)，使升壓電路4為非激活狀態(tài)，使升壓電壓Vbt的電壓電平的上升停止。升壓電路4為非激活狀態(tài)時，升壓電壓Vbt的電壓電平隨著時間的經(jīng)過慢慢降低。因此，升壓電壓Vbt的電壓電平在允許電壓電平范圍內(nèi)慢慢降低。在電壓電平控制電路10由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)后的預(yù)先規(guī)定的一定期間中，電壓電平控制電路10為非激活狀態(tài)，將內(nèi)部電壓電平控制信號A維持在非激活狀態(tài)。例如，裝置處于等待狀態(tài)時，在更新動作期間，電壓電平控制電路10為非激活狀態(tài)，所以可以節(jié)省電壓電平控制電路10所消耗的電力。
不久，當(dāng)電壓電平控制電路10由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)、并經(jīng)過預(yù)先規(guī)定的一定時間時，電壓電平控制電路10再次由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，并使內(nèi)部電壓電平控制信號A由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。這樣，使升壓電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，使升壓電壓Vbt的電壓電平上升。
根據(jù)第2基準(zhǔn)電壓Vref2一方來控制升壓電壓Vbt的電壓電平時，電壓電平控制電路10的構(gòu)成如下。
電壓電平控制電路10具有輸入第2基準(zhǔn)電壓Vref2的第2輸入端；與升壓電路4的輸出端相連接，輸入從升壓電路4輸出的升壓電壓Vbt的第2輸入端；和與所述“或”門9的輸出端相連接，輸入從“或”門9輸出的邏輯和信號PL的第3輸入端。電壓電平控制電路10將從升壓電路4輸出的升壓電壓Vbt和第2基準(zhǔn)電壓Vref2進(jìn)行比較。電壓電平控制電路10通過將內(nèi)部電壓電平控制信號A切換為激活狀態(tài)和非激活狀態(tài)，從而將升壓電路4切換為激活狀態(tài)和非激活狀態(tài)，將從升壓電路4輸出的升壓電壓Vbt維持在根據(jù)第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍的上限以下。
另外，當(dāng)內(nèi)部電壓電平控制信號A為激活狀態(tài)時，電壓電平控制電路10呈現(xiàn)激活狀態(tài)。當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在通電時、更新動作時、或者寫入/讀出時的任一場合，電壓電平控制電路10呈現(xiàn)激活狀態(tài)。但是，當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在不是通電時、更新動作時、或者寫入/讀出時的任一場合時，電壓電平控制電路10具有呈現(xiàn)非激活狀態(tài)的電路構(gòu)成。
下面，參照圖7，詳細(xì)說明本發(fā)明涉及的新的電壓電平控制電路10的電路構(gòu)成的一個實例。圖7所示電路構(gòu)成畢竟是具體實現(xiàn)圖8所示本發(fā)明涉及的新的電壓電平控制電路10的一個最佳實例，但并不受此電路構(gòu)成限制。電壓電平控制電路10是根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2雙方來控制升壓電壓Vbt的電壓電平的。即，以下的電路構(gòu)成，是通過將內(nèi)部電壓電平控制信號A切換為激活狀態(tài)和非激活狀態(tài)，從而將升壓電路4切換為激活狀態(tài)和非激活狀態(tài)，將從升壓電路4輸出的升壓電壓Vbt維持在根據(jù)第1基準(zhǔn)電壓Vref1和第2基準(zhǔn)電壓Vref2確定的允許電壓電平范圍內(nèi)，此外，當(dāng)內(nèi)部電壓電平控制信號A為激活狀態(tài)時，電壓電平控制電路10呈現(xiàn)激活狀態(tài)，當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在通電時、更新動作時、或者寫入/讀出時的任一場合，電壓電平控制電路10呈現(xiàn)激活狀態(tài)。但是，當(dāng)內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，在不是通電時、更新動作時、或者寫入/讀出時的任一場合時，電壓電平控制電路10是呈現(xiàn)非激活狀態(tài)的電路構(gòu)成。
如圖7所示，電壓電平控制電路10的組成包括鎖存電路11，對升壓電壓Vbt進(jìn)行分壓的分壓電阻12、13，由N溝道MOS場效應(yīng)晶體管組成的第1開關(guān)晶體管14，第1及第2電流鏡差動放大器20、27，由P溝道MOS場效應(yīng)晶體管組成的第2及第3開關(guān)晶體管30、31，第1及第2傳輸門34、35，和第1及第2反相器36、37。
鎖存電路11的輸入端與“或”門9的輸出端相連接，接受邏輯和信號PL的輸入。鎖存電路11的控制端子與電壓電平控制電路10的輸出端連接，從電壓電平控制電路10的輸出端輸出的內(nèi)部電壓電平控制信號A被反饋給鎖存電路11的控制端子。鎖存電路11的輸出端連接節(jié)點(diǎn)N1。
內(nèi)部電壓電平控制信號A為高電平“H”，即內(nèi)部電壓電平控制信號A為激活狀態(tài)時，鎖存輸入信號PL。即，在鎖存電路11的輸出端不出現(xiàn)輸入信號PL。此時的鎖存信號La變?yōu)楦唠娖健癏”。
另一方面，內(nèi)部電壓電平控制信號A為低電平“L”，即內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，不鎖存輸入信號PL，使其通過。即，通過鎖存電路11的輸入信號PL作為鎖存信號La出現(xiàn)在鎖存電路11的輸出端。
輸入信號PL在裝置接通電源時、裝置等待狀態(tài)及工作狀態(tài)下的更新動作時、以及裝置工作狀態(tài)下的寫入/讀出時變?yōu)楦唠娖健癏”。另一方面，在非更新動作時和非寫入/讀出時變?yōu)榈碗娖健癓”。
因此，內(nèi)部電壓電平控制信號A為高電平“H”，即內(nèi)部電壓電平控制信號A為激活狀態(tài)時，或即使內(nèi)部電壓電平控制信號A為低電平“L”，即內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，而在裝置接通電源時、裝置等待狀態(tài)及工作狀態(tài)下的更新動作時、以及裝置工作狀態(tài)下的寫入/讀出時，鎖存信號La變?yōu)楦唠娖健癏”。
另一方面，內(nèi)部電壓電平控制信號A為低電平“L”，即內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，且在非更新動作時和非寫入/讀出時，鎖存信號La變?yōu)榈碗娖健癓”。
對升壓電壓Vbt進(jìn)行分壓的分壓電阻12、13及第1開關(guān)晶體管14串聯(lián)連接在升壓電路4的輸出端和接地端子之間，形成分壓電路。分壓電阻12連接在升壓電路4的輸出端和分壓電路的輸出端之間。分壓電阻13連接在分壓電路的輸出端和第1開關(guān)晶體管14之間。第1開關(guān)晶體管14串聯(lián)連接在分壓電阻13和接地端子之間。在分壓電路的輸出端出現(xiàn)分壓電壓VB。分壓電路的輸出端連接節(jié)點(diǎn)N2。第1開關(guān)晶體管14的門電極連接節(jié)點(diǎn)N1，接受鎖存信號La的輸入。
第1開關(guān)晶體管14是N溝道MOS場效應(yīng)晶體管，所以在鎖存信號La為高電平“H”時導(dǎo)通，在鎖存信號La為低電平“L”時關(guān)斷。
在內(nèi)部電壓電平控制信號A為高電平“H”，即內(nèi)部電壓電平控制信號A為激活狀態(tài)時，或即使內(nèi)部電壓電平控制信號A為低電平“L”，即內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，而在裝置接通電源時、裝置等待狀態(tài)及工作狀態(tài)下的更新動作時、以及裝置工作狀態(tài)下的寫入/讀出時，鎖存信號La為高電平“H”，所以第1開關(guān)晶體管14導(dǎo)通，電流i3流經(jīng)分壓電路。這樣，升壓電壓Vbt的分壓電壓VB出現(xiàn)在分壓電路的輸出端，節(jié)點(diǎn)N2的電位等于分壓電壓VB。此時的分壓電路為激活狀態(tài)。
另一方面，內(nèi)部電壓電平控制信號A為低電平“L”，即內(nèi)部電壓電平控制信號A為非激活狀態(tài)時，且在非更新動作時和非寫入/讀出時，鎖存信號La為低電平“L”，所以第1開關(guān)晶體管14關(guān)斷，電流不流經(jīng)分壓電路。此時的分壓電路為非激活狀態(tài)。
第1電流鏡差動放大器20由3個N溝道MOS場效應(yīng)晶體管1 5、16、17和2個P溝道MOS場效應(yīng)晶體管18、19組成。2個N溝道MOS場效應(yīng)晶體管15、17和1個P溝道MOS場效應(yīng)晶體管1 8串聯(lián)連接在作為外部電壓的電源電壓VDD和地線之間。2個N溝道MOS場效應(yīng)晶體管16、17和1個P溝道MOS場效應(yīng)晶體管19串聯(lián)連接在作為外部電壓的電源電壓VDD和地線之間。
N溝道MOS場效應(yīng)晶體管15的門電極連接至節(jié)點(diǎn)N2，被施加上分壓電壓VB。N溝道MOS場效應(yīng)晶體管17的門電極連接至節(jié)點(diǎn)N1，被施加上鎖存信號La。P溝道MOS場效應(yīng)晶體管18、19的門電極相互連接，同時連接N溝道MOS場效應(yīng)晶體管15的漏極。N溝道MOS場效應(yīng)晶體管16的門電極被施加上第1基準(zhǔn)電壓Vref1。N溝道MOS場效應(yīng)晶體管16的漏極連接在第1電流鏡差動放大器20的輸出端，N溝道MOS場效應(yīng)晶體管16的漏極電壓作為輸出電壓V1出現(xiàn)在第1電流鏡差動放大器20的輸出端。
鎖存信號La一變?yōu)楦唠娖健癏”，第1開關(guān)晶體管14導(dǎo)通，電流i3流經(jīng)分壓電路。這樣，升壓電壓Vbt的分壓電壓VB出現(xiàn)在分壓電路的輸出端，節(jié)點(diǎn)N2的電位等于該分壓電壓VB。此時的分壓電路為激活狀態(tài)。然后，該分壓電壓VB被施加給N溝道MOS場效應(yīng)晶體管15的門電極。另外，N溝道MOS場效應(yīng)晶體管17的門電極被施加上高電平“H”的鎖存信號La，N溝道MOS場效應(yīng)晶體管17導(dǎo)通，從而第1電流鏡差動放大器20變?yōu)榧せ顮顟B(tài)，電流i1流經(jīng)N溝道MOS場效應(yīng)晶體管17。即，鎖存信號La一變?yōu)楦唠娖健癏”，第1電流鏡差動放大器20就變?yōu)榧せ顮顟B(tài)。
分壓電壓VB大于第1基準(zhǔn)電壓Vref1時，第1電流鏡差動放大器20的輸出電壓V1變?yōu)楦唠娖健癏”。分壓電壓VB小于第1基準(zhǔn)電壓Vref1時，第1電流鏡差動放大器20的輸出電壓V1變?yōu)榈碗娖健癓”。因此，第1電流鏡差動放大器20根據(jù)其輸出電壓V1，檢測分壓電壓VB是大于還是小于第1基準(zhǔn)電壓Vref1。
鎖存信號La一變?yōu)榈碗娖健癓”，第1開關(guān)晶體管14關(guān)斷，電流不流經(jīng)分壓電路，分壓電路為非激活狀態(tài)。另外，N溝道MOS場效應(yīng)晶體管17的門電極被施加上低電平“L”的鎖存信號La，N溝道MOS場效應(yīng)晶體管17關(guān)斷，第1電流鏡差動放大器20變?yōu)榉羌せ顮顟B(tài)。即，鎖存信號La一變?yōu)榈碗娖健癓”，第1電流鏡差動放大器20就變?yōu)榉羌せ顮顟B(tài)。
第2電流鏡差動放大器27由3個N溝道MOS場效應(yīng)晶體管22、23、24和2個P溝道MOS場效應(yīng)晶體管25、26組成。2個N溝道MOS場效應(yīng)晶體管22、24和1個P溝道MOS場效應(yīng)晶體管25串聯(lián)連接在作為外部電壓的電源電壓VDD和地線之間。2個N溝道MOS場效應(yīng)晶體管23、24和1個P溝道MOS場效應(yīng)晶體管26串聯(lián)連接在作為外部電壓的電源電壓VDD和地線之間。
N溝道MOS場效應(yīng)晶體管22的門電極連接至節(jié)點(diǎn)N2，被施加上分壓電壓VB。N溝道MOS場效應(yīng)晶體管24的門電極連接至節(jié)點(diǎn)N1，被施加上鎖存信號La。P溝道MOS場效應(yīng)晶體管25、26的門電極相互連接，同時連接至N溝道MOS場效應(yīng)晶體管22的漏極。N溝道MOS場效應(yīng)晶體管23的門電極被施加上第2基準(zhǔn)電壓Vref2。N溝道MOS場效應(yīng)晶體管23的漏極連接在第2電流鏡差動放大器27的輸出端，N溝道MOS場效應(yīng)晶體管23的漏極電壓作為輸出電壓V2出現(xiàn)在第2電流鏡差動放大器27的輸出端。
鎖存信號 La一變?yōu)楦唠娖健癏”，第2開關(guān)晶體管14導(dǎo)通，電流i3流經(jīng)分壓電路。這樣，升壓電壓Vbt的分壓電壓VB出現(xiàn)在分壓電路的輸出端，節(jié)點(diǎn)N2的電位等于該分壓電壓VB。此時的分壓電路為激活狀態(tài)。然后，該分壓電壓VB被施加給N溝道MOS場效應(yīng)晶體管22的門電極。另外，N溝道MOS場效應(yīng)晶體管24的門電極被施加上高電平“H”的鎖存信號La，N溝道MOS場效應(yīng)晶體管24導(dǎo)通，從而第2電流鏡差動放大器27變?yōu)榧せ顮顟B(tài)，電流i2流經(jīng)N溝道MOS場效應(yīng)晶體管24。即，鎖存信號La一變?yōu)楦唠娖健癏”，第2電流鏡差動放大器27就變?yōu)榧せ顮顟B(tài)。
分壓電壓VB大于第2基準(zhǔn)電壓Vref2時，第2電流鏡差動放大器27的輸出電壓V2變?yōu)楦唠娖健癏”。分壓電壓VB小于第2基準(zhǔn)電壓Vref2時，第2電流鏡差動放大器27的輸出電壓V2變?yōu)榈碗娖健癓”。因此，第2電流鏡差動放大器27根據(jù)其輸出電壓V2，檢測分壓電壓VB是大于還是小于第2基準(zhǔn)電壓Vref2。
鎖存信號La一變?yōu)榈碗娖健癓”，第2開關(guān)晶體管14關(guān)斷，電流不流經(jīng)分壓電路，分壓電路為非激活狀態(tài)。另外，N溝道MOS場效應(yīng)晶體管24的門電極被施加上低電平“L”的鎖存信號La，N溝道MOS場效應(yīng)晶體管24關(guān)斷，第2電流鏡差動放大器27變?yōu)榉羌せ顮顟B(tài)。即，鎖存信號La一變?yōu)榈碗娖健癓”，第2電流鏡差動放大器27就變?yōu)榉羌せ顮顟B(tài)。
即，鎖存信號La一變?yōu)楦唠娖健癏”，分壓電路以及第1和第2電流鏡差動放大器20、27就變?yōu)榧せ顮顟B(tài)，電流i3流經(jīng)分壓電路，電流i1流經(jīng)第1電流鏡差動放大器20，電流i2流經(jīng)第2電流鏡差動放大器27，消耗電力。
另一方面，鎖存信號La一變?yōu)榈碗娖健癓”，分壓電路以及第1和第2電流鏡差動放大器20、27就變?yōu)榉羌せ顮顟B(tài)，電流不流通，所以不消耗電力。
由P溝道MOS場效應(yīng)晶體管組成的第2開關(guān)晶體管30連接在第1電流鏡差動放大器20的輸出端和電源電壓之間。第2開關(guān)晶體管30的門電極連接節(jié)點(diǎn)N1，并被施加上鎖存信號La。
由P溝道MOS場效應(yīng)晶體管組成的第3開關(guān)晶體管31連接在第2電流鏡差動放大器27的輸出端和電源電壓之間。第3開關(guān)晶體管31的門電極連接節(jié)點(diǎn)N1，并被施加上鎖存信號La。
鎖存信號La一變?yōu)楦唠娖健癏”，分壓電路以及第1和第2電流鏡差動放大器20、27就變?yōu)榧せ顮顟B(tài)，此時，第2及第3開關(guān)晶體管30、31關(guān)斷，第1和第2電流鏡差動放大器20、27的輸出與電源電壓VDD斷開。
鎖存信號La一變?yōu)榈碗娖健癓”，分壓電路以及第1和第2電流鏡差動放大器20、27就變?yōu)榉羌せ顮顟B(tài)，此時，第2及第3開關(guān)晶體管30、31導(dǎo)通，第1和第2電流鏡差動放大器20、27的輸出和作為外部電壓的電源電壓VDD導(dǎo)通，所以第1和第2電流鏡差動放大器20、27的輸出電壓被強(qiáng)制上拉到電源電壓VDD。
第1傳輸門34并聯(lián)連接在第1電流鏡差動放大器20的輸出端和第2反相器37的輸入端之間，由1組N溝道MOS場效應(yīng)晶體管和P溝道MOS場效應(yīng)晶體管組成。
第2傳輸門35并聯(lián)連接在第2電流鏡差動放大器27的輸出端和第2反相器37的輸入端之間，由1組N溝道MOS場效應(yīng)晶體管和P溝道MOS場效應(yīng)晶體管組成。
第1傳輸門34的N溝道MOS場效應(yīng)晶體管的門電極和第2傳輸門35的P溝道MOS場效應(yīng)晶體管的門電極相連接，同時這些門電極和第1反相器36的輸出端相連接。
第1傳輸門34的P溝道MOS場效應(yīng)晶體管的門電極和第2傳輸門35的N溝道MOS場效應(yīng)晶體管的門電極相連接，同時這些門電極和第1反相器36的輸入端相連接。
第2反相器37的輸出端和電壓電平控制電路10的輸出端相連接，同時連接至鎖存電路11的控制端子。
第2反相器37的輸出一變?yōu)楦唠娖健癏”，第1傳輸門34就關(guān)斷。第2反相器37的輸出一變?yōu)榈碗娖健癓”，第1傳輸門34就導(dǎo)通。
第2反相器37的輸出一變?yōu)楦唠娖健癏”，第2傳輸門35就導(dǎo)通。第2反相器37的輸出一變?yōu)榈碗娖健癓”，第2傳輸門35就關(guān)斷。
下面，參照圖9所示時序流程圖，說明上述電路的動作。
首先，在通電時，通過鎖存電路11的初期復(fù)位，鎖存信號La變?yōu)椤癓”，因此，P溝道MOS場效應(yīng)晶體管30、31均呈現(xiàn)導(dǎo)通狀態(tài)。這樣，即使傳輸門34、35的任一個為導(dǎo)通狀態(tài)，電平控制電路1的輸出信號A就變?yōu)椤癓”。信號A一變?yōu)椤癓”，傳輸門34導(dǎo)通，傳輸門35關(guān)斷。此時，N溝道MOS場效應(yīng)晶體管14、17、24均呈現(xiàn)關(guān)斷狀態(tài)。
在這種狀態(tài)下，電源導(dǎo)通復(fù)位信號POR被施加給“或”門9，“或”門9的輸出信號PL變?yōu)椤癏”。此時，信號A為“L”，鎖存電路11處于通過狀態(tài)，所以，鎖存信號La為“H”。鎖存信號La一變?yōu)椤癏”，P溝道MOS場效應(yīng)晶體管30、31均呈現(xiàn)關(guān)斷狀態(tài)，另一方面，N溝道MOS場效應(yīng)晶體管14、17、24導(dǎo)通，利用電阻12、13形成的分壓電路、電流鏡差動放大器20、27均處于激活狀態(tài)。此時，環(huán)形振蕩器3和升壓電路4均未開始動作，所以升壓電壓Vbt處于低電平，因此，電源VB小于基準(zhǔn)電源Vref1，電流鏡差動放大器20的輸出電壓V1變?yōu)椤癓”，電平控制電路1的輸出信號A變?yōu)椤癏”。信號A一變?yōu)椤癏”，傳輸門34關(guān)斷，35導(dǎo)通，以后，電壓V2(此時間點(diǎn)為“L”)通過傳輸門35被提供給反相器37。另外，信號A一變?yōu)椤癏”，鎖存電路11鎖存此時的信號PL的值“H”。
信號A變?yōu)椤癏”，該“H”信號被提供給環(huán)形振蕩器3，環(huán)形振蕩器3開始振蕩動作，振蕩信號B被輸出給升壓電路4。升壓電路4利用該振蕩信號B使升壓電壓Vbt階梯式地升壓，并輸出給字解碼器5，同時反饋給電壓電平控制電路10。
升壓電壓Vbt慢慢上升，當(dāng)大于基準(zhǔn)電壓Vref1時，電壓V1變?yōu)椤癏”，此時，傳輸門34關(guān)斷，所以不會影響電路動作。升壓電壓Vbt進(jìn)一步上升，當(dāng)大于基準(zhǔn)電壓Vref2時，電壓V2變?yōu)椤癏”。這樣，信號A變?yōu)椤癓”，環(huán)形振蕩器3、升壓電路4的動作將停止。另外，信號A一變?yōu)椤癓”，鎖存電路11處于通過狀態(tài)。在該時間點(diǎn)，電源導(dǎo)通復(fù)位信號POR馬上變?yōu)椤癓”，鎖存信號“La”變?yōu)椤癓”，從而，P溝道MOS場效應(yīng)晶體管30、31導(dǎo)通，N溝道MOS場效應(yīng)晶體管14、17、24關(guān)斷。
這樣，在通電時，執(zhí)行升壓電壓Vbt的升壓動作，將升壓電壓Vbt分壓后的電壓VB達(dá)到基準(zhǔn)電壓Vref2時，升壓動作結(jié)束。以后，在等待狀態(tài)下，從更新定時產(chǎn)生電路7每隔約16μsec輸出更新信號，并提供給行使能產(chǎn)生電路8。行使能產(chǎn)生電路8接受該更新信號，產(chǎn)生信號LT，輸出給“或”門9和行解碼器6。另外，更新定時產(chǎn)生電路7產(chǎn)生更新信號時，同時產(chǎn)生更新地址，并輸出給行解碼器6。行解碼器6對該更新地址進(jìn)行解碼，并將其結(jié)果輸出給字解碼器5。
以下，參照圖9，說明上述等待狀態(tài)時的電壓電平控制電路10的動作。在時刻t1，信號LT(“H”)被供給“或”門9，“或”門9的輸出信號PL為“H”，因此，鎖存信號La為“H”。鎖存信號La一變?yōu)椤癏”，如前所述，P溝道MOS場效應(yīng)晶體管30、31均關(guān)斷，另一方面，N溝道MOS場效應(yīng)晶體管14、17、24導(dǎo)通，利用電阻12、13形成的分壓電路、第1及第2電流鏡差動放大器20、27均處于激活狀態(tài)。
在該時間點(diǎn)，如果電壓VB位于第1基準(zhǔn)電壓Vref1及第2基準(zhǔn)電壓Vref2之間，電壓V1持續(xù)“H”狀態(tài)，而電壓V2為“L”。此時，傳輸門35為關(guān)斷狀態(tài)，因此，電壓V2的變化不會影響電路動作，信號A持續(xù)“L”狀態(tài)。另外，在時刻t1，電壓VB在第1基準(zhǔn)電壓Vref1以下時，電壓V1也在時刻t1變?yōu)椤癓”。
在信號LT上升時，開始更新，升壓電壓Vbt的電力消耗變大，該電壓Vbt慢慢降低。在時刻t2，電壓VB小于第1基準(zhǔn)電壓Vref1時，電壓V1變?yōu)椤癓”，從而信號A變?yōu)椤癏”。信號A一變?yōu)椤癏”，環(huán)形振蕩器3、升壓電路4開始動作，以后，升壓電壓Vbt順序上升。另外，信號A一變?yōu)椤癏”，鎖存電路11鎖存此時為“H”狀態(tài)的信號PL，傳輸門34關(guān)斷，35導(dǎo)通。傳輸門35一導(dǎo)通，以后，電壓V2(此時間點(diǎn)為“L”)被供給反相器37。
然后，升壓電壓Vbt上升，在時刻t3，電壓VB大于第2基準(zhǔn)電壓Vref2時，電壓V2變?yōu)椤癏”，所以信號A變?yōu)椤癓”。信號A一變?yōu)椤癓”，環(huán)形振蕩器3、升壓電路4的動作停止。另外，信號A一變?yōu)椤癓”，傳輸門34導(dǎo)通，35關(guān)斷。此外，信號A一變?yōu)椤癓”，鎖存電路11處于通過狀態(tài)，在該時間點(diǎn)，信號PL馬上變?yōu)椤癓”，所以鎖存信號La變?yōu)椤癓”。這樣，P溝道MOS場效應(yīng)晶體管30、31導(dǎo)通，N溝道MOS場效應(yīng)晶體管14、17、24關(guān)斷。
以后，每當(dāng)從更新定時傳輸電路7輸出更新信號時，就反復(fù)上述動作。例如，在時刻t4，準(zhǔn)SRAM從等待狀態(tài)過渡到工作狀態(tài)，在時刻t5，片選信號CS上升，之后，外部地址Add一發(fā)生變化，行使能產(chǎn)生電路8就檢測到該變化，輸出信號LT。以后，通過和上述相同的過程，執(zhí)行升壓電壓Vbt的升壓。
這樣，圖7的電路在信號LT一上升，鎖存信號La就變?yōu)椤癏”，N溝道MOS場效應(yīng)晶體管14、17、24導(dǎo)通，電阻12、13的串聯(lián)電路、電流鏡差動放大器20、27呈現(xiàn)激活狀態(tài)。從而使電流i3、i1、i2分別流經(jīng)電阻12、13的串聯(lián)電路、電流鏡差動放大器20、27。在升壓電壓Vbt上升到基準(zhǔn)電壓Vref2的時間點(diǎn)，使鎖存信號La為“L”，使N溝道MOS場效應(yīng)晶體管14、17、24關(guān)斷，從而將流經(jīng)電阻12、13的串聯(lián)電路、電流鏡差動放大器20、27的電流i3、i1、i2均切斷。
如上所述，第1實施方式在訪問存儲單元陣列2時，即在接通電源時、在等待狀態(tài)下更新時、在工作狀態(tài)下更新時、以及在工作狀態(tài)下寫入/讀出時，電壓電平控制電路10的各部分為激活狀態(tài)，除此以外的時刻，電壓電平控制電路10的各部分為非激活狀態(tài)。這樣，就可以節(jié)省電壓電平控制電路10消耗的電力。
普通DRAM是在系統(tǒng)側(cè)控制更新定時，所以會產(chǎn)生不規(guī)則的更新定時，存在有長更新間隔。如果此時將電壓電平控制電路的電源切斷，由于放電，字電平可能會降低到能保證數(shù)據(jù)保持的電平以下。即，DRAM為保持字電平需要經(jīng)常升壓，所以電壓電平控制電路一般要經(jīng)常接通電源。
與此相對，上述的準(zhǔn)SRAM的規(guī)格是從裝置外部看不到更新動作，在裝置內(nèi)部自動產(chǎn)生規(guī)則的更新定時。這樣，在能保證數(shù)據(jù)保持的范圍，產(chǎn)生下一更新定時。即，即使將電壓電平控制電路10的電源切斷，字電平也不會降低到破壞數(shù)據(jù)的電平值，因此，可以使數(shù)據(jù)保持的保證和削減電流做到兩全其美。
下面，參照圖10，說明本發(fā)明的第2實施方式。該實施方式和上述的第1實施方式不同點(diǎn)是，如圖10所示，行使能產(chǎn)生電路8僅在信號LT上升沿起一定時間T之前形成上升脈沖信號RP，變?yōu)樾盘朙T，提供給“或”門9。此時，將基準(zhǔn)電壓Vref1設(shè)定為高電平。根據(jù)這種構(gòu)成，脈沖信號RP上升，因此信號PL上升，從而使鎖存電路11的輸出La上升，電壓電平控制電路10變?yōu)榧せ顮顟B(tài)，同時信號A上升，進(jìn)而使升壓電壓Vbt開始升壓。電壓VB一達(dá)到基準(zhǔn)電壓Vref2，信號A下降，所以鎖存電路11的輸出La下降，電壓電平控制電路10變?yōu)榉羌せ顮顟B(tài)。在該時間點(diǎn)稍后，信號LT上升，執(zhí)行對存儲單元陣列2的訪問。此時，升壓電壓Vbt已被充分提高電平，所以在訪問過程中不必要進(jìn)行電壓Vbt的升壓處理。
這樣，上述第2實施方式，在信號LT上升稍前時間，就將升壓電壓Vbt提高到基準(zhǔn)電壓Vref2的高度。根據(jù)這種構(gòu)成，可以得到和上述第1實施方式相同的效果。
下面，參照圖11，說明本發(fā)明的第3實施方式。該第3實施方式，如圖11所示，將信號LT的脈寬設(shè)定得略大于升壓電壓Vbt的升壓所需時間。另外，未設(shè)置圖7中的鎖存電路11，將“或”門9的輸出端直接連接至節(jié)點(diǎn)N1。此外，將第2反相器37的輸出端連接至第1反相器的輸入端，但因未設(shè)鎖存電路11，所以從第2反相器37輸出的輸出信號不能反饋給節(jié)點(diǎn)N1。于是，將從或”門9輸出的信號PL直接提供給節(jié)點(diǎn)N1。
根據(jù)這種構(gòu)成，在信號LT上升時，電壓電平控制電路10變?yōu)榧せ顮顟B(tài)，流過電流i1～i3。電壓VB小于基準(zhǔn)電壓Vref1時，升壓電壓Vbt開始升壓。電壓VB達(dá)到基準(zhǔn)電壓Vref2時，升壓電壓Vbt停止升壓。另外，在該時間點(diǎn)，電壓電平控制電路10不會變?yōu)榉羌せ顮顟B(tài)。然后，信號LT一下降，電流i1～i3也關(guān)斷，電壓電平控制電路10變?yōu)榉羌せ顮顟B(tài)。
即，電壓電平控制電路10的激活狀態(tài)和非激活狀態(tài)不依賴于輸出信號A的激活狀態(tài)和非激活狀態(tài)，只根據(jù)來自或”門9的輸出信號PL進(jìn)行控制。因此，根據(jù)來自或”門9的輸出信號PL，電壓電平控制電路10變?yōu)榉羌せ顮顟B(tài)，可以節(jié)省電壓電平控制電路10消耗的電力。
下面，參照圖12，說明本發(fā)明的第4實施方式。該第4實施方式，如圖12所示，電壓電平控制電路10適用的裝置，例如在準(zhǔn)SRAM為激活狀態(tài)時，將來自或”門9的輸出信號PL固定為高電平“H”。這樣，鎖存電路11的輸出信號La也被固定為高電平“H”，所以準(zhǔn)SRAM為激活狀態(tài)時，電壓電平控制電路10經(jīng)常被維持在激活狀態(tài)，僅依靠升壓電壓Vbt和基準(zhǔn)電壓Vref1、Vref2的大小關(guān)系來控制環(huán)形振蕩器3和升壓電路4的動作。
準(zhǔn)SRAM返回等待狀態(tài)時，將來自或”門9的輸出信號PL從高電平“H”固定狀態(tài)中解除，從而也將鎖存電路11的輸出信號La從高電平“H”固定狀態(tài)中解除。因此，電壓電平控制電路10接受和所述第1實施方式相同的控制。所以，當(dāng)準(zhǔn)SRAM為等待狀態(tài)時，可以節(jié)省電壓電平控制電路10消耗的電力。
下面，參照圖13，說明本發(fā)明的第5實施方式。圖13表示該實施方式的電路構(gòu)成圖，該圖所示電路是控制用于供給DRAM、準(zhǔn)SRAM等的內(nèi)部電路45的電壓VINT的電平的內(nèi)部電壓電平控制電路。這里，電壓VINT是利用P溝道MOS場效應(yīng)晶體管46將電源電壓VDD降壓后的電壓，該電路通常被稱為內(nèi)部降壓電路。
即，本實施方式涉及的電路的組成包括“或”門48，鎖存電路49，電流鏡差動放大器58，第1及第2開關(guān)晶體管46、60，第1反相器62，和供給內(nèi)部電壓電平的內(nèi)部電路45。
信號PL被輸入到“或”門48的第1輸入端。該信號PL是和圖8所示信號PL相同的信號，是取得通電復(fù)位信號POR和信號LT的“或”的信號。信號CS是片選信號。鎖存電路49的輸入端與“或”門48的輸出端相連接，接受從“或”門48輸出的邏輯和信號的輸入。鎖存電路49的控制端子和反相器62的輸出端相連接，接受來自反相器62的輸出信號。鎖存電路49在來自反相器62的輸出信號為高電平“H”時，鎖存所輸入的邏輯和信號。另一方面，在來自反相器62的輸出信號為低電平“L”時，使所輸入的邏輯和信號通過。
電流鏡差動放大器58由3個N溝道MOS場效應(yīng)晶體管51、52、53和2個P溝道MOS場效應(yīng)晶體管54、55組成。2個N溝道MOS場效應(yīng)晶體管51、53和1個P溝道MOS場效應(yīng)晶體管54串聯(lián)連接在作為外部電壓的電源電壓VDD和地線之間。2個N溝道MOS場效應(yīng)晶體管52、53和1個P溝道MOS場效應(yīng)晶體管55串聯(lián)連接在作為外部電壓的電源電壓VDD和地線之間。
N溝道MOS場效應(yīng)晶體管51的門電極連接至內(nèi)部電壓VINT，并被施加上內(nèi)部電壓VINT。N溝道MOS場效應(yīng)晶體管53的門電極連接至節(jié)點(diǎn)N1，并被施加上從鎖存電路輸出的鎖存信號La。P溝道MOS場效應(yīng)晶體管54、55的門電極相互連接，同時連接至N溝道MOS場效應(yīng)晶體管51的漏極。N溝道MOS場效應(yīng)晶體管52的門電極被施加上第1基準(zhǔn)電壓Vref1。N溝道MOS場效應(yīng)晶體管52的漏極連接至電流鏡差動放大器58的輸出端，N溝道MOS場效應(yīng)晶體管52的漏極電壓作為輸出電壓V1出現(xiàn)在電流鏡差動放大器58的輸出端。
第1及第2開關(guān)晶體管46、60由P溝道MOS場效應(yīng)晶體管組成。第2開關(guān)晶體管60連接在電源電壓VDD和節(jié)點(diǎn)N2之間。第2開關(guān)晶體管60的門電極連接至節(jié)點(diǎn)N1，并被施加上從鎖存電路49輸出的鎖存信號La。第1開關(guān)晶體管46連接在電源電壓VDD和內(nèi)部電壓VINT之間，形成使內(nèi)部電壓VINT的電壓電平自電源電壓VDD下降的降壓電路。第1開關(guān)晶體管46的門電極通過節(jié)點(diǎn)N2與電流鏡差動放大器58的輸出端相連接。此外，第1開關(guān)晶體管46的門電極通過反相器62連接至鎖存電路49的控制端子。
因此，形成降壓電路的第1開關(guān)晶體管46根據(jù)來自電流鏡差動放大器58的輸出信號Va，控制其激活狀態(tài)和非激活狀態(tài)。
從鎖存電路49輸出的鎖存信號La為高電平“H”時，電流鏡差動放大器58為激活狀態(tài)，連接電流鏡差動放大器58的輸出端的節(jié)點(diǎn)N2與電源電壓VDD斷開，電流鏡差動放大器58的輸出信號Va被施加到形成降壓電路的第1開關(guān)晶體管46的門電極，同時通過反相器62，也被施加到鎖存電路49的控制端子上。
形成降壓電路的第1開關(guān)晶體管46為導(dǎo)通狀態(tài)時，即降壓電路為激活狀態(tài)時，電流鏡差動放大器58的輸出信號Va為低電平“L”，該低電平“L”經(jīng)反相器62被反轉(zhuǎn)，高電平“H”信號被施加到鎖存電路49的控制端子上。因此，鎖存電路49的輸出信號La1變?yōu)楦唠娖健癏”，電流鏡差動放大器58變?yōu)榧せ顮顟B(tài)。即降壓電路為激活狀態(tài)時，電流鏡差動放大器58也為激活狀態(tài)。
另一方面，形成降壓電路的第1開關(guān)晶體管46為關(guān)斷狀態(tài)時，即降壓電路為非激活狀態(tài)時，電流鏡差動放大器58的輸出信號Va為高電平“H”，該高電平“H”經(jīng)反相器62被反轉(zhuǎn)，低電平“L”信號被施加到鎖存電路49的控制端子上。因此，鎖存電路49的輸出信號La1讓來自“或”門9的邏輯和信號通過，并供給節(jié)點(diǎn)N1。即電流鏡差動放大器58在邏輯和信號為高電平“H”時為激活狀態(tài)，邏輯和信號為低電平“L”時為非激活狀態(tài)。即降壓電路為非激活狀態(tài)時，根據(jù)來自“或”門9的邏輯和信號，控制電流鏡差動放大器58的激活狀態(tài)和非激活狀態(tài)。邏輯和信號為低電平“L”時，電流鏡差動放大器58為非激活狀態(tài)，所以能節(jié)省電路的電力消耗。
下面，參照圖14所示時序流程圖，進(jìn)一步說明上述構(gòu)成的電平控制電路的動作。
首先，在初期狀態(tài)，鎖存電路49的輸出信號La1為“L”，結(jié)果，N溝道MOS場效應(yīng)晶體管53關(guān)斷，P溝道MOS場效應(yīng)晶體管60導(dǎo)通。N溝道MOS場效應(yīng)晶體管53一關(guān)斷，電流鏡差動放大器58變?yōu)榉羌せ顮顟B(tài)。P溝道MOS場效應(yīng)晶體管60一導(dǎo)通，P溝道MOS場效應(yīng)晶體管46關(guān)斷，不向內(nèi)部電路45供給電壓。
其次，信號PL變?yōu)椤癏”，或片選信號CS變?yōu)椤癏”時，鎖存電路49的輸出信號La1變?yōu)椤癏”。信號La1一變?yōu)椤癏”，N溝道MOS場效應(yīng)晶體管53導(dǎo)通，電流鏡差動放大器58變?yōu)榧せ顮顟B(tài)。另外，信號La1一變?yōu)椤癏”，P溝道MOS場效應(yīng)晶體管60關(guān)斷。這樣，電壓Va降低，反相器62的輸出變?yōu)椤癏”，鎖存電路49鎖存“或”門48的輸出“H”。
然后，電流鏡差動放大器58對電壓VINT和基準(zhǔn)電壓Vref進(jìn)行比較，根據(jù)該比較結(jié)果，控制P溝道MOS場效應(yīng)晶體管46。即電壓VINT低于基準(zhǔn)電壓Vref時，電壓Va變低，P溝道MOS場效應(yīng)晶體管46導(dǎo)通，邊向內(nèi)部電路45供給電流邊開始將輸出充電。充電到某電平時，電壓VINT高于基準(zhǔn)電壓Vref時，電壓Va上升，P溝道MOS場效應(yīng)晶體管46關(guān)斷，充電停止。另外，電壓Va上升到一定值以上時，反相器62的輸出變?yōu)椤癓”，鎖存電路49變?yōu)橥ㄟ^。在信號LT變?yōu)椤癓”，或者片選信號CS變?yōu)椤癓”時，N溝道MOS場效應(yīng)晶體管53關(guān)斷，P溝道MOS場效應(yīng)晶體管60導(dǎo)通。
這樣，根據(jù)上述第5實施方式，在電壓VINT大于基準(zhǔn)電壓Vref以后，信號LT或片選信號CS變?yōu)椤癓”，N溝道MOS場效應(yīng)晶體管53關(guān)斷，流經(jīng)電流鏡差動放大器58的電流i成為0。所以，能夠節(jié)省電路電力。
另外，上述第1～第5實施方式分別是將本發(fā)明適用于準(zhǔn)SRAM、DRAM等的升壓電路、內(nèi)部降壓電路的場合，但本發(fā)明，例如也可以適用于基片電壓電平產(chǎn)生電路或基片反向偏壓產(chǎn)生電路(BBG電路)等。
下面，參照圖15，說明本發(fā)明的第6實施方式。圖15是表示將本發(fā)明適用于基片反向偏壓產(chǎn)生電路(BBG電路)時的電路構(gòu)成的一個實例。
基片反向偏壓產(chǎn)生電路是利用外部電源電壓VDD和接地電平(GND)間的電壓，產(chǎn)生低于接地電平的電壓，例如將-1V作為內(nèi)部基準(zhǔn)電壓的電路。
本發(fā)明涉及的電路具有電壓電平控制電路20，環(huán)形振蕩器3，升壓電路4，更新定時產(chǎn)生電路7，反向偏壓產(chǎn)生電路18，電平判定電路19和“或”門9。該“或”門9為在更新動作時和使反向偏壓產(chǎn)生電路18為激活狀態(tài)時，使電壓電平控制電路20的各電路構(gòu)成部分為激活狀態(tài)而設(shè)。
電壓電平控制電路20根據(jù)第1及第2基準(zhǔn)電壓Vref1、Vref2，產(chǎn)生內(nèi)部電壓電平控制信號A，該信號用來控制作為電路的內(nèi)部電壓的升壓電壓Vbt的電平。環(huán)形振蕩器3的輸入端與電壓電平控制電路20的輸出端相連接，內(nèi)部電壓電平控制信號A被輸入給環(huán)形振蕩器3。環(huán)形振蕩器3是振蕩電路，將奇數(shù)個反相器串聯(lián)連接成環(huán)狀而構(gòu)成。從電壓電平控制電路20輸出的內(nèi)部電平控制信號A為“H”(高電平)時，環(huán)形振蕩器3變?yōu)榧せ顮顟B(tài)，并輸出振蕩輸出B。
升壓電路4的輸入端連接在環(huán)形振蕩器3的輸出端，該振蕩輸出B被輸入到升壓電路4。升壓電路4是由電荷泵電路構(gòu)成。升壓電路4利用環(huán)形振蕩器3的輸出B使電源電壓VDD階梯式地升壓，作為電路的內(nèi)部電壓，輸出升壓電壓Vbt。
將該電路適用于準(zhǔn)SRAM時，升壓電路4的輸出端與準(zhǔn)SRAM的字解碼器相連接，升壓電壓Vbt被輸入給字解碼器。此時，升壓電壓Vbt的電平比電源電壓VDD高，例如是(VDD+1.5V)或(VDD+2V)。升壓電路4的輸出被反饋給電壓電平控制電路20。
更新定時產(chǎn)生電路7以一定時間間隔，產(chǎn)生用于更新存儲單元陣列2的存儲單元的更新信號和指定待更新的存儲單元的地址的更新地址。該一定時間間隔被規(guī)定在能保證數(shù)據(jù)保持的期間內(nèi)。產(chǎn)生更新信號的時間間隔如果在能保證數(shù)據(jù)保持的期間內(nèi)，可以不經(jīng)常保持一定。更新定時產(chǎn)生電路7的輸出端連接至“或”門9的第1輸入端，更新信號SR被輸入到第1輸入端。
反向偏壓產(chǎn)生電路18具有第1輸入端和第2輸入端。第1輸入端連接在升壓電路4的輸出端，接受升壓電壓Vbt的輸入，利用該升壓電壓Vbt，產(chǎn)生比接地電平低的反向偏壓電壓VBBG。反向偏壓電壓VBBG，例如可以是GND-1V。反向偏壓產(chǎn)生電路18的輸出端連接至需要施加反向偏壓電壓VBBG的區(qū)域，例如連接半導(dǎo)體基片，使半導(dǎo)體基片成為低于接地電平的反向偏壓電壓VBBG。
電平判定電路19的輸入端和連接了反向偏壓產(chǎn)生電路18的輸出端的區(qū)域相連接，例如和半導(dǎo)體基片相連接，檢測半導(dǎo)體基片的電位。電平判定電路19的輸出端連接至反向偏壓產(chǎn)生電路18的第2輸入端。電平判定電路19的輸出端連接至“或”門9的第2輸入端。
半導(dǎo)體基片的電位是比接地電平低的反向偏壓電壓VBBG，所以因泄漏產(chǎn)生時間變化。即半導(dǎo)體基片的電位慢慢上升。因此，電平判定電路19以一定時間間隔變?yōu)榧せ顮顟B(tài)，檢測半導(dǎo)體基片的電位，當(dāng)超過低于接地電平的預(yù)先規(guī)定的允許電位范圍的上限時，將判定結(jié)果C輸入給反向偏壓產(chǎn)生電路18，使反向偏壓產(chǎn)生電路18降低半導(dǎo)體基片的電位。該判定結(jié)果C同時也被輸入給“或”門9的第2輸入端，“或”門9取得來自電平判定電路19的判定結(jié)果C和來自更新定時產(chǎn)生電路7的更新信號的邏輯和(“或”)，將該結(jié)果作為邏輯和信號PL輸出，將該邏輯和信號PL輸入給電壓電平控制電路20。
因此，在需要更新動作時或需要使反向偏壓產(chǎn)生電路18為激活狀態(tài)時，電壓電平控制電路10變?yōu)榧せ顮顟B(tài)，由電壓電平控制電路20消耗電力，但在裝置處于等待狀態(tài)，并且不進(jìn)行更新動作時，而且反向偏壓產(chǎn)生電路18為非激活狀態(tài)時，電壓電平控制電路20變?yōu)榉羌せ顮顟B(tài)，抑制電壓電平控制電路20的電力消耗。
作為電壓電平控制電路20的電路構(gòu)成，可以適用圖7公開的電路構(gòu)成。即，僅在通電時、寫入/讀出時、以及在裝置工作狀態(tài)下和等待狀態(tài)下的更新動作時，使升壓電路4為激活狀態(tài)。在其他場合，即等待狀態(tài)下的非更新動作時，使升壓電路4為非激活狀態(tài)。其動作如前所述。
電平判定電路19可以適用已知的電路構(gòu)成。
反向偏壓產(chǎn)生電路18，作為1個實例，可以用圖16所示電路構(gòu)成來實現(xiàn)，但并不受此限定。
反向偏壓產(chǎn)生電路18的構(gòu)成是，用升壓電壓驅(qū)動傳輸晶體管的柵極的驅(qū)動電路。具體講，反向偏壓產(chǎn)生電路18的構(gòu)成包括預(yù)充電晶體管PT，傳輸晶體管TT，控制邏輯塊CLB，形成第1電流路徑P1的第1輸出驅(qū)動電路D1及第1容量C1，和形成第2電流路徑P2的第2輸出驅(qū)動電路D2及第2容量C2。
傳輸晶體管TT可以由p溝道MOS晶體管構(gòu)成。傳輸晶體管TT串聯(lián)連接在第2電流路徑P2和反向偏壓產(chǎn)生電路18的輸出端之間。傳輸晶體管TT的柵極通過第1電流路徑P1連接控制邏輯塊CLB。傳輸晶體管TT根據(jù)柵極G出現(xiàn)的電位控制其導(dǎo)通·關(guān)斷。
預(yù)充電晶體管PT可以由p溝道MOS晶體管構(gòu)成。預(yù)充電晶體管PT連接在地線和節(jié)點(diǎn)A之間。節(jié)點(diǎn)A是第2電流路徑P2和傳輸晶體管TT的接點(diǎn)。預(yù)充電晶體管PT的柵極連接控制邏輯塊CLB。
這里，第1輸出驅(qū)動電路D1是用連接在升壓電路的升壓電壓Vbt來驅(qū)動。第2輸出驅(qū)動電路D2是用電源電壓VDD來驅(qū)動。另外，根據(jù)情況，也可以用升壓電壓Vbt代替電源電壓VDD，來驅(qū)動第2輸出驅(qū)動電路D2。即在第1輸出驅(qū)動電路D1的驅(qū)動電壓比電源電壓VDD高，并且第2輸出驅(qū)動電路D2的驅(qū)動電壓在不超過第1輸出驅(qū)動電路D1的驅(qū)動電壓的范圍內(nèi)，是可以進(jìn)行設(shè)計變更的。
電源電壓VDD設(shè)定得低時，下面，例如以1.8V左右的低電源電壓為例，說明反向偏壓產(chǎn)生電路18的動作。
通過預(yù)充電晶體管PT將節(jié)點(diǎn)A預(yù)充電到接地電平即0V。之后，驅(qū)動第2輸出驅(qū)動電路D2，通過第2容量C2將節(jié)點(diǎn)A的電位降低到負(fù)電位。具體講，是降低到-1.8V左右。在該時點(diǎn)，節(jié)點(diǎn)G的電位是高電平，傳輸晶體管TT為關(guān)斷狀態(tài)。
然后，降低節(jié)點(diǎn)G的電位，使傳輸晶體管TT導(dǎo)通，通過傳輸晶體管TT將節(jié)點(diǎn)A的負(fù)電荷傳送給反向偏壓產(chǎn)生電路18的輸出VBBG。即，將輸出VBBG的電位下拉為負(fù)電位。這里，為了將負(fù)電荷充分傳送到輸出VBBG，傳輸晶體管TT充分導(dǎo)通是很重要的。
如果傳輸晶體管TT導(dǎo)通不充分，節(jié)點(diǎn)A的負(fù)電荷將不能充分傳送到輸出VBBG。使用低電源電壓時，傳輸晶體管TT的導(dǎo)通能力急劇降低，會引發(fā)上述問題。該問題會在利用1.8V左右的低電源電壓驅(qū)動第1輸出驅(qū)動電路D1及第1容量C1，降低了節(jié)點(diǎn)G的電位時產(chǎn)生。
但是，如前所述，第1輸出驅(qū)動電路D1及第1容量C1是用升壓電壓來驅(qū)動，所以傳輸晶體管TT的導(dǎo)通能力高，傳輸晶體管TT充分導(dǎo)通，因此節(jié)點(diǎn)A的負(fù)電荷能充分傳送到輸出VBBG。具體講，通過利用升壓電路將低電源電壓VDD＝1.8V僅升壓1.7V，用3.5V的升壓電壓驅(qū)動第1輸出驅(qū)動電路D1及第1容量C1，從而可以降低到節(jié)點(diǎn)G的電位-3.5V附近。
因此，通過用升壓電壓驅(qū)動傳輸晶體管TT的柵極的驅(qū)動電路，可以提高傳輸晶體管TT的導(dǎo)通能力，使反向偏壓產(chǎn)生電路18正常動作。
半導(dǎo)體基片的電位通過反向偏壓產(chǎn)生電路18被降低到反向偏壓電壓VBBG，所以更新動作的周期和超過低于接地電平的反向偏壓電壓VBBG允許電位范圍的上限之前的時間間隔比，其指令處理異常地短。
另外，電平判定電路19變?yōu)榧せ顮顟B(tài)的期間和升壓電路4變?yōu)榧せ顮顟B(tài)的期間，與更新動作的周期比，其指令處理異常地短。
所以，流經(jīng)適用本電路構(gòu)成的基片的基片電流的增加幾乎近似于零，可以忽略。
此外，上述實施方式均是涉及半導(dǎo)體存儲裝置的實施方式，但本發(fā)明并不限定于半導(dǎo)體存儲裝置，也可以適用于根據(jù)外部電壓生成內(nèi)部電壓，控制該內(nèi)部電壓的各種電子電路。
本發(fā)明并不限定于上述各實施方式的構(gòu)成，在不脫離本發(fā)明宗旨范圍內(nèi)，各種變形都是可行的。發(fā)明效果如上所述，根據(jù)本發(fā)明，對檢測并控制根據(jù)外部電源電壓產(chǎn)生的內(nèi)部電壓電平的電壓電平控制電路，僅在需要時將其激活，而在不需要時使其處于非激活狀態(tài)，所以能夠降低電壓電平控制電路的電力消耗。
另外，比現(xiàn)有半導(dǎo)體存儲裝置更能降低電力消耗，特別適合于適用了準(zhǔn)SRAM的場合。
即，對不接受來自系統(tǒng)側(cè)的控制，依靠半導(dǎo)體存儲裝置內(nèi)部自發(fā)進(jìn)行更新的半導(dǎo)體存儲裝置，特別，可以節(jié)省只進(jìn)行更新動作的等待狀態(tài)下的電壓電平控制電路的電力消耗。所以，最適用于準(zhǔn)SRAM等需進(jìn)行內(nèi)部更新的半導(dǎo)體存儲裝置。
權(quán)利要求
1.一種電壓電平控制電路，與根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平的內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，所述電壓電平控制電路包括比較電路，與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，至少根據(jù)1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平；和控制電路，與所述比較電路相連接，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
2.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述控制電路在內(nèi)部電壓電平產(chǎn)生電路為激活狀態(tài)時，使比較電路處于激活狀態(tài)，在內(nèi)部電壓電平產(chǎn)生電路為非激活狀態(tài)時，使比較電路處于非激活狀態(tài)。
3.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路或降壓電路。
4.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述比較電路由其數(shù)目與基準(zhǔn)電壓的數(shù)目相同的比較電路組成，該比較電路根據(jù)對應(yīng)的各基準(zhǔn)電壓來比較內(nèi)部電壓電平，控制電路由共同與各比較電路連接的1個控制電路組成，各比較電路通過1個控制電路共同被控制為激活狀態(tài)或非激活狀態(tài)。
5.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述控制電路包括邏輯門電路和鎖存電路，邏輯門電路的輸出端和鎖存電路的輸入端相連接，鎖存電路的控制端子與比較電路的輸出端相連接，根據(jù)邏輯門電路的輸出信號或比較電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
6.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述比較電路包括電流鏡差動放大器。
7.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述電壓電平控制電路還包括分壓電路，該分壓電路串聯(lián)連接在內(nèi)部電壓電平產(chǎn)生電路的輸出端和接地端子之間，分壓電路的輸出端連接至比較電路的輸入端，比較電路將內(nèi)部電壓電平的分壓電壓與基準(zhǔn)電壓進(jìn)行比較。
8.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述比較電路的輸入端與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，比較電路直接將內(nèi)部電壓電平和基準(zhǔn)電壓進(jìn)行比較。
9.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述至少1個基準(zhǔn)電壓由單一的基準(zhǔn)電壓組成，根據(jù)該單一的基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的下限，由此在內(nèi)部電壓電平達(dá)到允許范圍的下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
10.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述至少1個基準(zhǔn)電壓由單一的基準(zhǔn)電壓組成，根據(jù)該單一的基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限，由此在內(nèi)部電壓電平達(dá)到允許范圍的上限以上時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
11.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述至少1個基準(zhǔn)電壓由2個基準(zhǔn)電壓組成，根據(jù)該2個基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限和下限，由此在內(nèi)部電壓電平達(dá)到允許范圍的上限以上或下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
12.根據(jù)權(quán)利要求1所述的電壓電平控制電路，所述控制電路由邏輯門電路組成，邏輯門電路的輸出端連接至比較電路，與內(nèi)部電壓電平產(chǎn)生電路的激活狀態(tài)或非激活狀態(tài)無關(guān)，僅根據(jù)邏輯門電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
13.一種電壓電平控制電路，與根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平的內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，檢測內(nèi)部電壓電平，根據(jù)從外部輸入的至少1個基準(zhǔn)電壓進(jìn)行控制，電壓電平控制電路包括將該電壓電平控制電路控制為激活狀態(tài)或非激活狀態(tài)的控制電路。
14.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述電壓電平控制電路還包括比較電路，使該比較電路的輸入端與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，從而根據(jù)所述至少1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平，把用于將內(nèi)部電壓電平產(chǎn)生電路控制為激活狀態(tài)或非激活狀態(tài)的內(nèi)部電壓電平產(chǎn)生電路控制信號，從比較電路的輸出端輸出，所述控制電路與該比較電路相連接，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
15.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述控制電路在內(nèi)部電壓電平產(chǎn)生電路為激活狀態(tài)時，使比較電路處于激活狀態(tài)，在內(nèi)部電壓電平產(chǎn)生電路為非激活狀態(tài)時，使比較電路處于非激活狀態(tài)。
16.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路或降壓電路。
17.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述比較電路由其數(shù)目和基準(zhǔn)電壓的數(shù)目相同的比較電路組成，該比較電路根據(jù)對應(yīng)的各基準(zhǔn)電壓來比較內(nèi)部電壓電平，控制電路由共同與各比較電路連接的1個控制電路組成，各比較電路通過1個控制電路共同地被控制為激活狀態(tài)或非激活狀態(tài)。
18.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述控制電路包括邏輯門電路和鎖存電路，邏輯門電路的輸出端和鎖存電路的輸入端相連接，鎖存電路的控制端子與比較電路的輸出端相連接。
19.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述比較電路包括電流鏡差動放大器。
20.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述電壓電平控制電路還包括分壓電路，該分壓電路串聯(lián)連接在內(nèi)部電壓電平產(chǎn)生電路的輸出端和接地端子之間，分壓電路的輸出端連接至比較電路的輸入端，比較電路將內(nèi)部電壓電平的分壓電壓和基準(zhǔn)電壓進(jìn)行比較。
21.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述比較電路的輸入端直接與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，比較電路直接將內(nèi)部電壓電平和基準(zhǔn)電壓進(jìn)行比較。
22.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述至少1個基準(zhǔn)電壓由單一的基準(zhǔn)電壓組成，根據(jù)該單一的基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的下限，在內(nèi)部電壓電平達(dá)到允許范圍的下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
23.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述至少1個基準(zhǔn)電壓由單一的基準(zhǔn)電壓組成，根據(jù)該單一的基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
24.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述至少1個基準(zhǔn)電壓由2個基準(zhǔn)電壓組成，根據(jù)該2個基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限和下限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上或下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
25.根據(jù)權(quán)利要求13所述的電壓電平控制電路，所述控制電路由邏輯門電路組成，邏輯門電路的輸出端連接至比較電路，與內(nèi)部電壓電平產(chǎn)生電路的激活狀態(tài)和非激活狀態(tài)無關(guān)，僅根據(jù)邏輯門電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
26.一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，所述電壓電平控制電路包括比較電路，與內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，根據(jù)至少1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平；和控制電路，與該比較電路相連接，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
27.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述半導(dǎo)體存儲裝置還包括更新信號產(chǎn)生電路，自發(fā)產(chǎn)生用于進(jìn)行存儲單元的更新動作的更新信號，該更新信號產(chǎn)生電路的輸出端與所述電壓電平控制電路的控制電路相連接，從而接受更新信號的輸入，所述電壓電平控制電路的控制電路使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。
28.根據(jù)權(quán)利要求27所述的半導(dǎo)體存儲裝置，所述電壓電平控制電路的控制電路包括邏輯門電路，該邏輯門電路的多個輸入的第1輸入端與更新信號產(chǎn)生電路的輸出端連接。
29.根據(jù)權(quán)利要求28所述的半導(dǎo)體存儲裝置，所述半導(dǎo)體存儲裝置還包括行使能信號產(chǎn)生電路，產(chǎn)生在除更新動作期間以外用于使字線激活的行使能信號，該行使能信號產(chǎn)生電路的輸出端連接至所述邏輯門電路的第2輸入端，在所述更新信號和行使能信號的至少一方被輸入到邏輯門電路時，控制電路使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。
30.根據(jù)權(quán)利要求29所述的半導(dǎo)體存儲裝置，所述行使能信號產(chǎn)生電路僅在激活行使能信號的時刻前的一定時間產(chǎn)生脈沖信號，將該脈沖信號輸入到邏輯門電路，由此所述電壓電平控制電路的控制電路使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，同時使內(nèi)部電壓電平產(chǎn)生電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)，所述內(nèi)部電壓電平在達(dá)到根據(jù)所述至少1個基準(zhǔn)電壓提供的允許電壓電平范圍后，所述電壓電平控制電路的控制電路使比較電路由激活狀態(tài)轉(zhuǎn)為非激活狀態(tài)。
31.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述半導(dǎo)體存儲裝置為激活狀態(tài)時，所述控制電路總是將比較電路維持在激活狀態(tài)，所述半導(dǎo)體存儲裝置為等待狀態(tài)時，所述控制電路根據(jù)控制信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
32.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述半導(dǎo)體存儲裝置還包括反向偏壓產(chǎn)生電路，與內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，根據(jù)內(nèi)部電壓電平而產(chǎn)生電平低于接地電平的反向偏壓電壓，向半導(dǎo)體存儲裝置的特定半導(dǎo)體區(qū)域提供反向偏壓電壓；和反向偏壓電平判定電路，與所述特定半導(dǎo)體區(qū)域相連接，判定特定半導(dǎo)體區(qū)域的電位，反向偏壓電平判定電路在反向偏壓電壓的電平超過預(yù)先規(guī)定的允許范圍時，激活反向偏壓電平判定結(jié)果信號，反向偏壓電平判定電路的輸出端連接至邏輯門電路的第2輸入端，在所述更新信號和已被激活的反向偏壓電平判定結(jié)果信號的至少一方被輸入到邏輯門電路時，控制電路使比較電路由非激活狀態(tài)轉(zhuǎn)為激活狀態(tài)。
33.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述電壓電平控制電路的控制電路還包括鎖存電路，鎖存電路的輸入端與所述邏輯門電路的輸出端相連接，鎖存電路的控制端子與所述電壓電平控制電路的輸出端相連接。
34.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述控制電路在內(nèi)部電壓電平產(chǎn)生電路為激活狀態(tài)時，使比較電路處于激活狀態(tài)，在內(nèi)部電壓電平產(chǎn)生電路為非激活狀態(tài)時，使比較電路處于非激活狀態(tài)。
35.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路或降壓電路。
36.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述比較電路由其數(shù)目與基準(zhǔn)電壓的數(shù)目相同的比較電路組成，該比較電路根據(jù)對應(yīng)的各基準(zhǔn)電壓來比較內(nèi)部電壓電平，控制電路由共同與各比較電路連接的1個控制電路組成，各比較電路通過1個控制電路共同地被控制為激活狀態(tài)或非激活狀態(tài)。
37.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述控制電路包括邏輯門電路和鎖存電路，邏輯門電路的輸出端和鎖存電路的輸入端相連接，鎖存電路的控制端子與比較電路的輸出端相連接。
38.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述比較電路包括電流鏡差動放大器。
39.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述電壓電平控制電路還包括分壓電路，該分壓電路串聯(lián)連接在內(nèi)部電壓電平產(chǎn)生電路的輸出端和接地端子之間，分壓電路的輸出端連接至比較電路的輸入端，比較電路將內(nèi)部電壓電平的分壓電壓與基準(zhǔn)電壓進(jìn)行比較。
40.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述比較電路的輸入端直接與內(nèi)部電壓電平產(chǎn)生電路的輸出端連接，比較電路直接將內(nèi)部電壓電平與基準(zhǔn)電壓進(jìn)行比較。
41.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述至少1個基準(zhǔn)電壓由單一的基準(zhǔn)電壓組成，根據(jù)該單一的基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的下限，在內(nèi)部電壓電平達(dá)到允許范圍的下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
42.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述至少1個基準(zhǔn)電壓由單一的基準(zhǔn)電壓組成，根據(jù)該單一的基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
43.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述至少1個基準(zhǔn)電壓由2個基準(zhǔn)電壓組成，根據(jù)該2個基準(zhǔn)電壓來確定內(nèi)部電壓電平的允許范圍的上限和下限，在內(nèi)部電壓電平達(dá)到允許范圍的上限以上或下限以下時，使電壓電平控制電路的輸出信號處于激活狀態(tài)，以激活內(nèi)部電壓電平產(chǎn)生電路。
44.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲裝置，所述控制電路由邏輯門電路組成，邏輯門電路的輸出端連接至比較電路，與內(nèi)部電壓電平產(chǎn)生電路處于激活狀態(tài)和非激活狀態(tài)無關(guān)，僅根據(jù)邏輯門電路的輸出信號，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
45.根據(jù)權(quán)利要求44所述的半導(dǎo)體存儲裝置，所述邏輯門電路的輸出信號是具有預(yù)先規(guī)定的脈寬的脈沖信號，在比較電路轉(zhuǎn)為激活狀態(tài)起，經(jīng)過相當(dāng)于脈寬的時間后，與內(nèi)部電壓電平產(chǎn)生電路處于激活狀態(tài)和非激活狀態(tài)無關(guān)，比較電路轉(zhuǎn)為非激活狀態(tài)。
46.一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，所述電壓電平控制電路包括控制電路，將該電壓電平控制電路控制為激活狀態(tài)或非激活狀態(tài)。
47.根據(jù)權(quán)利要求46所述的半導(dǎo)體存儲裝置，所述電壓電平控制電路還包括比較電路，將該比較電路的輸入端與內(nèi)部電壓電平產(chǎn)生電路的輸出端相連接，從而根據(jù)所述至少1個基準(zhǔn)電壓來比較所述內(nèi)部電壓電平，把用于將內(nèi)部電壓電平產(chǎn)生電路控制為激活狀態(tài)或非激活狀態(tài)的內(nèi)部電壓電平產(chǎn)生電路控制信號，從比較電路的輸出端輸出，所述控制電路與該比較電路相連接，將比較電路控制為激活狀態(tài)或非激活狀態(tài)。
48.一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，所述電壓電平控制電路響應(yīng)所述字線的激活信號并激活，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時非激活。
49.根據(jù)權(quán)利要求48所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
50.根據(jù)權(quán)利要求48所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
51.根據(jù)權(quán)利要求48所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路。
52.根據(jù)權(quán)利要求48所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是降壓電路。
53.一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，所述電壓電平控制電路在所述字線的激活信號的上升時刻的規(guī)定時間前激活，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時非激活。
54.根據(jù)權(quán)利要求53所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
55.根據(jù)權(quán)利要求53所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
56.根據(jù)權(quán)利要求53所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路。
57.根據(jù)權(quán)利要求53所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是降壓電路。
58.一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路響應(yīng)所述字線的激活信號并激活，僅在已經(jīng)過規(guī)定時間時非激活。
59.根據(jù)權(quán)利要求58所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
60.根據(jù)權(quán)利要求58所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
61.根據(jù)權(quán)利要求58所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路。
62.根據(jù)權(quán)利要求58所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是降壓電路。
63.一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；更新信號產(chǎn)生電路，產(chǎn)生用于控制更新動作的更新信號；內(nèi)部電壓電平產(chǎn)生電路，與所述多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路響應(yīng)所述更新信號激活及非激活。
64.根據(jù)權(quán)利要求63所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
65.根據(jù)權(quán)利要求63所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
66.根據(jù)權(quán)利要求63所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路。
67.根據(jù)權(quán)利要求63所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是降壓電路。
68.一種半導(dǎo)體存儲裝置，包括具有多條字線的存儲單元陣列區(qū)；內(nèi)部電壓電平產(chǎn)生電路，與該多條字線相連接，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平，向字線提供該內(nèi)部電壓電平；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，在所述半導(dǎo)體存儲裝置為等待狀態(tài)時，所述電壓電平控制電路響應(yīng)所述字線的激活信號并激活，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時非激活，在所述半導(dǎo)體存儲裝置為激活狀態(tài)時經(jīng)常激活。
69.根據(jù)權(quán)利要求68所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
70.根據(jù)權(quán)利要求68所述的半導(dǎo)體存儲裝置，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
71.根據(jù)權(quán)利要求68所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路。
72.根據(jù)權(quán)利要求68所述的半導(dǎo)體存儲裝置，所述內(nèi)部電壓電平產(chǎn)生電路是降壓電路。
73.一種半導(dǎo)體裝置，包括內(nèi)部電壓電平產(chǎn)生電路，根據(jù)外部電源電壓產(chǎn)生內(nèi)部電壓電平；內(nèi)部電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，接受內(nèi)部電壓電平的供給；和電壓電平控制電路，與該內(nèi)部電壓電平產(chǎn)生電路相連接，檢測并控制內(nèi)部電壓電平，其特征在于，所述電壓電平控制電路響應(yīng)所述內(nèi)部電路的激活信號的上升沿并激活，在提供給所述內(nèi)部電路的內(nèi)部電壓電平達(dá)到允許電壓電平，并且所述內(nèi)部電路的激活信號關(guān)斷時非激活。
74.根據(jù)權(quán)利要求73所述的半導(dǎo)體裝置，所述電壓電平控制電路將所述電壓電平控制為等于預(yù)先設(shè)定的基準(zhǔn)值。
75.根據(jù)權(quán)利要求73所述的半導(dǎo)體裝置，所述內(nèi)部電壓電平產(chǎn)生電路是升壓電路。
76.根據(jù)權(quán)利要求73所述的半導(dǎo)體裝置，所述內(nèi)部電壓電平產(chǎn)生電路是降壓電路。
77.一種反向偏壓產(chǎn)生電路，至少包括傳輸晶體管，和驅(qū)動該傳輸晶體管的柵極的第1驅(qū)動電路，其特征在于，所述第1驅(qū)動電路通過升壓電壓進(jìn)行驅(qū)動。
78.根據(jù)權(quán)利要求77所述的反向偏壓產(chǎn)生電路，所述反向偏壓產(chǎn)生電路由控制邏輯塊；設(shè)置在第1電流路徑上的第1驅(qū)動電路；設(shè)置在第2電流路徑上的第2驅(qū)動電路；通過第2驅(qū)動電路和第1節(jié)點(diǎn)串聯(lián)連接，其柵極和第1驅(qū)動電路相連接的傳輸晶體管；和連接在第1節(jié)點(diǎn)和地線之間，其柵極連接控制邏輯塊的預(yù)充電晶體管組成，驅(qū)動所述傳輸晶體管的柵極的所述第1驅(qū)動電路由升壓電壓進(jìn)行驅(qū)動，所述第2驅(qū)動電路由電源電壓進(jìn)行驅(qū)動。
79.一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的內(nèi)部電壓電平，其特征在于，激活電壓電平控制電路后，所述內(nèi)部電壓電平達(dá)到允許電壓電平范圍時，使所述內(nèi)部電壓電平控制電路非激活。
80.根據(jù)權(quán)利要求79所述的控制方法，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
81.根據(jù)權(quán)利要求79所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓升壓后的電壓電平。
82.根據(jù)權(quán)利要求79所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓降壓后的電壓電平。
83.根據(jù)權(quán)利要求79所述的控制方法，所述內(nèi)部電壓電平是提供給半導(dǎo)體存儲裝置的字線的電壓電平，所述控制信號是所述字線的激活信號。
84.根據(jù)權(quán)利要求79所述的控制方法，所述半導(dǎo)體存儲裝置是具有需要更新動作的存儲單元的半導(dǎo)體存儲裝置，所述字線的激活信號是控制用于更新半導(dǎo)體存儲裝置的存儲單元的更新動作的信號，在所述內(nèi)部電壓電平達(dá)到所述允許電壓電平范圍的上限值以上時，使所述內(nèi)部電壓電平控制電路非激活。
85.一種半導(dǎo)體存儲裝置的電壓電平控制方法，具有檢測并控制根據(jù)外部電源電壓產(chǎn)生并供給字線的電壓電平的電壓電平控制電路，其特征在于，響應(yīng)所述字線的激活信號，激活所述電壓電平控制電路，在提供給所述字線的電壓電平達(dá)到允許電壓電平范圍時，使所述電壓電平控制電路非激活。
86.根據(jù)權(quán)利要求85所述的控制方法，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
87.根據(jù)權(quán)利要求85所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓升壓后的電壓電平。
88.根據(jù)權(quán)利要求85所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓降壓后的電壓電平。
89.一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，在所述字線的激活信號的激活時刻的規(guī)定時間前，激活所述內(nèi)部電壓電平控制電路，在提供給所述字線的內(nèi)部電壓電平達(dá)到允許電壓電平范圍時，使所述電壓電平控制電路非激活。
90.根據(jù)權(quán)利要求89所述的控制方法，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
91.根據(jù)權(quán)利要求89所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓升壓后的電壓電平。
92.根據(jù)權(quán)利要求89所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓降壓后的電壓電平。
93.一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，響應(yīng)所述字線的激活信號，激活所述內(nèi)部電壓電平控制電路，僅在已經(jīng)過規(guī)定時間時，使所述電壓電平控制電路非激活。
94.根據(jù)權(quán)利要求93所述的控制方法，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
95.根據(jù)權(quán)利要求93所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓升壓后的電壓電平。
96.根據(jù)權(quán)利要求93所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓降壓后的電壓電平。
97.一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的、供給具有需要更新動作的存儲單元的半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，響應(yīng)控制更新動作的信號，進(jìn)行所述電壓電平控制電路的激活和非激活。
98.一種控制方法，根據(jù)控制信號控制內(nèi)部電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給半導(dǎo)體存儲裝置的字線的內(nèi)部電壓電平，其特征在于，在半導(dǎo)體存儲裝置為等待狀態(tài)時，響應(yīng)所述字線的激活信號，激活所述電壓電平控制電路，在提供給所述字線的電壓電平達(dá)到允許電壓電平范圍時，使所述電壓電平控制電路非激活，在半導(dǎo)體存儲裝置為激活狀態(tài)時，使所述電壓電平控制電路經(jīng)常維持在激活狀態(tài)。
99.根據(jù)權(quán)利要求98所述的控制方法，所述允許電壓電平范圍由預(yù)先設(shè)定的第1基準(zhǔn)值和第2基準(zhǔn)值來規(guī)定。
100.根據(jù)權(quán)利要求98所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓升壓后的電壓電平。
101.根據(jù)權(quán)利要求98所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓降壓后的電壓電平。
102.一種控制方法，根據(jù)控制信號控制電壓電平控制電路的激活狀態(tài)和非激活狀態(tài)，該電路用于檢測并控制根據(jù)外部電源電壓產(chǎn)生的供給內(nèi)部電路的內(nèi)部電壓電平，其特征在于，響應(yīng)用于激活所述內(nèi)部電路的激活信號，激活所述電壓電平控制電路，在提供給所述內(nèi)部電路的內(nèi)部電壓電平達(dá)到允許電壓電平范圍，并且所述內(nèi)部電路的激活信號關(guān)斷時，使所述電壓電平控制電路非激活。
103.根據(jù)權(quán)利要求102所述的控制方法，所述電壓電平控制電路將所述內(nèi)部電壓電平控制為等于預(yù)先設(shè)定的基準(zhǔn)值。
104.根據(jù)權(quán)利要求102所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓升壓后的電壓電平。
105.根據(jù)權(quán)利要求102所述的控制方法，所述內(nèi)部電壓電平是將外部電源電壓降壓后的電壓電平。
全文摘要
提供一種降低消耗電力的電壓電平控制電路及控制方法。信號A為“L”，從電壓電平控制電路的外部輸入的信號PL為“H”時，從鎖存器(11)輸出的鎖存信號La為“H”，N·MOSFET(14，17，24)導(dǎo)通。這樣，采用電阻(12，13)的分壓電路、電流鏡差動放大器(20，27)為有源狀態(tài)，作為控制升壓電壓Vbt(字線驅(qū)動電壓)的信號A，輸出“H”。升壓電壓Vbt上升并達(dá)到基準(zhǔn)電壓Vref2時，電壓V2為“H”，從而使信號A為“L”。信號A為“L”時，鎖存器(11)變?yōu)橥ㄟ^，此時，因為信號PL為“L”，所以從鎖存器(11)輸出的鎖存信號La為“L”，N·MOSFET(14，17，24)關(guān)斷。這樣，在不需要的時間段，使N·MOSFET(14，17，24)關(guān)斷，以節(jié)省電力。
文檔編號G11C8/08GK1466764SQ01816268
公開日2004年1月7日 申請日期2001年7月24日 優(yōu)先權(quán)日2000年7月25日
發(fā)明者高橋弘行, 中川敦 申請人:恩益禧電子股份有限公司