一種跨電壓域的電平轉(zhuǎn)移電路的制作方法
【專利摘要】本發(fā)明公開了一種跨電壓域的電平轉(zhuǎn)移電路，屬于電子電路【技術(shù)領(lǐng)域】。通過增加了2個(gè)構(gòu)成相互耦合的正反饋結(jié)構(gòu)的NMOS晶體管，當(dāng)輸入端信號供電電源被關(guān)斷時(shí)，避免了電平轉(zhuǎn)移電路中出現(xiàn)電壓浮空節(jié)點(diǎn)導(dǎo)致輸出信號的狀態(tài)發(fā)生翻轉(zhuǎn)；通過引入控制信號和邏輯門模塊，能夠可靠的實(shí)現(xiàn)當(dāng)輸入端信號供電電源被關(guān)斷后再次重新啟動時(shí)跨電壓域的信號傳送和鎖定，提高了電平轉(zhuǎn)移的穩(wěn)定可靠性。
【專利說明】一種跨電壓域的電平轉(zhuǎn)移電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電子電路領(lǐng)域，尤其涉及一種跨電壓域的電平轉(zhuǎn)移電路。
【背景技術(shù)】
[0002]在混合信號設(shè)計(jì)中，一個(gè)常見的問題就是如何處理數(shù)字信號域和模擬信號域間的信號傳遞。這之所以成為一個(gè)問題，關(guān)鍵在于數(shù)字信號域和模擬信號域通常連接到不同的電源電壓源，所以首先需要處理的就是不同電壓域間信號傳遞時(shí)的電平轉(zhuǎn)移問題。以數(shù)字信號域--> 模擬信號域?yàn)槔瑐鹘y(tǒng)的電平轉(zhuǎn)移電路如下圖1所示，圖1中VDDD表示數(shù)字信號域的供電電源電壓信號，VDDA表示模擬信號域的供電電源電壓信號，數(shù)字信號域的輸入信號INPUT經(jīng)由該電平轉(zhuǎn)移電路后信號擺幅發(fā)生改變，將轉(zhuǎn)換成為模擬信號域的信號OUTPUT作為輸出。該電平轉(zhuǎn)移電路有一個(gè)明顯的問題是當(dāng)系統(tǒng)出于某種應(yīng)用要求需要關(guān)掉數(shù)字信號域的供電電源電壓VDDD時(shí)，圖1中的2只NMOS晶體管麗I和麗2的柵極就會因?yàn)槭テ秒妷憾幱陉P(guān)斷狀態(tài)；此時(shí)，模擬信號域的供電電壓VDDA仍然存在，假定VDDD關(guān)閉過程中輸出信號OUTPUT的 狀態(tài)不會發(fā)生變化，但由于麗I和麗2處于關(guān)斷狀態(tài)，故晶體管MPl和MP2的漏端到地都處于高阻狀態(tài)。由于晶體管都存在關(guān)斷漏電流，且此電流隨溫度升高而迅速增加，所以一旦MPUMNl支路和MP2、MN2支路間出現(xiàn)某種擾動失去原有偏置的平衡狀態(tài)就會出現(xiàn)麗I和MP1，以及麗2和MP2之間連接節(jié)點(diǎn)可能存在的浮空狀態(tài)電壓，從而導(dǎo)致該電路輸出信號OUTPUT的狀態(tài)發(fā)生翻轉(zhuǎn)。同理，當(dāng)信號從模擬信號域一> 數(shù)字信號域時(shí)也存在同樣的問題。即當(dāng)信號輸入端的供電電源被關(guān)斷時(shí)，會導(dǎo)致輸出信號OUTPUT的狀態(tài)發(fā)生翻轉(zhuǎn)。此外，當(dāng)信號輸入端的供電電源重新上電時(shí)，電平轉(zhuǎn)移電路輸出端信號可靠性也會變差。

【發(fā)明內(nèi)容】

[0003]有鑒于此，本發(fā)明要解決的技術(shù)問題是提供一種更為可靠的跨電壓域信號傳送和保持的電平轉(zhuǎn)移電路，以解決電壓信號在跨數(shù)字域和模擬域傳輸過程中，一旦遇到發(fā)送端所在域電壓的供電電源被關(guān)斷出現(xiàn)電壓浮空節(jié)點(diǎn)導(dǎo)致輸出信號OUTPUT的狀態(tài)發(fā)生翻轉(zhuǎn)，以及發(fā)送端所在域電壓重新上電時(shí)會出現(xiàn)電平轉(zhuǎn)移電路輸出端信號可靠性變差的問題。
[0004]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案如下:
[0005]本發(fā)明提供的一種跨電壓域的電平轉(zhuǎn)移電路包括:反相器INV1、2個(gè)N型晶體管MNl和MN2、2個(gè)P型晶體管MPl和MP2，其中:
[0006]反相器INV1，輸入端接輸入信號INPUT，電源端接輸入電壓域的供電電源，接地端接地，輸出端接N型晶體管麗I的柵端；
[0007]N型晶體管麗1，柵端接反相器INVl的輸出端，漏端接P型晶體管MPl的漏端以及P型晶體管MP2的柵端，接地端接地；
[0008]N型晶體管麗2，柵端接輸入信號INPUT，漏端接P型晶體管MPI的柵端和P型晶體管MP2漏端，接地端接地；[0009]P型晶體管MPl，源端接輸出電壓域的供電電源、柵端接N型晶體管麗2的漏端，漏端接輸出信號OUTPUT ；
[0010]P型晶體管MP2，源端接輸出電壓域的供電電源、柵端接輸出信號OUTPUT，漏端N型晶體管麗2的漏端；
[0011]該電路還包括2個(gè)N型晶體管麗3和MN4，其中:
[0012]N型晶體管麗3，漏端接N型晶體管麗I的漏端、N型晶體管MN4的柵端、P型晶體管MPl的漏端以及P型晶體管MP2的柵端，柵端接N型晶體管麗2的漏端、N型晶體管MN4的漏端以及P型晶體管MP2的漏端和P型晶體管MPl的柵端，接地端接地；
[0013]N型晶體管MN4，柵端接N型晶體管麗I和N型晶體管麗3的漏端，漏端接N型晶體管麗3的柵端、N型晶體管麗2的漏端以及P型晶體管MPl的柵端和P型晶體管MP2漏端，接地端接地。
[0014]優(yōu)選地，該電路還包括:邏輯門模塊，輸入端連接輸出信號OUTPUT和控制信號INI_D0NE，輸出端輸出最終輸出信號OUT。
[0015]優(yōu)選地，邏輯門模塊為與邏輯門。
[0016]優(yōu)選地，與邏輯門之后還串聯(lián)一個(gè)反相器。
[0017]優(yōu)選地，所述控制信號INI_D0NE為輸入端信號產(chǎn)生模塊初始化完成的標(biāo)識。
[0018]優(yōu)選地，，所述控制信號INI_D0NE為輸入端供電電源成功建立的標(biāo)識。
[0019]本發(fā)明實(shí)施例的跨電壓域的電平轉(zhuǎn)移電路，通過增加了 2個(gè)構(gòu)成相互耦合的正反饋結(jié)構(gòu)的NMOS晶體管，當(dāng)輸入端信號供電電源被關(guān)斷時(shí)，避免了電平轉(zhuǎn)移電路中出現(xiàn)電壓浮空節(jié)點(diǎn)導(dǎo)致的輸出信號OUTPUT的狀態(tài)發(fā)生翻轉(zhuǎn)；通過引入控制信號和一個(gè)邏輯門模塊，能夠可靠的實(shí)現(xiàn)當(dāng)輸入端信號供電電源被關(guān)斷并再次重新啟動時(shí)跨電壓域的信號傳送和鎖定，更提高了電平轉(zhuǎn)移的穩(wěn)定可靠性。
【專利附圖】

【附圖說明】
[0020]圖1為本發(fā)明相關(guān)技術(shù)提供的一種的電平轉(zhuǎn)移電路的結(jié)構(gòu)圖。
[0021]圖2為本發(fā)明實(shí)施例一提供的一種跨電壓域的電平轉(zhuǎn)移電路的結(jié)構(gòu)圖。
[0022]圖3為本發(fā)明實(shí)施例一提供的一種數(shù)字域電源電壓從關(guān)斷到再次完成上電初始化的信號時(shí)序圖。
[0023]圖4為本發(fā)明優(yōu)選實(shí)施例二提供的另一種跨電壓域的電平轉(zhuǎn)移電路的結(jié)構(gòu)圖。
[0024]圖5為本發(fā)明優(yōu)選實(shí)施例三提供的又一種跨電壓域的電平轉(zhuǎn)移電路的結(jié)構(gòu)圖。
[0025]圖6為本發(fā)明優(yōu)選實(shí)施例二和三中輸入端電源電壓從關(guān)斷到再次完成上電初始化的信號時(shí)序圖。
【具體實(shí)施方式】
[0026]為了使本發(fā)明所要解決的技術(shù)問題、技術(shù)方案及有益效果更加清楚、明白，以下結(jié)合附圖和實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0027]為了便于理解和描述，后面的實(shí)施例中按如下約定進(jìn)行:電平轉(zhuǎn)移電路的輸入信號INPUT位于數(shù)字信號域，其供電電源電壓為VDDD ;電平轉(zhuǎn)移電路的輸出信號OUT以及中間電路輸出信號OUTPUT均位于模擬信號域，其供電電源電壓為VDDA。輸入信號INPUT穿越不同信號域時(shí)遇到VDDD先關(guān)斷，然后再次啟動上電的情況，且此過程中VDDA —直保持穩(wěn)定。
[0028]實(shí)施例一
[0029]如圖2為所示本發(fā)明實(shí)施例提供的一種跨電壓域的電平轉(zhuǎn)移電路的結(jié)構(gòu)圖，該電路包括:反相器INV1、4個(gè)N型晶體管麗1、麗2、麗3和MN4、2個(gè)P型晶體管MPl和MP2，其中:
[0030]反相器INVl，輸入端接輸入信號INPUT，電源端接數(shù)字域的供電電源電壓VDDD，接地端接地，輸出端接N型晶體管麗I的柵端；
[0031 ] N型晶體管麗I，柵端接反相器INVl的輸出端，漏端接N型晶體管麗3的漏端、N型晶體管MN4的柵端、P型晶體管MPl的漏端以及P型晶體管MP2的柵端，接地端接地；
[0032]N型晶體管麗3，漏端接N型晶體管麗I的漏端、N型晶體管MN4的柵端、P型晶體管MPl的漏端以及P型晶體管MP2的柵端，柵端接N型晶體管麗2的漏端、N型晶體管MN4的漏端以及P型晶體管MP2的漏端和P型晶體管MPl的柵端，接地端接地；
[0033]N型晶體管麗2，柵端接輸入信號INPUT，漏端接N型晶體管麗3的柵端、N型晶體管MN4的漏端以及P型晶體管MPl的柵端和P型晶體管MP2漏端，接地端接地；
[0034]N型晶體管MN4，柵端接N型晶體管麗I和N型晶體管麗3的漏端，漏端接N型晶體管麗3的柵端、N型晶體管麗2的漏端以及P型晶體管MPl的柵端和P型晶體管MP2漏端，接地端接地；
[0035]P型晶體管MPl，源端接模擬域的供電電源電壓VDDA、柵端接N型晶體管麗2的漏端，漏端接輸出信號OUTPUT ；
[0036]P型晶體管MP2，源端接模擬域的供電電源電壓VDDA、柵端接輸出信號OUTPUT，漏端N型晶體管麗2的漏端。
[0037]本實(shí)施例提供的跨電壓域的電平轉(zhuǎn)移電路，相對于圖1的電平轉(zhuǎn)移電路來說，增加了 2個(gè)NMOS晶體管MN3和MN4。由于MN3和MN4構(gòu)成相互耦合的正反饋結(jié)構(gòu)，當(dāng)系統(tǒng)出于某種應(yīng)用要求需要關(guān)掉數(shù)字信號域的供電電源電壓VDDD時(shí)，NMOS晶體管麗I和麗2的柵極就會因?yàn)槭テ秒妷憾幱陉P(guān)斷狀態(tài)；但此時(shí)MN3和MN4中必定有一只晶體管處于線性導(dǎo)通狀態(tài)，所以晶體管MP1、MP2、MN1和MN2都處于確定的穩(wěn)定偏置狀態(tài)，從而避免了電平轉(zhuǎn)移電路中出現(xiàn)電壓浮空節(jié)點(diǎn)，更加穩(wěn)定可靠。
[0038]實(shí)施例二
[0039]在應(yīng)用系統(tǒng)中一種常見的情形是模擬域電源電壓不會關(guān)斷，但出于節(jié)省功耗的目的數(shù)字域電源電壓會暫時(shí)關(guān)斷。然后在外部中斷的喚醒下，數(shù)字域電源電壓重新啟動，并在其穩(wěn)定建立后對其供電模塊進(jìn)行初始化，重新設(shè)定各輸出信號電平。如圖3所示為實(shí)施例一提供的一種數(shù)字域電源電壓從關(guān)斷到再次完成上電初始化相關(guān)時(shí)序圖，圖中:
[0040]VDDA為模擬信號域的供電電源電壓，在圖示的整個(gè)時(shí)序過程中其一直保持穩(wěn)定狀態(tài)；VDDD為數(shù)字信號域的供電電源電壓。
[0041]在tl時(shí)刻，信號“數(shù)字域電源電壓關(guān)斷信號”由低電平變高電平，關(guān)斷使能有效，所以VDDD開始下降，并在時(shí)刻t2下降到地電平。
[0042]t3時(shí)刻，信號“數(shù)字域電源電壓喚醒中斷信號”由低電平跳變?yōu)楦唠娖?，即喚醒使能有效，在清除掉“?shù)字域電源電壓關(guān)斷信號”高電平狀態(tài)之后，VDDD開始從地電平上升，并在時(shí)刻t4上升到tl時(shí)刻的電平水平。
[0043]t4時(shí)刻后電路開始進(jìn)行數(shù)字域部分的初始化動作，并于t5時(shí)刻完成該初始化，那么信號“數(shù)字域電源電壓喚醒中斷信號”隨即被清除掉高電平使能有效狀態(tài)，跳變?yōu)榈碗娖?br> 并一直保持。
[0044]當(dāng)數(shù)字域電源電壓VDDD被關(guān)斷后，直到再次啟動上電之前，圖2所示的電平轉(zhuǎn)移電路中的麗1、麗2、麗3和MN4的狀態(tài)不會發(fā)生改變，所以其模擬信號域的輸出信號OUTPUT也是可靠的。但當(dāng)考慮VDDD再次上電建立過程時(shí)，就有可能發(fā)生不可預(yù)知的結(jié)果。其原因在于，VDDD逐步建立時(shí)必定有一段時(shí)間在晶體管MNl和MN2的柵極會同時(shí)出現(xiàn)一個(gè)晶體管閾值相當(dāng)?shù)碾妷好}沖，即MNl和MN2有可能同時(shí)被導(dǎo)通。一旦這種情況出現(xiàn)，那么截至到數(shù)字域部分上電初始化完成之前的這段時(shí)間內(nèi)電路輸出信號OUTPUT就變得不可靠了，如圖3中網(wǎng)狀部分所示。一般而言，VDDD上電建立速度越慢，這種問題也就越嚴(yán)重。
[0045]為此，本發(fā)明實(shí)施例在實(shí)施例一的基礎(chǔ)之上，對圖2所示改進(jìn)結(jié)構(gòu)的電平轉(zhuǎn)移電路進(jìn)一步提出了跨電壓域信號傳送和保持方案。請參閱圖4，在圖2的輸出端連接一個(gè)邏輯門模塊，該邏輯門模塊的輸入端連接輸出信號OUTPUT和一個(gè)控制信號INI_D0NE，輸出端輸出最終輸出信號OUT。其中，該邏輯門模塊通過與門AND來實(shí)現(xiàn)，控制信號INI_D0NE可以是輸入端信號產(chǎn)生模塊初始化完成的標(biāo)識，也可以是輸入端供電電源成功建立的標(biāo)識，還可以是電平轉(zhuǎn)移電路輸入端信號存在與否或有效與否完全無關(guān)的電路產(chǎn)生的信號。使得在圖3中t3時(shí)刻之前以及t5時(shí)刻之后的所有時(shí)間內(nèi)，輸出OUT信號都是對內(nèi)部輸出信號OUTPUT進(jìn)行完全復(fù)制；t3時(shí)刻到t5時(shí)刻間，能根據(jù)控制信號INI_D0NE的狀態(tài)完成對電平轉(zhuǎn)移電路最終輸出信號OUT的安全鎖定。
[0046]本實(shí)施例中，輸入信號INPUT連接的反相器提供輸入信號的反相信號，并連接到晶體管麗I的柵極，晶體管麗1、麗2、MP1和MP2構(gòu)成的支路完成輸入信號的電平轉(zhuǎn)移，晶體管麗3和MN4連接成相互耦合的正反饋結(jié)構(gòu)以消除當(dāng)VDDD被關(guān)斷時(shí)麗I和MP1，以及麗2和MP2之間連接節(jié)點(diǎn)可能存在的浮空狀態(tài)，從而確保電路輸出穩(wěn)定。麗I和MPl漏端相連的節(jié)點(diǎn)OUTPUT和控制信號INI_D0NE連接到與邏輯門AND，該邏輯門的輸出就是本發(fā)明實(shí)施例中電平轉(zhuǎn)移電路的輸出信號OUT。
[0047]實(shí)施例三
[0048]如圖5為本發(fā)明優(yōu)選實(shí)施例提供的另一種跨電壓域的電平轉(zhuǎn)移電路的結(jié)構(gòu)圖。
[0049]圖5和圖4的主要區(qū)別在于是否在邏輯門模塊中的與門AND之后串聯(lián)一個(gè)反相器INV2，實(shí)際上二者應(yīng)用的設(shè)計(jì)思想完全相同，只是適用于不同情形而已。具體而言，如果在前述約定下信號穿越電壓域過程中要求OUT保持低電平，則應(yīng)使用圖4電路結(jié)構(gòu)；反之，應(yīng)使用圖5中所示電路結(jié)構(gòu)。
[0050]顯然，圖4和圖5是以與邏輯門為例來說明的，但并不限于與邏輯門，使用或邏輯門或者其他更復(fù)雜的邏輯電路也是適用的，只要能實(shí)現(xiàn)在圖3中t3時(shí)刻之前以及t5時(shí)刻之后的所有時(shí)間內(nèi)，輸出都對內(nèi)部輸出信號OUTPUT進(jìn)行完全復(fù)制；t3時(shí)刻到t5時(shí)刻間，能根據(jù)控制信號INI_D0NE的狀態(tài)完成對電平轉(zhuǎn)移電路最終輸出信號OUT的安全鎖定即可。
[0051]如圖6為本發(fā)明優(yōu)選實(shí)施例二和三中輸入端電源電壓從關(guān)斷到再次完成上電初始化的信號時(shí)序圖，其具體功能實(shí)現(xiàn)過程可分3個(gè)階段如下:[0052]階段1:VDDD從穩(wěn)定狀態(tài)到被關(guān)斷下降為O電平。
[0053]根據(jù)之前對圖2中電平轉(zhuǎn)移電路的說明可以發(fā)現(xiàn)，此過程中電路的輸入信號INPUT和輸出信號OUT將會一直保持一致，且處于穩(wěn)定狀態(tài)。
[0054]階段2 =VDDD再次被啟動并重新上電升高到穩(wěn)定電平，并且由VDDD供電的模塊進(jìn)行上電初始化。
[0055]在此過程中，VDDD逐步建立時(shí)必定有一段時(shí)間在晶體管MNl和MN2的柵極會同時(shí)出現(xiàn)一個(gè)晶體管閾值相當(dāng)?shù)碾妷好}沖，即麗I和麗2有可能同時(shí)被導(dǎo)通，從而導(dǎo)致電平轉(zhuǎn)移電路的內(nèi)部節(jié)點(diǎn)信號OUTPUT發(fā)生變化。但是根據(jù)圖6中的操作時(shí)序可知，此時(shí)由于信號INI_D0NE的鎖定作用，電平轉(zhuǎn)移電路的輸出節(jié)點(diǎn)信號OUT并不會變化，仍處于穩(wěn)定狀態(tài)。
[0056]一旦VDDD供電的模塊開始上電初始化，那么數(shù)字信號域的輸入INPUT就可能被重新設(shè)定電平，而此時(shí)由于INI_D0NE并未被釋放，所以電路的輸出信號OUT仍將保持不變。
[0057]階段3:由VDDD供電的模塊上電初始化完成，進(jìn)入穩(wěn)定工作狀態(tài)。
[0058]此時(shí)，控制信號INI_D0NE被釋放，數(shù)字域信號INPUT在階段2被重新設(shè)定的電平可以確定的被復(fù)制到電路輸出端OUT節(jié)點(diǎn)。
[0059]當(dāng)然，時(shí)序并不僅限于圖6所示，這里僅僅是一種舉例說明，但縱觀3個(gè)階段可以發(fā)現(xiàn)，即使在遇到信號發(fā)送端供電電源不穩(wěn)定的情況下，本發(fā)明實(shí)施例的電平轉(zhuǎn)移電路可以安全的實(shí)現(xiàn)跨電壓域的信號傳送和鎖定。
[0060]需要強(qiáng)調(diào)地是，上述實(shí)施例的描述僅在以信號從數(shù)字電壓域傳送到模擬電壓域?yàn)槔齺碚f明的，但本發(fā)明實(shí)施例適用于所有跨電壓域傳輸信號的情況。針對信號從模擬電壓域傳送到數(shù)字電壓域，從電路結(jié)構(gòu)上來看也是一樣的，只需要將圖2、圖4和圖5中的VDDA和VDDD的角色互換即可，且INI_D0NE的產(chǎn)生域也隨之變換到模擬域。
[0061]本發(fā)明實(shí)施例的跨電壓域的電平轉(zhuǎn)移電路，通過增加了 2個(gè)構(gòu)成相互耦合的正反饋結(jié)構(gòu)的NMOS晶體管，當(dāng)輸入端信號供電電源被關(guān)斷時(shí)，避免了電平轉(zhuǎn)移電路中出現(xiàn)電壓浮空節(jié)點(diǎn)導(dǎo)致的輸出信號OUTPUT的狀態(tài)發(fā)生翻轉(zhuǎn)；通過引入控制信號和一個(gè)邏輯門模塊，能夠可靠的實(shí)現(xiàn)當(dāng)輸入端信號供電電源被關(guān)斷并再次重新啟動時(shí)跨電壓域的信號傳送和鎖定，提高了電平轉(zhuǎn)移的穩(wěn)定可靠性。
[0062]以上參照【專利附圖】

【附圖說明】了本發(fā)明的優(yōu)選實(shí)施例，并非因此局限本發(fā)明的權(quán)利范圍。本領(lǐng)域技術(shù)人員不脫離本發(fā)明的范圍和實(shí)質(zhì)內(nèi)所作的任何修改、等同替換和改進(jìn)，均應(yīng)在本發(fā)明的權(quán)利范圍之內(nèi)。
【權(quán)利要求】
1.一種跨電壓域的電平轉(zhuǎn)移電路，該電路包括:反相器INV1、2個(gè)N型晶體管麗I和麗2、2個(gè)P型晶體管MPl和MP2，其中: 反相器INV1，輸入端接輸入信號INPUT，電源端接輸入電壓域的供電電源，接地端接地，輸出端接N型晶體管麗I的柵端； N型晶體管麗1，柵端接反相器INVl的輸出端，漏端接P型晶體管MPl的漏端以及P型晶體管MP2的柵端，接地端接地； N型晶體管麗2，柵端接輸入信號INPUT，漏端接P型晶體管MPl的柵端和P型晶體管MP2漏端，接地端接地； P型晶體管MPl，源端接輸出電壓域的供電電源、柵端接N型晶體管麗2的漏端，漏端接輸出信號OUTPUT ； P型晶體管MP2，源端接輸出電壓域的供電電源、柵端接輸出信號OUTPUT，漏端N型晶體管麗2的漏端； 其特征在于，該電路還包括2個(gè)N型晶體管麗3和MN4，其中: N型晶體管麗3，漏端接N型晶體管麗I的漏端、N型晶體管MN4的柵端、P型晶體管MPI的漏端以及P型晶體管MP2的柵端，柵端接N型晶體管麗2的漏端、N型晶體管MN4的漏端以及P型晶體管MP2的漏端和P型晶體管MPl的柵端，接地端接地； N型晶體管MN4，柵端接N型晶體管麗I和N型晶體管麗3的漏端，漏端接N型晶體管麗3的柵端、N型晶體管麗2的漏端以及P型晶體管MPl的柵端和P型晶體管MP2漏端，接地端接地。
2.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)移電路，其特征在于，還包括: 邏輯門模塊，輸入端連接輸出信號OUTPUT和控制信號INI_D0NE，輸出端輸出最終輸出信號OUT。
3.根據(jù)權(quán)利要求2所述的電平轉(zhuǎn)移電路，其特征在于，所述邏輯門模塊為與邏輯門。
4.根據(jù)權(quán)利要求3所述的電平轉(zhuǎn)移電路，其特征在于，所述與邏輯門之后還串聯(lián)一個(gè)反相器。
5.根據(jù)權(quán)利要求2所述的電平轉(zhuǎn)移電路，其特征在于，所述控制信號INI_D0NE為輸入端信號產(chǎn)生模塊初始化完成的標(biāo)識。
6.根據(jù)權(quán)利要求2所述的電平轉(zhuǎn)移電路，其特征在于，所述控制信號INI_D0NE為輸入端供電電源成功建立的標(biāo)識。
【文檔編號】H03K19/0175GK103427824SQ201310370146
【公開日】2013年12月4日 申請日期:2013年8月22日 優(yōu)先權(quán)日:2013年8月22日
【發(fā)明者】陳松濤, 詹昶, 皮濤 申請人:深圳市匯頂科技股份有限公司