應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法
【專利摘要】本發(fā)明公開了一種應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，包括：降低標準單元庫的工作電壓至閾值電壓附近，對近/亞閾值標準單元庫進行功能仿真與特征化建模；采用概率延時分析算法對路徑延時進行快速分析與排序；采用Monte Carlo分析策略以及3σ判決標準對可疑路徑精確分析，進一步提高時序可靠性。本發(fā)明針對近/亞閾值數(shù)字電路時序分析的可靠性問題，提出一種精確、可靠、快速的統(tǒng)計靜態(tài)時序分析方法，充分考慮工藝偏差對路徑時序的影響，解決了近/亞閾值數(shù)字電路時序分析的可靠性問題。與傳統(tǒng)的靜態(tài)時序分析方法以及基于Hspice的時序仿真方法相比，本發(fā)明在時序分析準確性和效率方面優(yōu)勢顯著。
【專利說明】
應(yīng)用于近/亞闕值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明設(shè)及低功耗集成電路設(shè)計領(lǐng)域，具體設(shè)及一種應(yīng)用于近/亞闊值數(shù)字電路 的統(tǒng)計靜態(tài)時序分析方法。
【背景技術(shù)】
[0002] 隨著單忍片集成度的不斷提高，功耗已經(jīng)成為制約集成電路發(fā)展的關(guān)鍵因素。降 低忍片工作電壓一直是最有效的低功耗技術(shù)，傳統(tǒng)的技術(shù)降低電壓幅度非常有限，忍片的 真實工作電壓往往高于闊值電壓。亞闊值技術(shù)是讓忍片的工作電壓降低到闊值或者闊值W 下，僅用亞闊值狀態(tài)下的微弱電流來驅(qū)動電路，實現(xiàn)極低的功耗。
[0003] 然而，由于工藝偏差的影響，近/亞闊值電路穩(wěn)定性嚴重惡化，使得近/亞闊值數(shù)字 電路的時序分析異常復雜，表現(xiàn)為：
[0004] 1)工藝偏差導致標準單元延時呈現(xiàn)較分散的概率分布，而且很難用表達式準確擬 合運種分布趨勢；
[0005] 2)局部工藝偏差使得各個標準單元延時變化趨勢呈現(xiàn)非一致性，導致數(shù)據(jù)路徑延 時呈現(xiàn)更為復雜的分布狀態(tài)；
[0006] 3)寄存器的建立/保持檢查時間，在工藝偏差的影響下也呈現(xiàn)概率分布狀態(tài)。
[0007] 顯然，基于傳統(tǒng)工藝角的時序分析方法已經(jīng)失效，而利用化pice仿真工具雖然可 W定量分析工藝偏差對路徑延時的影響，但是非常耗時，對于大規(guī)模數(shù)字電路而言不可行。 [000引因此，亟需一種快速、精確的近/亞闊值數(shù)字電路時序分析方法，解決其時序可靠 性和穩(wěn)定性問題。

【發(fā)明內(nèi)容】

[0009] (一)要解決的技術(shù)問題
[0010] 有鑒于此，本發(fā)明的主要目的在于提供一種應(yīng)用于近/亞闊值數(shù)字電路的統(tǒng)計靜 態(tài)時序分析方法，通過引入工藝偏差模型，利用概率延時分析算法和Monte Carlo工具，快 速、準確的完成近/亞闊值數(shù)字電路時序可靠性分析。
[00川（二)技術(shù)方案
[0012] 為達到上述目的，本發(fā)明提供了一種應(yīng)用于近/亞闊值數(shù)字電路的統(tǒng)計靜態(tài)時序 分析方法，包括：
[0013] 步驟1:降低標準單元庫的工作電壓至闊值電壓附近，對近/亞闊值標準單元庫進 行功能仿真與特征化建模；
[0014] 步驟2:采用概率延時分析算法對路徑延時進行快速分析與排序；
[001日]步驟3:采用Monte Carlo分析策略W及3σ判決標準對可疑路徑精確分析，進一步 提高時序可靠性。
[0016]上述方案中，步驟1中所述降低標準單元庫的工作電壓至闊值電壓附近，是基于 CMOS目標工藝，將標準單元庫的工作電壓降至闊值電壓附近，并為功能仿真準備兩方面數(shù) 據(jù):通過Calibre提取帶有寄生參數(shù)的標準單元電路網(wǎng)表，W及帶有工藝偏差的晶體管模 型。
[0017] 上述方案中，步驟1中所述對近/亞闊值標準單元庫進行功能仿真與特征化建模， 是采用"輸入噪聲20%、輸出誤差10%"的標準，判斷近/亞闊值標準單元庫的功能正確性并 特征化建模。
[0018] 上述方案中，所述標準單元庫的功能正確性判決標準"輸入噪聲20%、輸出誤差 10%"，是指輸入信號電平上疊加20%噪聲的條件下，輸出信號電平誤差低于10%，W此標 準為依據(jù)，進行近/亞闊值標準單元庫功能仿真與特征化建模。
[0019] 上述方案中，所述步驟2包括:首先基于近/亞闊值標準單元庫，對目標設(shè)計進行預(yù) 綜合與物理設(shè)計，然后，采用概率延時分析算法計算出工藝偏差條件下的最長/最短路徑延 時、次長/次短路徑延時、第Ξ最長/第Ξ最短路徑延時，進而快速對路徑延時進行分析與排 序。
[0020] 上述方案中，所述采用概率延時分析算法計算工藝偏差條件下的最長/最短路徑 延時、次長/次短路徑延時、第Ξ最長/第Ξ最短路徑延時，采用的是近/亞闊值狀態(tài)下路徑 延時模型，該模型具體為：
[0021]
[0022] 上式中，tdelay,sub為時序路徑延時，N為路徑包含的延時單元個數(shù)，i為小于或等于N 的自然數(shù)，K為延時修正參數(shù)，Cg為輸出負載電容，Vdd為工作電壓，1〇為漏電流，Vt為晶體管闊 值電壓，η為亞闊值斜率因子，Vth為熱電壓，考慮工藝偏差模型，闊值電壓呈現(xiàn)正態(tài)分布，概 率延時分布算法計算所有路徑延時的概率分布情況，并利用延時分布集中度衡量標準曰/μ 參量，確定延時最長和最短的關(guān)鍵路徑。
[0023] 上述方案中，步驟3中所述采用Monte Carlo分析策略W及3〇判決標準對可疑路徑 精確分析，是對可疑路徑延時進行精確的Monte Carlo分析，W路徑延時概率分布滿足3曰標 準作為時序可靠性判決標準，修改可疑路徑的物理設(shè)計直至其延時概率分布滿足上述標 準。
[0024] 上述方案中，所述可疑路徑延時至少包括:最長/最短路徑延時和次長/次短路徑 延時。
[0025] 上述方案中，所述Monte Carlo分析采用W下分析條件:提取帶有寄生參數(shù)的可疑 路徑網(wǎng)表、引用帶有工藝偏差的晶體管模型、溫度變化-40~125Γ、輸入信號電平加入20% 噪聲、迭代次數(shù)10000次。
[0026] (立巧益效果
[0027] 從上述技術(shù)方案可W看出，本發(fā)明具有W下有益效果：
[0028] 1、本發(fā)明提供的應(yīng)用于近/亞闊值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，首先對近/ 亞闊值標準單元庫進行仿真與特征化建模，在標準單元庫層次就為后續(xù)時序可靠性分析提 供準確的延時模型。然后，采用概率延時分析算法對路徑延時進行快速分析與排序，解決傳 統(tǒng)時序分析方法不準確W及化pice分析方法效率低下等問題。最終，采用Monte Carlo分析 策略W及3σ判決標準，對可疑路徑精確分析，進一步提高時序可靠性。
[0029] 2、本發(fā)明針對近/亞闊值數(shù)字電路時序分析的可靠性問題，提出一種精確、可靠、 快速的統(tǒng)計靜態(tài)時序分析方法，充分考慮工藝偏差對路徑時序的影響，解決了近/亞闊值數(shù) 字電路時序分析的可靠性問題。與傳統(tǒng)的靜態(tài)時序分析方法W及基于化pice的時序仿真方 法相比，本發(fā)明在時序分析準確性和效率方面優(yōu)勢顯著。
【附圖說明】
[0030] 下面結(jié)合附圖和實例對本發(fā)明做進一步說明：
[0031] 圖1是依照本發(fā)明實施例的應(yīng)用于近/亞闊值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法 流程圖；
[0032] 圖2是本發(fā)明實施例中近/亞闊值標準單元庫的仿真方法；
[0033] 圖3是本發(fā)明實施例中關(guān)于"輸入噪聲20%、輸出誤差10%"功能判決標準及仿真 方案；
[0034] 圖4是本發(fā)明實施例中近/亞闊值或非口 N0R2化單元的仿真結(jié)果(0.4V條件下）；
[0035] 圖5是本發(fā)明實施例的測試電路FIR預(yù)綜合/物理設(shè)計及概率延時分析算法；
[0036] 圖6是本發(fā)明實施例中的基于概率延時分析算法分析得到的FIR所有路徑延時分 布情況；
[0037] 圖7是本發(fā)明實施例中的可疑路徑延時Monte化rlo分析結(jié)果；
[0038] 圖8是依照本發(fā)明實施例中的近/亞闊值測試電路FIR忍片照片。
【具體實施方式】
[0039] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，W下基于中忍國際SMIC 130nm CMOS工藝對近/亞闊值測試電路8bit，4階FIR時序可靠性進行分析，W此為具體實施 例，并參照附圖，對本發(fā)明進一步詳細說明。
[0040] 圖1是依照本發(fā)明實施例的近/亞闊值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法及流程， 主要包括W下步驟：
[0041] 步驟1:降低標準單元庫的工作電壓至闊值電壓附近，對近/亞闊值標準單元庫進 行功能仿真與特征化建模，在標準單元庫層次就為后續(xù)時序可靠性分析提供準確的延時模 型；
[0042] 步驟2:采用概率延時分析算法對路徑延時進行快速分析與排序，解決傳統(tǒng)時序分 析方法不準確W及高精度電路仿真化spice)分析方法效率低下等問題；
[0043] 步驟3:采用蒙特卡洛(Monte化rlo)分析策略W及30判決標準對可疑路徑精確分 析，進一步提高時序可靠性。
[0044] 圖1中，步驟1中所述降低標準單元庫的工作電壓至闊值電壓附近，是基于CMOS目 標工藝，將標準單元庫的工作電壓降至闊值電壓附近，并為功能仿真準備兩方面數(shù)據(jù):通過 新思科技Synopsys的寄生參數(shù)提取工具（Calibre)提取帶有寄生參數(shù)的標準單元電路網(wǎng) 表，W及帶有工藝偏差的晶體管模型。對近/亞闊值標準單元庫進行功能仿真與特征化建 模，是采用"輸入噪聲20%、輸出誤差10%"的標準，判斷近/亞闊值標準單元庫的功能正確 性并特征化建模。標準單元庫的功能正確性判決標準"輸入噪聲20%、輸出誤差10%"，是指 輸入信號電平上疊加20%噪聲的條件下，輸出信號電平誤差低于10%，W此標準為依據(jù)，進 行近/亞闊值標準單元庫功能仿真與特征化建模。
[0045] 圖1中，步驟2包括:首先基于近/亞闊值標準單元庫，對目標設(shè)計進行預(yù)綜合與物 理設(shè)計，然后，采用概率延時分析算法計算出工藝偏差條件下的最長/最短路徑延時、次長/ 次短路徑延時、第Ξ最長/第Ξ最短路徑延時，進而快速對路徑延時進行分析與排序。采用 概率延時分析算法計算工藝偏差條件下的最長/最短路徑延時、次長/次短路徑延時、……， 采用的是近/亞闊值狀態(tài)下路徑延時模型，該模型具體為：
[0046]
[0047] 上式中，tdelay,sub為時序路徑延時，N為路徑包含的延時單元個數(shù)，i為小于或等于N 的自然數(shù)，K為延時修正參數(shù)，Cg為輸出負載電容，Vdd為工作電壓，1〇為漏電流，Vt為晶體管闊 值電壓，η為亞闊值斜率因子，Vth為熱電壓，考慮工藝偏差模型，闊值電壓呈現(xiàn)正態(tài)分布。概 率延時分布算法計算所有路徑延時的概率分布情況，并利用延時分布集中度衡量標準曰/μ 參量，確定延時最長和最短的關(guān)鍵路徑，其中離散系數(shù)σ/μ為標準差與平均數(shù)的比值。
[004引圖1中，步驟3中所述采用Monte Carlo分析策略W及拉依達準則（又稱30準則)對 可疑路徑精確分析，是對可疑路徑延時進行精確的Monte Carlo分析，W路徑延時概率分布 滿足3σ標準作為時序可靠性判決標準，修改可疑路徑的物理設(shè)計直至其延時概率分布滿足 上述標準?？梢陕窂窖訒r至少包括：最長/最短路徑延時和次長/次短路徑延時。Monte 化rlo分析采用W下分析條件:提取帶有寄生參數(shù)的可疑路徑網(wǎng)表、引用帶有工藝偏差的晶 體管模型、溫度變化-40~125 °C、輸入信號電平加入20 %噪聲、迭代次數(shù)10000次。
[0049] 上述步驟具體操作如下文所示。
[0050] 圖2是依照本發(fā)明實施例的近/亞闊值標準單元庫仿真方法。基于中忍國際SMIC 130nm CMOS工藝，將標準單元庫工作電壓降至0.4V，進行電路穩(wěn)定性量化評價。首先，搭建 仿真環(huán)境需要W下數(shù)據(jù):帶工藝偏差的晶體管模型、通過化libre提取帶有寄生參數(shù)的標準 單元電路網(wǎng)表、W及帶有20%噪聲的輸入信號電平。仿真時，考慮溫度變化范圍-40~125 °C，在輸入信號上疊加20%噪聲，輸出信號電平誤差小于10%，W此為判決標準，對近/亞闊 值標準單元庫功能進行仿真，如圖3。在不同溫度下，對標準單元庫的不同工作模式進行 Monte化rlo仿真，迭代次數(shù)10000次。對每次仿真，測量并保存其穩(wěn)定時的輸出電平。
[0051 ]圖4是0.4V工作電壓下，對N0R2化單元的A_hl_B_hl工作模式的仿真結(jié)果，可見輸 出信號的電平呈現(xiàn)出離散分布，大部分能夠達到理想高電平，但也有部分輸出偏離理想電 平，存在一定誤差。統(tǒng)計所有輸出誤差結(jié)果，誤差小于10%的認為功能正確，W30標準判斷 單元庫的穩(wěn)定性，即功能正確的仿真次數(shù)要大于99.87%。否則，需要調(diào)整工作電壓或晶體 管尺寸，重新仿真評價，直至滿足3σ判斷標準。
[0052]圖5是依照本發(fā)明實施例的測試電路FIR預(yù)綜合/物理設(shè)計W及概率延時分析算 法。使用新思科技Synopsys的單元庫特征化工具（SiliconSmart)工具對功能正確的近/亞 闊值標準單元庫進行特征化建模，提取0.4V低電壓狀態(tài)下的FF和SS工藝角延時信息。暫時 不考慮工藝偏差的影響，基于生成的標準單元庫模型，對測試電路FIR進行預(yù)綜合與物理設(shè) 計。然后，引入工藝偏差條件下晶體管闊值電壓Vt的分布模型，建立概率延時分析算法計算 出工藝偏差條件下的最長/最短路徑延時、次長/次短路徑延時快速對路徑延時進行排序與 分類。概率延時分布算法計算所有路徑延時的概率分布情況，并利用延時分布集中度衡量 標準σ/μ參量，確定延時最長和最短的關(guān)鍵路徑。
[0053] 圖6是依照本發(fā)明實施例中的基于概率延時分析算法得出的FIR所有路徑延時分 布情況。測試電路FIR按照lOOMHz工作頻率進行約束，圖中slack值越小，表示路徑延時越 大。存在時序違反風險的關(guān)鍵路徑包括:70條延時最大的路徑和49條延時最小的路徑。最長 的路徑延時會引起建立時間（setup time)違反，導致忍片工作頻率下降，性能降低。最短的 路徑延時則會引起保持時間化old time)違反，直接導致FIR忍片失效。為保證時序可靠性， 對測試電路FIR路徑延時中的可疑路徑延時（最長/最短路徑延時、次長/次短路徑延時等） 進行精確的Monte Carlo分析，路徑延時Monte Carlo分析條件包括:提取帶有寄生參數(shù)的 可疑路徑晶體管級網(wǎng)表、引用帶有工藝偏差的晶體管模型、溫度變化-40~125Γ、輸入信號 電平加入20%噪聲、迭代次數(shù)10000次。
[0054] 由于考慮工藝偏差因素，路徑延時呈現(xiàn)概率分布狀態(tài)，某可疑路徑延時Monte Carlo分析結(jié)果如圖7所示。此時，引入延時分布集中度判決30標準，即10000次仿真結(jié)果中 路徑延時分布集中度要超過99.87%。按照上述方法對FIR中可疑路徑進行精確分析，如遇 延時分布集中度不滿足3σ標準，則修改路徑的延時單元(調(diào)整延時單元驅(qū)動能力/增加或減 少延時單元)直至路徑延時滿足要求。
[0055] 圖8是依照本發(fā)明實施例中的近/亞闊值測試電路FIR忍片照片。FIR忍片采用標準 的模擬輸入輸出端口進行信號傳輸，輸入輸出緩存（I〇_BUF)采用低電壓設(shè)計，一方面將外 部輸入的低電壓信號直接送至FIR內(nèi)核化LV_FIR)進行運算處理，另一方面I0_BUF增強輸出 信號的驅(qū)動能力，確保低電壓信號可W驅(qū)動模擬輸出端口。
[0056] W上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳 細說明，所應(yīng)理解的是，W上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保 護范圍之內(nèi)。
【主權(quán)項】
1. 一種應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征在于，包括： 步驟1:降低標準單元庫的工作電壓至閾值電壓附近，對近/亞閾值標準單元庫進行功 能仿真與特征化建模； 步驟2:采用概率延時分析算法對路徑延時進行快速分析與排序； 步驟3:采用Monte Carlo分析策略以及3〇判決標準對可疑路徑精確分析，進一步提高 時序可靠性。2. 根據(jù)權(quán)利要求1所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，步驟1中所述降低標準單元庫的工作電壓至閾值電壓附近，是基于CMOS目標工藝，將 標準單元庫的工作電壓降至閾值電壓附近，并為功能仿真準備兩方面數(shù)據(jù):通過Calibre提 取帶有寄生參數(shù)的標準單元電路網(wǎng)表，以及帶有工藝偏差的晶體管模型。3. 根據(jù)權(quán)利要求1所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，步驟1中所述對近/亞閾值標準單元庫進行功能仿真與特征化建模，是采用"輸入噪聲 20%、輸出誤差10%"的標準，判斷近/亞閾值標準單元庫的功能正確性并特征化建模。4. 根據(jù)權(quán)利要求3所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，所述標準單元庫的功能正確性判決標準"輸入噪聲20%、輸出誤差10%"，是指輸入信 號電平上疊加20%噪聲的條件下，輸出信號電平誤差低于10%，以此標準為依據(jù)，進行近/ 亞閾值標準單元庫功能仿真與特征化建模。5. 根據(jù)權(quán)利要求1所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，所述步驟2包括： 首先基于近/亞閾值標準單元庫，對目標設(shè)計進行預(yù)綜合與物理設(shè)計，然后，采用概率 延時分析算法計算出工藝偏差條件下的最長/最短路徑延時、次長/次短路徑延時、第三最 長/第三最短路徑延時，進而快速對路徑延時進行分析與排序。6. 根據(jù)權(quán)利要求5所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，所述采用概率延時分析算法計算工藝偏差條件下的最長/最短路徑延時、次長/次短 路徑延時、第三最長/第三最短路徑延時，采用的是近/亞閾值狀態(tài)下路徑延時模型，該模型 具體為：上式中，tdelay,sub為時序路徑延時，N為路徑包含的延時單元個數(shù)，i為小于或等于N的自 然數(shù)，K為延時修正參數(shù)，Cg為輸出負載電容，VDD為工作電壓，1〇為漏電流，VT為晶體管閾值電 壓，η為亞閾值斜率因子，V th為熱電壓，考慮工藝偏差模型，閾值電壓呈現(xiàn)正態(tài)分布，概率延 時分布算法計算所有路徑延時的概率分布情況，并利用延時分布集中度衡量標準σ/μ參量， 確定延時最長和最短的關(guān)鍵路徑。7. 根據(jù)權(quán)利要求1所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，步驟3中所述采用Monte Carlo分析策略以及3〇判決標準對可疑路徑精確分析，是對 可疑路徑延時進行精確的Monte Carlo分析，以路徑延時概率分布滿足3〇標準作為時序可 靠性判決標準，修改可疑路徑的物理設(shè)計直至其延時概率分布滿足上述標準。8. 根據(jù)權(quán)利要求7所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，所述可疑路徑延時至少包括:最長/最短路徑延時和次長/次短路徑延時。9. 根據(jù)權(quán)利要求7所述的應(yīng)用于近/亞閾值數(shù)字電路的統(tǒng)計靜態(tài)時序分析方法，其特征 在于，所述Monte Carlo分析采用以下分析條件:提取帶有寄生參數(shù)的可疑路徑網(wǎng)表、引用 帶有工藝偏差的晶體管模型、溫度變化-40~125 °C、輸入信號電平加入20 %噪聲、迭代次數(shù) 10000次。
【文檔編號】G06F17/50GK106066919SQ201610409009
【公開日】2016年11月2日
【申請日】2016年6月13日 公開號201610409009.7, CN 106066919 A, CN 106066919A, CN 201610409009, CN-A-106066919, CN106066919 A, CN106066919A, CN201610409009, CN201610409009.7
【發(fā)明人】陳黎明, 黑勇, 袁甲
【申請人】中國科學院微電子研究所