提高器件匹配特性的參數(shù)化單元的制作方法
【技術領域】
[0001 ] 本發(fā)明涉及集成電路領域，尤其涉及模擬集成電路設計后端。
【背景技術】
[0002]集成電路設計包括前端設計和后端設計兩個階段，前端設計負責邏輯實現(xiàn)，通常是使用verilog/VHDL之類語言，進行行為級的描述。后端設計是指將前端設計產(chǎn)生的門級網(wǎng)表通過EDA設計工具進行布局布線和進行物理驗證并最終產(chǎn)生供制造用的⑶S文件的過程，其主要工作職責有:芯片物理結構分析、邏輯分析、建立后端設計流程、版圖布局布線、版圖編輯、版圖物理驗證、聯(lián)絡晶圓廠并提交生產(chǎn)數(shù)據(jù)。所謂GDS文件，是一種圖形化的文件，是集成電路版圖的一種格式。
[0003]隨著混合信號設計復雜性的日趨增加，開發(fā)工藝設計工具包(PDK，ProcessDesign Kit)并建立驗證參考流程對于降低昂貴的設計反復所帶來的市場風險是非常重要的。一般來說，晶圓廠會根據(jù)工藝技術的要求定制PDK的設計組件，每個工藝都會有一套對應的I3DK。
[0004]PDK是為模擬/混合信號IC電路設計而提供的完整工藝文件集合，是連接IC設計和IC工藝制造的數(shù)據(jù)平臺。PDK的內(nèi)容包括:
器件模型(Device Model):由Foundry提供的仿真模型文件；
符號和視圖(Symbols & View):用于原理圖設計的符號，參數(shù)化的設計單元都通過了SPICE仿真的驗證；
組件描述格式(CDF, Component Descript1n Format)和Callback函數(shù):器件的屬性描述文件，定義了器件類型、器件名稱、器件參數(shù)及參數(shù)調(diào)用關系函數(shù)集Callback、器件模型、器件的各種視圖格式等；
參數(shù)化單元(Pcell, Parameterized Cell):它由Cadence的SKILL語言編寫，其對應的版圖通過了設計規(guī)則檢查(DRC, design rule check)和版圖與電路圖(LVS)驗證,方便設計人員進行原理圖驅動的版圖(Schematic Driven Layout)設計流程；
技術文件(Technology File):用于版圖設計和驗證的工藝文件,包含⑶SII的設計數(shù)據(jù)層和工藝層的映射關系定義、設計數(shù)據(jù)層的屬性定義、在線設計規(guī)則、電氣規(guī)則、顯示色彩定義和圖形格式定義等；
物理驗證規(guī)則(PV Rule)文件:包含版圖驗證文件DRC/LVS/RC提取，支持Cadence的Diva、Dracula、Assura 等。
[0005]其中參數(shù)化單元(Pcell)中的參數(shù)指的就是⑶F參數(shù)，它們的組合能夠實現(xiàn)用戶定制的所有功能，是TOK的核心部分。實際上，PDK的庫就是指所有參數(shù)化單元的合集。具體來說，參數(shù)化單元有以下作用:
(1)可以加速插入版圖的數(shù)據(jù)，避免了單元的重復創(chuàng)建；
(2)節(jié)省了物理磁盤的空間，相似部分可以被連接到相同的資源；
(3)避免了因為要維護相同單元的多個版本而發(fā)生的錯誤； (4)實現(xiàn)了層級的編輯功能，不需要為了改變版圖的設計而去改變層級結構。
[0006]總之，如果擁有了經(jīng)過驗證的參數(shù)化單元結構、符號及規(guī)則等優(yōu)化集合的roK，ic設計人員的工作就能從繁瑣易錯的任務中解脫出來而變得高質量且富有效率。
[0007]在傳統(tǒng)版圖單元庫中，只存在mos晶體管基本單元，版圖繪制人員在繪制匹配MOS晶體管時，先調(diào)用兩個帶參數(shù)的mos晶體管，然后再根據(jù)電路仿真所確認出來的mos晶體管尺寸參數(shù)，對每個mos晶體管的版圖單元進行參數(shù)設置，接著根據(jù)匹配的原則進行連接與布局，在后期修改過程中，若mos晶體管尺寸有所變化，則改動操作非常繁瑣，而且容易在不經(jīng)意中發(fā)生錯誤。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供了小尺寸匹配晶體管參數(shù)化模塊單元，以提高繪制版圖的效率，改善版圖的穩(wěn)定性。
[0009]本發(fā)明提供的小尺寸匹配晶體管參數(shù)化模塊單元，由兩個固定匹配連接關系的晶體管組成。所述模塊單元提供控制晶體管柵長和柵寬兩個參數(shù)，修改所述的兩個參數(shù)，可以調(diào)整晶體管的尺寸，內(nèi)部將自動做出相應調(diào)整，仍然保持匹配連接關系。
[0010]可選的，所述模塊單元中引出六條金屬線，供模塊單元外部電路連接。
[0011]可選的，可以隨時調(diào)整所述晶體管的柵面積，根據(jù)實際版圖允許面積，優(yōu)化匹配精確度。
[0012]可選的，所述模塊單元采用完全的共質心版圖結構。
[0013]可選的，所述晶體管左右兩邊加上等距離的陪襯柵極，避免了因多晶硅刻蝕速率不一致引起的失配。
[0014]可選的，所述模塊單元中將陪襯管的柵電極與背柵相連，有助于保證晶體管的電學特性不受陪襯管下方形成的偽溝道影響。
[0015]可選的，所述模塊單元中不用多晶硅而用金屬把多個柵電極相互連接起來，防止鄰近區(qū)域存在多晶硅圖形而導致刻蝕速率發(fā)生變化。
[0016]可選的，所述模塊單元正確處理多晶硅柵電極上接觸孔的位置。
[0017]可選的，所述模塊單元具備接近對稱的金屬連線布局。
[0018]可選的，消除陪襯管的源/漏注入，減小模塊單元面積。
[0019]可選的，考慮電流的承受能力，提供參數(shù)delta_sd調(diào)整源漏區(qū)寬度，提高版圖緊湊性。
【附圖說明】
[0020]圖1為本發(fā)明優(yōu)選實施例中考慮緊湊性與匹配性能的小尺寸匹配晶體管參數(shù)化模塊單元結構示意圖。
【具體實施方式】
[0021]柵極面積的增大有助于減小局部不規(guī)則影響，提高匹配精確度。而且因為溝道變長減小了溝道長度調(diào)制效應的影響，所以長溝道晶體管比短溝道晶體管匹配得更精確。這個具有參數(shù)、可以隨參數(shù)發(fā)生變化的版圖模塊單元，可以在保證寬長比一定的情況下，隨時調(diào)整它的柵面積，根據(jù)版圖面積隨時將柵面積調(diào)整到最合適的尺寸，使得在實際情況中獲得最好的匹配效果。
[0022]通過減小匹配晶體管質心之間的距離可以減小由梯度