專利名稱：測試可讀寫的集成電子電路,尤其是存儲器組件的總線接線的方法
為了用電子和電氣元件構(gòu)成超小型架構(gòu)，可以使用微型印刷電路板、混合器件和日益增多的多芯片組件。多芯片組件是指多個無殼體芯片借助于支座相互連接的架構(gòu)。在此經(jīng)常使用芯片組件，這些芯片組件制成高集成度可寫入的集成電子電路。這種形式的芯片組件至少通過一條地址總線和一條數(shù)據(jù)總線與其它集成電子電路連接，例如與處理器或相同類型的芯片組件連接。最后一種情況尤其發(fā)生在與存儲器有關(guān)的芯片組件上，例如所謂的RAM。借助于地址總線存儲元件或存儲單元在芯片組件內(nèi)部被觸發(fā)，使得一個通常為二進(jìn)制編碼的信息(即所謂的數(shù)據(jù))通過數(shù)據(jù)總線可以寫入一個單元或由單元中讀出。例如硅襯層或印刷電路板可以用作用于至少一個有時是無殼體芯片組件的支座。這種結(jié)構(gòu)可以封裝在殼體中，殼體通常具有大量的用于數(shù)據(jù)外部交換的電接線觸點(diǎn)。
實(shí)踐表明，在構(gòu)造微型器件時，尤其在例如無殼體芯片組件與支座或支座上接線引線的電接觸點(diǎn)上經(jīng)常出現(xiàn)錯誤。因此錯誤尤其出現(xiàn)在必要的釬焊連接或粘連接上。另一方面在進(jìn)行連接測試時通常要假定，芯片組件本身及其支座襯層是無缺陷的，因?yàn)檫@些元件在大多數(shù)情況下是單獨(dú)預(yù)測試過的。在芯片組件和支座的接觸性連接過程中出現(xiàn)的錯誤可能是不同類型的。第一種錯誤類型稱為“粘連缺陷”，是指地址總線接線或數(shù)據(jù)總線接線的短路式連接。在此所謂的“粘連0”或“粘連1”錯誤是指地址或數(shù)據(jù)總線接線分別與地電位或電源電壓相連。第二種稱為“橋接缺陷”的錯誤類型是指多于兩根的地址或數(shù)據(jù)總線接線之間的連接。最后，第三種錯誤類型稱為“斷路缺陷”。此時地址或數(shù)據(jù)總線接線存在斷路。如果可以將線路上建立的電位與邏輯0電平或邏輯1電平相比較，根據(jù)線路斷路的種類可分為所謂的“斷路0”或“斷路1”錯誤。
這些錯誤形式的影響是，在有關(guān)芯片組件與包括這個芯片組件的電子線路之間的數(shù)據(jù)流受到干擾。在此，尤其有問題的是錯誤發(fā)生在為數(shù)據(jù)或地址總線的組成部分的支座上的線路或觸點(diǎn)連接上，即發(fā)生在可讀寫的集成電子電路的總線接線上。因此對于微型構(gòu)架，例如多芯片組件，對支座與電子電路之間的連接進(jìn)行檢驗(yàn)，尤其是存在斷路的檢驗(yàn)是必要的。
為了檢驗(yàn)印刷電路板表面的接線，使用例如所謂的“在線”測試是公知的。在此用專門的針尖或探針從外部接觸印刷電路板上選定的點(diǎn)或印刷電路板上的電子元件的接線。由此可以在印刷電路板上的電路工作期間接收出現(xiàn)的信號，并在接入的專門測試裝置上進(jìn)行分析。但是這種技術(shù)由于被測物尺寸微小而不能應(yīng)用于測試?yán)缍嘈酒M件或微型印刷電路板。因此在這種形式的架構(gòu)中通常只得采用電子測試方法。在此按照標(biāo)準(zhǔn)存在的并相應(yīng)易于接觸到的集成電子電路的輸入接線用所選定的位圖樣賦值。對于由此產(chǎn)生的在另一個同樣是按照標(biāo)準(zhǔn)存在的并易于接觸到的輸出接線上產(chǎn)生的位圖案得以分析，用于探測尤其是短路和斷路。例如，如果集成電子電路的地址總線或數(shù)據(jù)總線例如通過插塞接頭可以從外部接觸到，或者如果例如無殼體存儲器組件安置在支座上，并且在支座表面存在易于接觸到的地址總線和數(shù)據(jù)總線接線的接觸點(diǎn)，那么測試裝置的耦合才是簡便的。
電子測試方法中一般存在這種問題，即，盡管通過寫入和接著讀出所選擇測試位的圖樣，可以探測到待測試的集成電子電路的數(shù)據(jù)總線接線上的錯誤，但是用這種方法不能獲取所屬地址總線的線路上的錯誤。在這樣一種情況下，測試位圖樣盡管被寫入集成電子電路的存儲單元中，其地址由于存在錯誤并不與各給定的地址數(shù)據(jù)一致。但是在讀出時，測試位圖樣又被從相同的、與現(xiàn)存地址數(shù)據(jù)有關(guān)的、然而是“錯誤”的存儲單元中讀出，而在這個過程中沒有出現(xiàn)地址總線錯誤。由于這個原因，必須使用專門的測試位圖樣，以便也能夠測試出在可讀寫的集成電子電路的地址總線上的尤其是源自斷路的錯誤。
根據(jù)C.Maxfield在1996年2月1日的“電子數(shù)據(jù)新聞”第153至160頁上所發(fā)表的“RAM與ROM的測試”(C.Maxfield mit dem Titel“TestingRAMs and ROMs”；EDN；February 1，1996，Seiten 153 bis 160)的內(nèi)容，一種測試?yán)绱鎯ζ鹘M件的連線的電子方法為公眾所知。在此存儲器組件總線線路被寫為測試位圖樣序列，這個序列可以稱為“走步驟1指令序列”或也可以稱為走步驟0/1算法。在此通常多位寬的存儲器組件外部的地址和數(shù)據(jù)總線的各個線路以上升或下降的序列被有選擇地以邏輯1電平激發(fā)，而其余的地址和數(shù)據(jù)總線接線以邏輯0電平工作。這樣例如在4位寬并具有數(shù)據(jù)位D3、D2、D1、D0的數(shù)據(jù)總線中得到組合0、0、0、0和0、0、0、1和0、0、1、0和0、1、0、0和1、0、0、0，作為測試位圖樣。
這種方法存在缺點(diǎn)，即，為探測錯誤需要相當(dāng)大量的寫和讀操作。這樣例如對于8位寬的地址總線和1位寬的數(shù)據(jù)總線一般需要64次寫操作和64次讀操作。有時可以將寫操作減少到22次。但是仍然需要總共86次存儲器操作。與此相比，對這一例子應(yīng)用本發(fā)明方法僅需要34次存儲器操作，即17次寫操作和17次讀操作，來探測和定位地址總線或數(shù)據(jù)總線中可能的斷路。
F.D.Jong和A.J.d.L van Wijngaarden在1992第23屆電器及電子工程師協(xié)會國際測試會議論文集的第328至337頁上發(fā)表了“電路板級的存儲器互連測試”(F.d.Jong und A.J.d.L van Wijngaarden mit dem Titel“Memoryinterconnect test at board level，in 23rd IEEE International Test Conference；1992；Seiten 328-337)，文中提出了用于例如存儲器組件接線連接的另一種電子測試方法。這種方法也有缺點(diǎn)，即，對要被測試的存儲器單元需要相對大量的寫和讀操作，以識別所有可能的、在連接出現(xiàn)斷路時的錯誤圖案并探測出所屬線路。因此在這種用于檢驗(yàn)每根地址總線的線路，即每根地址線的電子測試方法中需要在存儲器組件上進(jìn)行兩次寫操作和一次讀操作，此外，為檢驗(yàn)每根數(shù)據(jù)總線線路，即每根數(shù)據(jù)線，需要在存儲器組件上進(jìn)行一次寫操作和一次讀操作。因此為了發(fā)現(xiàn)所有斷路連接錯誤，這種方法也需要相當(dāng)大量的存儲器操作。
在1990年R.Oldenbourg慕尼黑-維也納出版社出版的由M.Gerner，B.Mueller，G.Sandweg撰寫的專業(yè)書籍“數(shù)字電路自測試”的第221至224頁中描述了被稱為“具有特定測試圖樣的RAM自測試”(von M.Gerner，Bmueller，G.Sandweg mit dem Titel“Selbsttest digitaler Schaltung”，R.Oldenbourg Verlag Muenschen Wien 1990，seiten 221 bis 224，“RAM Selbsttest mit deterministischen Testmustern”)。這種方法的依據(jù)是存儲單元的每個地址也作為數(shù)據(jù)字被寫入存儲單元。在此，在初始化階段，這些地址首先以字的方式寫進(jìn)各存儲字單元。一個進(jìn)行額定-實(shí)際值比較的讀循環(huán)和多至另外4個循環(huán)(記為相位1至4)相接。此時以反相的與非反相的、上升的和下降的地址序列作為數(shù)據(jù)值寫入各獨(dú)立的存儲單元中、并讀出和進(jìn)行比較。盡管這種方法能夠識別出在存儲器內(nèi)部可能出現(xiàn)的多種錯誤類型，如粘連缺陷、單向連接和斷路，但是另一方面在多個相互銜接的測試循環(huán)中需要非常大量的讀寫存儲操作。
因此，本發(fā)明的目的在于提供一種測試可讀寫的集成電子電路總線接線的方法，即測試?yán)鏢RAM芯片、DRAM芯片或快閃存儲器芯片的外部連接的方法，這些芯片例如以無殼體形式置于印刷電路板或多芯片組件上。
本發(fā)明目的由權(quán)利要求1所給出的方法所實(shí)現(xiàn)。
本發(fā)明的方法用于檢驗(yàn)地址總線和數(shù)據(jù)總線上可讀寫的集成電子電路，尤其是存儲器組件的接觸接線。
在此，至少在第一寫步驟中逐步地用所選擇的地址位測試圖樣給地址總線賦值，而在數(shù)據(jù)總線上將所選擇的數(shù)據(jù)位測試圖樣寫進(jìn)集成電路。隨后至少在第一讀步驟中又逐步地用所選擇的地址位測試圖樣給地址總線賦值，而數(shù)據(jù)總線上所屬的數(shù)據(jù)位圖樣從集成電路中被讀出。至少在第一測試步驟中，被讀出的數(shù)據(jù)位圖樣與所選擇的數(shù)據(jù)位測試圖樣相比較，在出現(xiàn)偏差時，尤其是通過與地址和數(shù)據(jù)位錯誤圖樣的圖樣比較，定位地址總線或數(shù)據(jù)總線上的錯誤線路。
根據(jù)本發(fā)明，這樣來選擇地址和數(shù)據(jù)位測試圖樣，即，在第一寫步驟或讀步驟序列的第一步驟中，地址位測試圖樣的位具有第一個一致的二進(jìn)制數(shù)值，而在第一寫步驟序列的第一步驟中，數(shù)據(jù)位測試圖樣的位具有第二個一致的二進(jìn)制數(shù)值。在各讀或?qū)懖襟E序列中的隨后每一步驟，從地址或數(shù)據(jù)位測試圖樣的最低或最高位開始，各相鄰位被賦值為與上一步驟相比互補(bǔ)的二進(jìn)制數(shù)值，直至在該組寫步驟或讀步驟序列中的最后一步驟中，地址或數(shù)據(jù)位測試圖樣的所有位都具有對于各自第一步驟互補(bǔ)的二進(jìn)制數(shù)值。
本發(fā)明方法的優(yōu)點(diǎn)是它不僅能夠探測錯誤的出現(xiàn)，而且也能夠以最少的要被讀寫的數(shù)據(jù)位測試圖樣對錯誤位置精確定位。因此能夠探測集成電子電路地址或數(shù)據(jù)總線接線和尤其是支承襯層(例如印刷電路板)之間的各種錯誤連接。盡管這種方法的目的在于將在地址或數(shù)據(jù)總線上的各錯誤位定位，因此錯誤類型具有次要的意義，本發(fā)明的方法特別適合于將稱為“斷路0”和“斷路1”的錯誤地點(diǎn)定位，在檢驗(yàn)單個芯片時也可以將稱為“粘連0”或“粘連1”的錯誤定位。
本發(fā)明方法的其它實(shí)施例在從屬權(quán)利要求中給出。
下面借助于簡要說明的附圖所示的實(shí)施例對本發(fā)明進(jìn)一步詳細(xì)說明。附圖中

圖1以各4位寬的地址和數(shù)據(jù)總線為例，示出在地址和數(shù)據(jù)總線線路沒有錯誤情況下，本發(fā)明的測試位圖樣序列，圖2至5以4位寬的地址總線為例，示出本發(fā)明其它可能的地址位測試圖樣序列，圖6至9以4位寬的數(shù)據(jù)總線為例，示出本發(fā)明其它可能的數(shù)據(jù)位測試圖樣序列，圖10以一個各4位寬的地址和數(shù)據(jù)總線為例，示出在地址總線的地址線A0上存在“斷路0”錯誤情況下，本發(fā)明的測試位圖樣序列，圖11以一個各4位寬的地址和數(shù)據(jù)總線為例，示出在數(shù)據(jù)總線的數(shù)據(jù)線D0上存在“斷路0”錯誤情況下，本發(fā)明的測試位圖樣序列，圖12以一個各4位寬的地址和數(shù)據(jù)總線為例，示出在地址總線的地址線A0上存在“斷路1”錯誤情況下，本發(fā)明的測試位圖樣序列，圖13以各4位寬的地址和數(shù)據(jù)總線為例，示出在數(shù)據(jù)總線的數(shù)據(jù)線D0上存在“斷路1”錯誤情況下，本發(fā)明的測試位圖樣序列，圖14示出圖10、11、12、13實(shí)施例中出現(xiàn)的錯誤圖像在各數(shù)據(jù)總線的數(shù)據(jù)線上的對應(yīng)結(jié)果，圖15以6位寬的地址總線和4位寬的數(shù)據(jù)總線為例，示出在地址和數(shù)據(jù)總線線路沒有錯誤情況下，本發(fā)明的測試位圖樣序列，圖16以6位寬的數(shù)據(jù)總線和4位寬的地址總線為例，示出在地址和數(shù)據(jù)總線線路沒有錯誤情況下，本發(fā)明的測試位圖樣序列的開始部分，圖17以9位寬的地址總線和4位寬的數(shù)據(jù)總線為例，示出在地址和數(shù)據(jù)總線線路沒有錯誤情況下，本發(fā)明的測試位圖樣序列，圖18以6位寬的地址總線和4位寬的數(shù)據(jù)總線為例，示出在地址總線的地址線A4上存在“斷路0”錯誤情況下，本發(fā)明的測試位圖樣序列的部分序列，
圖19以6位寬的地址總線和4位寬的數(shù)據(jù)總線為例，示出在地址總線的地址線A4上存在“斷路1”錯誤情況下，本發(fā)明的測試位圖樣序列的部分序列，圖20以6位寬的地址總線和4位寬的數(shù)據(jù)總線為例，示出在地址總線的地址線A5上存在“斷路0”錯誤情況下，本發(fā)明的測試位圖樣序列的部分序列，圖21以6位寬的地址總線和4位寬的數(shù)據(jù)總線為例，示出在地址總線的地址線A5上存在“斷路1”錯誤情況下，本發(fā)明的測試位圖樣序列的部分序列。
下面首先借助于圖1、2至5和6至9來描述本發(fā)明的方法。其中圖1以各4位寬的地址和數(shù)據(jù)總線為例給出了所謂的正常情況，即在地址和數(shù)據(jù)總線線路沒有錯誤情況下，本發(fā)明的測試位圖樣序列。
在所示的實(shí)施例中，為了能夠確定電子存儲器組件接線不存在錯誤，只需要五個寫步驟t0至t4以及隨后的五個讀步驟t5至t9，該存儲器組件具有各4位寬的地址總線和數(shù)據(jù)總線。要能夠探測一個所謂的錯誤圖樣，按照本發(fā)明的另一有利實(shí)施例，有利的是執(zhí)行其它的讀步驟和寫步驟。這些讀步驟和寫步驟在圖1所示實(shí)施例中以寫步驟t10和讀步驟t11的形式給出，以達(dá)到從原理上解釋本發(fā)明的目的，盡管這些步驟在所給正常情況下不是必需的。各具有一附加寫步驟和讀步驟所帶來的優(yōu)點(diǎn)還將在下面通過圖10至14所示的實(shí)施例和在那中出現(xiàn)的錯誤圖像詳細(xì)予以解釋。另一方面，在實(shí)踐中由于簡化的原因，在任何情況下都可以執(zhí)行這些附加寫步驟和讀步驟，而不取決于本發(fā)明的測試方法的在此之前的各步驟是否能夠歸入正常情況或錯誤情況。
根據(jù)本發(fā)明，在圖1所示實(shí)施例中，在寫步驟序列的第一步驟t0中地址總線的4位A0、A1、A2、A3用地址位測試圖樣來賦值，使所有的位都具有相同的二進(jìn)制數(shù)值，在圖1所示實(shí)施例中數(shù)值為0000。此外在寫步驟序列的第一步驟t0中，數(shù)據(jù)總線的4位D0、D1、D2、D3用地址位測試圖樣來賦值，使所有的位同樣都具有相同的二進(jìn)制數(shù)值，在圖1所示實(shí)施例中數(shù)值同樣為0000。在下面還要解釋的圖2至9中的另一些實(shí)施例中，在第一步驟t0中也可以賦予其它的數(shù)值。
根據(jù)本發(fā)明，現(xiàn)在從地址和數(shù)據(jù)位測試圖樣的最低位或最高位開始，寫步驟序列t1、t2、t3的每下一步驟中，各相鄰位被賦值為與上一步驟相比互補(bǔ)的二進(jìn)制數(shù)值，直至在寫步驟序列中的最后一步驟t4中，地址和數(shù)據(jù)總線的所有位A0、A1、A2、A3或D0、D1、D2、D3都具有對于各自第一步驟t0互補(bǔ)的數(shù)值。在圖1所示實(shí)施例中，這一做法的結(jié)果是在寫步驟t1、t2、t3中，地址位測試圖樣0001、0011、0111被賦值到地址總線上；而數(shù)據(jù)位測試圖樣0001、0011、0111被賦值到數(shù)據(jù)總線上。然后在最后的寫步驟t4中，組合1111作為地址和數(shù)據(jù)位測試圖樣而出現(xiàn)。
現(xiàn)在接著是讀步驟序列t5至t9。在此在各讀步驟中，輸?shù)降刂房偩€上的地址位測試圖樣對應(yīng)于在上面寫步驟t0至t4中輸出的地址位測試圖樣。這樣被寫進(jìn)借助于地址位測試圖樣所觸發(fā)的集成電子電路單元中的數(shù)據(jù)位測試圖樣應(yīng)該再被讀出。被讀出的數(shù)據(jù)總線的數(shù)據(jù)位圖樣D0、D1、D2、D3，即在讀步驟序列t5至t9中給出的讀結(jié)果在圖1中有下劃線。用同樣的方法，在下面所有附圖中那些至少在讀步驟序列中作為讀結(jié)果出現(xiàn)在數(shù)據(jù)總線上的數(shù)據(jù)位圖樣都用下劃線來表示。
現(xiàn)在在另一個沒有詳細(xì)示出的測試步驟序列中被讀出的數(shù)據(jù)位圖樣與在上一寫步驟序列中被寫進(jìn)集成電子電路中的數(shù)據(jù)位測試圖樣進(jìn)行比較。如果在這種形式的比較過程中，在數(shù)據(jù)位圖樣與數(shù)據(jù)位測試圖樣之間出現(xiàn)偏差，那么尤其可以借助于所謂的圖樣比較來定位在地址或數(shù)據(jù)總線上的各錯誤線路。在圖樣比較過程中，地址或數(shù)據(jù)位錯誤圖樣被追溯。這些錯誤圖樣建立了一個可能的錯誤圖樣數(shù)據(jù)庫，當(dāng)錯誤出現(xiàn)時就可以推斷出地址或數(shù)據(jù)總線的一條確定線路的缺陷。如果至少一個偏離寫入數(shù)據(jù)位錯誤圖樣的并被讀出的數(shù)據(jù)位圖樣可以歸屬于一個存儲的地址或數(shù)據(jù)位錯誤圖樣，那么可以定位與此錯誤有關(guān)的地址或數(shù)據(jù)總線線路。
在圖1所示實(shí)施例中還加入一個附加寫步驟t10、一個附加讀步驟t11和一個沒有繼續(xù)示出的檢驗(yàn)步驟。如同前面已經(jīng)解釋過的那樣，這些步驟在圖1所示實(shí)施例中，對于所示實(shí)施例本身不是必需的，因?yàn)榇藭r是所謂的正常情況。即在讀步驟序列t5至t9中所獲得的數(shù)據(jù)總線上的數(shù)據(jù)位圖樣與寫進(jìn)寫步驟序列t0至t4中的數(shù)據(jù)位測試圖樣完全相同。因?yàn)榧呻娮与娐?、尤其是存儲器組件的接線在這樣的地址和數(shù)據(jù)總線上沒有錯誤，盡管不需要步驟t10，t11，在實(shí)踐中為了簡化檢驗(yàn)程序仍然經(jīng)常一起執(zhí)行。
根據(jù)本發(fā)明，這樣來選擇在寫步驟t10中的數(shù)據(jù)位測試圖樣，使數(shù)據(jù)位測試圖樣的位與另一個數(shù)據(jù)位測試圖樣的位具有相同的二進(jìn)制數(shù)值，這另一個數(shù)據(jù)位測試圖樣的二進(jìn)制數(shù)值在第二寫步驟中與第一寫步驟相比互補(bǔ)。在圖1所示實(shí)施例中這個步驟序列的結(jié)果是在附加寫步驟t10中數(shù)據(jù)位測試圖樣的位D0與第一寫步驟t0中數(shù)據(jù)位測試圖樣的位D0具有相同的二進(jìn)制數(shù)值0，因?yàn)榈谝粚懖襟E的二進(jìn)制數(shù)值與第二寫步驟t1相比是互補(bǔ)的。以圖6至9為例對于這種附加寫步驟和讀步驟的其它實(shí)施例還將予以解釋。
有利的是，應(yīng)用本發(fā)明的方法，所有的連接尤其是對各存儲器組件的連接中可能存在的斷路都能夠得到檢驗(yàn)。在此不僅探測錯誤，而且明確地對其定位。本發(fā)明方法的特征尤其在于，在對寫步驟和讀步驟只進(jìn)行很少量比較的情況下，只需要對地址和數(shù)據(jù)位測試圖樣進(jìn)行相應(yīng)很少量的比較。此外如果地址和數(shù)據(jù)總線的寬度一致的話，用本發(fā)明的方法還尤其可以探測并定位地址線路之間以及數(shù)據(jù)線路之間的短路。如果在應(yīng)用本發(fā)明的方法之前對少量的線路、經(jīng)選擇的線路或全部線路進(jìn)行短路測試，這樣做尤其在地址與數(shù)據(jù)總線寬度不同時是有利的。
在圖2至5中以各4位寬的地址總線位A0、A1、A2、A3和第一寫步驟序列t0至t4為例示出了按照本發(fā)明的地址位測試圖樣的可能步驟序列。在圖2中地址位測試圖樣的數(shù)值在第一步驟為0000，在以下各步驟為0001、0011、0111，而在最后一步驟為1111。在圖3中地址位測試圖樣的數(shù)值在第一步驟為1111，在以下各步驟為1110、1100、1000，而在最后一步驟為0000。在圖4中地址位測試圖樣的數(shù)值在第一步驟為0000，在以下各步驟為1000、1100、1110，而在最后一步驟為1111。在圖5中地址位測試圖樣的數(shù)值在第一步驟為1111，在以下各步驟為0111、0011、0001，而在最后一步驟為0000。
在圖6至9中以各4位寬的數(shù)據(jù)總線位D0、D1、D2、D3和第一寫步驟序列t0至t4及附加寫步驟t10為例示出了按照本發(fā)明的數(shù)據(jù)位測試圖樣的可能步驟序列。在圖6中數(shù)據(jù)位測試圖樣的數(shù)值在第一步驟為0000，在以下各步驟為0001，0011，0111，而在最后一步驟為1111。在此，在t10步驟中，至少數(shù)據(jù)位D0應(yīng)該具有數(shù)值0，而其余位D1，D2，D3的數(shù)值可以自由選擇并用標(biāo)志“d”來表示。在圖7中數(shù)據(jù)位測試圖樣的數(shù)值在第一步驟為1111，在以下各步驟為1110，1100，1000，而在最后一步驟為0000。在此，在t10步驟中，至少數(shù)據(jù)位D0應(yīng)該具有數(shù)值1，而其余位D1、D2、D3的數(shù)值可以自由選擇并用標(biāo)志“d”來表示。在圖8中數(shù)據(jù)位測試圖樣的數(shù)值在第一步驟為0000，在以下各步驟為1000、1100、1110，而在最后一步驟為1111。在此，在t10步驟中，至少數(shù)據(jù)位D3應(yīng)該具有數(shù)值0，而其余位D0、D1、D2的數(shù)值可以自由選擇并用標(biāo)志“d”來表示。在圖9中數(shù)據(jù)位測試圖樣的數(shù)值在第一步驟為1111，在以下的步驟為0111、0011、0001，而在最后一步驟為0000。在此，在t10步驟中，至少數(shù)據(jù)位D3應(yīng)該具有數(shù)值1，而其余位D0、D1、D2的數(shù)值可以自由選擇并用標(biāo)志“d”來表示。
現(xiàn)在對于一個檢驗(yàn)過程可以很容易地任意組合在圖2至5中所示的地址位測試圖樣步驟序列和在圖6至9中所示的數(shù)據(jù)位測試圖樣步驟序列。例如這樣的組合是可能的，即，在第一寫步驟和讀步驟序列中，將圖3所示的地址位測試圖樣寫進(jìn)要被測試的存儲器組件的地址總線，而在對應(yīng)的寫步驟序列中，將圖8所示的數(shù)據(jù)位測試圖樣寫進(jìn)要被測試的存儲器組件的地址總線。此外按照本發(fā)明的方法也可以應(yīng)用于具有任意寬度的地址和數(shù)據(jù)總線的測試。這一點(diǎn)還將在下面借助于圖15至21進(jìn)一步解釋。
在下面，圖10至14分別以4位寬的地址總線和4位寬的數(shù)據(jù)總線為例，來解釋用于下述情況的按照本發(fā)明的測試位圖樣的序列，即地址總線或數(shù)據(jù)總線的線路中的一條線路存在錯誤。已經(jīng)解釋過的“斷開0”和“斷開1”例如作為錯誤類型示出。
圖10給出了在數(shù)據(jù)總線的地址線A0具有錯誤“斷路0”的情況下，按照本發(fā)明的測試位圖樣的序列。在寫步驟和讀步驟中以數(shù)值出現(xiàn)在地址和數(shù)據(jù)總線線路A0和D0上的錯誤情況相對于圖1中“正常情況”的偏差通過圓圈來表示。由于A0這條線路接收到“斷路0”錯誤，在步驟t1至t4和t6至t11中，A0保持為二進(jìn)制數(shù)值0而不是數(shù)值1。這一點(diǎn)導(dǎo)致在步驟t0、t1和t5、t6中相同存儲單元以錯誤方式觸發(fā)。因此在步驟t1中數(shù)據(jù)位測試圖樣0001被寫進(jìn)這個單元，由此在上一步驟t0中寫進(jìn)的數(shù)據(jù)位測試圖樣0000得到修改。這個過程尤其在讀步驟t5中得到探測，因?yàn)榇藭r不是數(shù)據(jù)位圖樣0000而是數(shù)據(jù)位圖樣0001被讀出。在讀步驟t5至t9和t11中獲得的數(shù)據(jù)位圖樣的序列及其與圖1所示“正常情況”的偏差(即產(chǎn)生的錯誤圖像)是地址總線接線A0上的一種典型錯誤。這種錯誤可以在檢驗(yàn)步驟序列中，例如通過所獲得的數(shù)據(jù)位圖樣與數(shù)據(jù)庫中的數(shù)據(jù)位錯誤圖樣的圖樣比較而被探測到。
此外，圖11給出了按照本發(fā)明的測試位圖樣在數(shù)據(jù)總線的數(shù)據(jù)線路D0具有錯誤“斷路0”的情況下的序列。在寫步驟和讀步驟中以數(shù)值出現(xiàn)在數(shù)據(jù)總線接線D0上的錯誤情況相對于圖1中“正常情況”的偏差通過圓圈來表示。由于D0這條線路接收到“斷路0”錯誤，在步驟t1至t4和t6至t11 D0中保持為二進(jìn)制數(shù)值0而不是數(shù)值1。這一點(diǎn)導(dǎo)致在步驟t1至t4中以錯誤方式將數(shù)據(jù)位測試圖樣0000、0010、0110、1110來代替數(shù)據(jù)位測試圖樣0001、0011、0111、1111寫進(jìn)各地址化的單元。這個過程尤其在讀步驟t5至t9和t11中得到探測。在讀步驟t5至t9和t11中獲得的數(shù)據(jù)位圖樣及其與圖1“正常情況”的偏差(即產(chǎn)生的錯誤圖像)是數(shù)據(jù)總線接線D0上的一種典型錯誤。這種錯誤可以在檢驗(yàn)步驟序列中，例如通過所獲得的數(shù)據(jù)位圖樣與數(shù)據(jù)庫中的數(shù)據(jù)位錯誤圖樣的圖樣比較而被探測到。
此外，圖12給出了按照本發(fā)明的測試位圖樣在地址總線的地址線路A0具有錯誤“斷路1”的情況下的序列。在寫步驟和讀步驟中以數(shù)值出現(xiàn)在地址和數(shù)據(jù)總線線路A0、D0上的錯誤情況相對于圖1中“正常情況”的偏差通過圓圈來表示。由于A0這條線路接收到“斷路1”錯誤，在步驟t0和t5中保持為二進(jìn)制數(shù)值1而不是數(shù)值0。這一點(diǎn)導(dǎo)致在步驟t0、t1和t5、t6和t10、t11中相同存儲單元以錯誤方式觸發(fā)。因此在步驟t1中數(shù)據(jù)位測試圖樣0001寫進(jìn)這個單元，由此寫進(jìn)上一步驟t0中的數(shù)據(jù)位測試圖樣0000得到修改。這個過程尤其在讀步驟t5中得到探測，因?yàn)榇藭r不是數(shù)據(jù)位圖樣0000而是數(shù)據(jù)位圖樣0001被讀出。在讀步驟t5至t9和t11中獲得的數(shù)據(jù)位圖樣及其與圖1“正常情況”的偏差(即產(chǎn)生的錯誤圖像)是地址總線接線A0上的一種典型錯誤。這種錯誤可以在檢驗(yàn)步驟序列中，例如通過所獲得的數(shù)據(jù)位圖樣與數(shù)據(jù)庫中的數(shù)據(jù)錯誤圖樣的圖樣比較而被探測到。
此外，圖13給出了按照本發(fā)明的測試位圖樣在數(shù)據(jù)總線的數(shù)據(jù)線路D0具有錯誤“斷路1”的情況之下的序列。在寫步驟和讀步驟中以數(shù)值出現(xiàn)在數(shù)據(jù)總線線路D0上的錯誤情況相對于圖1中“正常情況”的偏差通過圓圈來表示。由于D0這條線路接收到“斷路1”錯誤，在步驟t5、t10和t11 D0中保持為二進(jìn)制數(shù)值1而不是數(shù)值0。這一點(diǎn)導(dǎo)致在步驟t0和t10中以錯誤方式將數(shù)據(jù)位測試圖樣0001和1111代替數(shù)據(jù)位測試圖樣0000和1110而寫進(jìn)各地址化的單元。這個過程尤其在讀步驟t5和t11中得到探測。在讀步驟t5至t9和t11中獲得的數(shù)據(jù)位圖樣及其與圖1“正常情況”的偏差(即產(chǎn)生的錯誤圖像)是數(shù)據(jù)總線接線D0上的一種典型錯誤。這種錯誤可以在檢驗(yàn)步驟序列中，例如通過所獲得的數(shù)據(jù)位圖樣與數(shù)據(jù)庫中的數(shù)據(jù)錯誤圖樣的圖樣比較而被探測到。
最后，圖14給出了在圖10、11、12、13所示實(shí)施例中以在步驟t5至t9和t11中被讀出的數(shù)據(jù)位圖樣的形式所獲得的錯誤圖像I、II、III、IV的總況。四種情況下的數(shù)據(jù)位圖樣的不同性一目了然。因此與存在何種類型的錯誤無關(guān)，即不管是否存在錯誤“斷路0”、“斷路1”、“粘連0”或“粘連1”，在測試步驟序列中，出現(xiàn)錯誤的線路都可以明確地分辨出來?，F(xiàn)在可以對這條線路進(jìn)行修理。
本發(fā)明的方法當(dāng)然也可以以同樣的方式去識別和明確地定位圖1至4所示實(shí)施例中地址和數(shù)據(jù)總線的其它地址和數(shù)據(jù)線路A1、A2、A3和D1、D2、D3上的錯誤連接。
此外，本發(fā)明的方法尤其在具有不同總線寬度的地址和數(shù)據(jù)總線的可寫存儲器組件上的應(yīng)用不受局限。這一點(diǎn)通過下面圖15至21所示的實(shí)施例來詳細(xì)解釋。圖15、16、17給出了具有不同總線寬度的地址和數(shù)據(jù)總線的所謂“正常情況”的實(shí)施例，即地址和數(shù)據(jù)總線沒有有錯誤的線路。在此，圖15以6位寬的地址總線和4位寬的數(shù)據(jù)總線為例、圖16以6位寬的數(shù)據(jù)總線和4位寬的地址總線為、而圖17以9位寬的地址總線和4位寬的數(shù)據(jù)總線為例，分別示出了按照本發(fā)明的地址和數(shù)據(jù)位測試圖樣的一個序列。
在圖15所示實(shí)施例中，地址總線具有位A0、A1至A5，而數(shù)據(jù)總線具有位D0、D1至D3。因此地址總線比數(shù)據(jù)總線具有更寬的可利用總線寬度。在按照本發(fā)明的檢驗(yàn)方法中，首先在第一寫步驟序列t0至t4中所有的數(shù)據(jù)總線位D0至D3以及地址總線的那些具有與數(shù)據(jù)總線位對應(yīng)的位，即位A0至A3被賦于地址和數(shù)據(jù)位測試圖樣。接著是讀步驟序列t5至t9，在此在地址和數(shù)據(jù)總線取數(shù)位的選擇與上面的寫步驟相同。然后有利的是，再加入附加寫步驟t10和附加讀步驟t11。
那些大于數(shù)據(jù)總線最高位的地址總線位，在圖15所示實(shí)施例中為地址總線位A4、A5，在檢驗(yàn)過程這一階段還沒有得到考慮。因此這些位在圖5中用“d”，即“無關(guān)”標(biāo)志來賦值。以此來表示任意的二進(jìn)制數(shù)值。如果在寫步驟t0至t4的各步驟中這些數(shù)值被一次給定，尤其是至少在下面的讀步驟t5至t9保持不變，則是有利的。
直到包括步驟11本方法的過程都對應(yīng)于圖1的所示實(shí)施例，因此不再解釋。如果到此時沒有能夠識別出錯誤圖像，位A0至A3和D0至D3就被檢驗(yàn)并可以判定為無錯誤。
現(xiàn)在為了檢驗(yàn)高于地址或數(shù)據(jù)總線各最高位的數(shù)值的地址或數(shù)據(jù)總線位，按照本發(fā)明至少要執(zhí)行寫步驟、讀步驟和檢驗(yàn)步驟的第二序列。因?yàn)樵趫D15的所示實(shí)施例中地址總線位超過數(shù)據(jù)總線位，因此還要檢驗(yàn)地址位A4和A5。為此需要寫步驟t2、t13、t14、……讀步驟t15、t16、t17的第二序列和一個沒有詳細(xì)示出的檢驗(yàn)步驟序列。
在此，地址或數(shù)據(jù)總線的那些具有更高數(shù)值的位由按照本發(fā)明所選擇的地址或數(shù)據(jù)位測試圖樣所賦值。此外，數(shù)據(jù)或地址總線的那些相鄰位用按照本發(fā)明所選擇的地址和數(shù)據(jù)位測試圖樣所賦值，這些相鄰位在第一寫步驟、讀步驟和檢驗(yàn)步驟序列中已經(jīng)用地址或數(shù)據(jù)位測試圖樣所賦值，從這組的最低或最高位開始，這些相鄰位的數(shù)量與具有更高數(shù)值的位的數(shù)量相對應(yīng)。在圖15的所示實(shí)施例中，這一點(diǎn)導(dǎo)致在寫步驟t12、t13、t14中地址總線位A4、A5用地址位測試圖樣所賦值，而數(shù)據(jù)總線位D0、D1用數(shù)據(jù)位測試圖樣所賦值。因?yàn)槠溆嗟奈灰呀?jīng)檢驗(yàn)過，因此其二進(jìn)制數(shù)值是任意的，在圖15中仍然用“d”來表示。在接著的讀步驟t15、t16中，以地址和數(shù)據(jù)總線相同的位取數(shù)。緊接著可以在另一檢驗(yàn)步驟序列中檢驗(yàn)是否出現(xiàn)錯誤圖像。然后為了定位地址線路A0，A1中的任一條上可能出現(xiàn)的錯誤，尤其可以與數(shù)據(jù)位錯誤圖樣進(jìn)行比較。位A4、A5的檢驗(yàn)可以與下述情況相比較，即，地址和數(shù)據(jù)總線具有一致的字寬，在圖15的所示實(shí)施例中寬度為兩位Ay、Az、Dy、Dz。
在圖16所示實(shí)施例中，數(shù)據(jù)總線寬6位而地址總線寬4位。由于檢驗(yàn)方法可以與圖15所示情況相似地進(jìn)行，所以在圖16中出于簡化原因只示出了前三個寫步驟t0、t1、t2。
最后，圖17以A0至A8位9位寬的地址總線和D0至D3位4位寬的數(shù)據(jù)總線為例給出了按照本發(fā)明的另一組地址和數(shù)據(jù)位測試圖樣。在此，在寫步驟t0至t11中進(jìn)行的檢驗(yàn)方法同樣對應(yīng)于圖1中所示實(shí)施例中的情況。在各寫步驟、讀步驟和檢驗(yàn)步驟序列中，地址總線位A0至A3和數(shù)據(jù)總線位D0至D3得到檢驗(yàn)。在這一階段，較高的地址總線位A4至A8還沒有得到考慮，在圖17中仍然用“d”表示。如果地址和數(shù)據(jù)總線A0至A3和D0至D3沒有缺陷，首先加入第二寫步驟序列t12至t16、第二讀步驟序列t17至t21和沒有詳細(xì)示出的第二檢驗(yàn)步驟序列。在此，為了檢驗(yàn)地址位A4至A7，這些位和數(shù)據(jù)總線位D0至D3以對應(yīng)于目前所解釋的方法用按照本發(fā)明所選擇的地址和數(shù)據(jù)位測試圖樣來賦值。在這一階段，更高的地址總線位A8還沒有得到考慮。此外在這一階段不再檢驗(yàn)在已經(jīng)檢驗(yàn)過的地址總線位A0至A3。所有這些位在圖17中同樣用“d”所表示。如果地址總線位A4至A7沒有缺陷，就加入最后一序列的兩個寫步驟t22、t23，最后一序列的兩個讀步驟t24、t25和沒有詳細(xì)示出的最后一序列檢驗(yàn)步驟。這些用來檢驗(yàn)最高地址位A8。同時在圖17中位D1至D3和A0至A7用“d”所表示，因?yàn)檫@些位已經(jīng)在上面的步驟中檢驗(yàn)過。
最后，在圖18至21中分別以6位寬的地址總線和4位寬的數(shù)據(jù)總線為例示出了對高于數(shù)據(jù)總線最高位D3的數(shù)值的地址線路的檢驗(yàn)。在圖18至21中，這些位是地址位A4、A5，這些位通過第二寫步驟序列t12、t13、t14和第二讀步驟序列t15、t16、t17得到檢驗(yàn)。在此假定，地址位A0至A3和數(shù)據(jù)位D0至D3在各自的第一寫步驟、讀步驟和檢驗(yàn)步驟序列中得到檢驗(yàn)并且沒有缺陷。該第一步驟序列對應(yīng)于例如在圖1或15所示實(shí)施例中的步驟t0至t11，因此不必再解釋一次。
在圖18至21中假設(shè)，屬于兩個地址位A4或A5的線路中的一條或其與從屬電子電路的接線具有一個錯誤。作為錯誤類型例如還選擇已經(jīng)解釋過的錯誤“斷路0”和“斷路1”。此外，在各寫步驟和讀步驟中，出現(xiàn)在地址和數(shù)據(jù)總線的線路位A4、A5、D0、D1上的錯誤情況相對于例如在圖1所示“正常情況”的偏差仍然用圓圈來表示。
圖18給出了按照本發(fā)明的測試位圖樣步驟序列在地址總線的地址線路A4存在錯誤“斷路0”的情況下的部分步驟。由于A4這條線路接收到“斷路0”錯誤，在步驟t13、t14和t16、t17中，A4中保持為二進(jìn)制數(shù)值0而不是數(shù)值1。這一點(diǎn)導(dǎo)致在步驟t12、t13和t15、t16中，相同存儲單元以錯誤方式被觸發(fā)。因此在步驟t13中，數(shù)據(jù)位測試圖樣dd01寫進(jìn)這個單元，由此寫進(jìn)上一步驟t12中的數(shù)據(jù)位測試圖樣dd00得到改寫。這個過程尤其在讀步驟t15中得到探測，因?yàn)樵诖俗x出的是數(shù)據(jù)位圖樣dd01而不是數(shù)據(jù)位圖樣dd00。在讀步驟t15至t17中獲得的數(shù)據(jù)位圖樣及其與例如圖1“正常情況”的偏差(即產(chǎn)生的錯誤圖像)是地址線路A4上的一種典型錯誤。這種錯誤可以在檢驗(yàn)步驟序列中，例如通過所獲得的數(shù)據(jù)位圖樣與數(shù)據(jù)庫中的數(shù)據(jù)位錯誤圖樣的圖樣比較而被探測到。
圖19給出了按照本發(fā)明的測試位圖樣序列在地址總線的地址線路A4存在錯誤“斷路1”的情況下的部分步驟。由于A4這條線路接收到“斷路1”錯誤，在步驟t12和t15中，A4保持為二進(jìn)制數(shù)值1而不是數(shù)值0。這一點(diǎn)導(dǎo)致在步驟t12、t13和t15、t16中，相同存儲單元以錯誤方式被觸發(fā)。因此在步驟t13中，數(shù)據(jù)位測試圖樣dd01又被寫進(jìn)這個單元，由此寫進(jìn)上一步驟t12中的數(shù)據(jù)位測試圖樣dd00得到改寫。這個過程尤其在讀步驟t15中得到探測，因?yàn)樵诖俗x出的是數(shù)據(jù)位圖樣dd01，而不是數(shù)據(jù)位圖樣dd00。在讀步驟t15至t17中獲得的數(shù)據(jù)位圖樣及其與例如圖1“正常情況”的偏差(即產(chǎn)生的錯誤圖像)同樣是地址線路A4上的一種典型錯誤。
圖20給出了按照本發(fā)明的測試位圖樣序列在地址總線的地址線路A5存在錯誤“斷路0”的情況下的部分步驟。由于A5這條線路接收到“斷路0”錯誤，在步驟t14和t17中，A4保持為二進(jìn)制數(shù)值0而不是數(shù)值1。這一點(diǎn)導(dǎo)致在步驟t13、t14和t16、t17中，相同存儲單元以錯誤方式被觸發(fā)。因此在步驟t14中，數(shù)據(jù)位測試圖樣dd11被寫進(jìn)這個單元，由此寫進(jìn)上一步驟t13中的數(shù)據(jù)位測試圖樣dd01得到改寫。這個過程尤其在讀步驟t16中得到探測，因?yàn)樵诖俗x出的是數(shù)據(jù)位圖樣dd11，而不是數(shù)據(jù)位圖樣dd01。在讀步驟t15至t17中獲得的數(shù)據(jù)位圖樣及其與例如圖1“正常情況”的偏差(即產(chǎn)生的錯誤圖像)是地址線路A5上的一種典型錯誤。
最后圖21給出了按照本發(fā)明的測試位圖樣序列在地址總線的地址線路A5存在錯誤“斷路1”的情況下的部分步驟。由于A5這條線路接收到“斷路1”錯誤，在步驟t12、t13和t15、t16中，A5保持為二進(jìn)制數(shù)值1而不是數(shù)值0。這一點(diǎn)導(dǎo)致在步驟t13、t14和t16、t17中，相同存儲單元以錯誤方式被觸發(fā)。因此在步驟t14中，數(shù)據(jù)位測試圖樣dd11被寫進(jìn)這個單元，由此寫進(jìn)上一步驟t13中的數(shù)據(jù)位測試圖樣dd01得到改寫。這個過程尤其在讀步驟t16中得到探測，因?yàn)樵诖俗x出的是數(shù)據(jù)位圖樣dd11，而不是數(shù)據(jù)位圖樣dd01。在讀步驟t15至t17中獲得的數(shù)據(jù)位圖樣及其與例如圖1“正常情況”的偏差(即產(chǎn)生的錯誤圖像)是地址線路A5上的一種典型錯誤。
對于在實(shí)踐中經(jīng)常出現(xiàn)的地址總線寬度寬于或等于數(shù)據(jù)總線寬度的這種情況，在應(yīng)用本發(fā)明的方法時所需要的對要被檢驗(yàn)集成電路的寫和讀操作的數(shù)量AN可以用關(guān)系式來確定
其中ABB為地址總線寬度，DBB為數(shù)據(jù)總線寬度當(dāng)DBB≥ABB時，即數(shù)據(jù)總線寬度寬于或等于地址總線寬度時，則必須對換上式中的因子DBB和ABB。
權(quán)利要求
1.一種測試地址和數(shù)據(jù)總線上可讀寫的集成電子電路、尤其是存儲器組件的接觸接線的方法，其中，A.在至少第一寫步驟序列中(t0…t4)中，逐步地用所選擇的地址位測試圖樣(·、0011、·)給地址總線(A0、A1、·)賦值，而在數(shù)據(jù)總線(D0、D1、·)上所選擇的數(shù)據(jù)位測試圖樣(·、1100、·)被寫進(jìn)電路，B.在至少第一讀步驟序列中(t5…t9)中，逐步地用所選擇的地址位測試圖樣(·、0011、·)給地址總線(A0、A1、·)賦值，而在數(shù)據(jù)總線(D0、D1、·)上所屬的數(shù)據(jù)位圖樣(·、1100、·)從電路中讀出，C.在至少第一檢驗(yàn)步驟序列中被讀出的數(shù)據(jù)位圖樣與所選擇的數(shù)據(jù)位測試圖樣相比較，在出現(xiàn)偏差時，尤其是通過與地址和數(shù)據(jù)位錯誤圖樣的圖樣比較，地址總線(A0、A1、·)或數(shù)據(jù)總線(D0、D1、·)中的錯誤線路被定位，其特征為，D.這樣來選擇地址和數(shù)據(jù)位測試圖樣，i)在第一寫步驟或讀步驟序列的第一步驟(t0或t5)中，地址位測試圖樣的位具有第一個一致的二進(jìn)制數(shù)值(0000或1111)，ii)在第一寫步驟序列的第一步驟(t0)中，數(shù)據(jù)位測試圖樣的位具有第二個一致的二進(jìn)制數(shù)值(0000或1111)，iii)從地址或數(shù)據(jù)位測試圖樣中的最低位或最高位開始，在各寫步驟或讀步驟序列(t1、t2、t3或t6、t7、t8)的每下一步驟中，將各相鄰位賦值為與上一步驟(·、0011、·或·、1100、·)相比互補(bǔ)的二進(jìn)制數(shù)值(·、0111、·或·、1000、·)，iv)在寫步驟序列或讀步驟序列中的最后一步驟(t4；t9)中，地址或數(shù)據(jù)位測試圖樣的所有位都具有對于各自第一步驟互補(bǔ)的二進(jìn)制數(shù)值(1111或0000)。
2.根據(jù)權(quán)利要求1所述的方法，其中，為了檢驗(yàn)地址總線位(A5、A4)或數(shù)據(jù)總線位(D5、D4)，其數(shù)值超過數(shù)據(jù)總線最高位(D3)或地址總線最高位(A3)，A.至少執(zhí)行第二寫步驟、讀步驟和測試步驟序列(t12…t17)，B.用所選擇的地址和數(shù)據(jù)位測試圖樣對下述位進(jìn)行賦值i)那些具有更高數(shù)值的地址或數(shù)據(jù)總線位(A5、A4；D5、D4)，以及ii)那些相鄰的數(shù)據(jù)或地址總線的位(D1、D0、·)，這些位a)在第一寫步驟、讀步驟和測試步驟序列(t0…t9)中已經(jīng)用地址或數(shù)據(jù)位測試圖樣賦值，b)從這一組的各最低或最高位開始，這些位的數(shù)量與更高數(shù)值的位的數(shù)量相對應(yīng)。
3.根據(jù)權(quán)利要求1或2所述的方法，其中，A)緊接著在用于同樣的地址和數(shù)據(jù)總線位(A0、A1、…；D0、D1…)的第一寫步驟、讀步驟和測試步驟序列(t0…t9)中，執(zhí)行各自的一個附加寫步驟、讀步驟和測試步驟(t10、t11)，其中至少B)數(shù)據(jù)位測試圖樣這樣來選擇，在附加的寫步驟(t10)中至少數(shù)據(jù)位測試圖樣的位(D0)與一個數(shù)據(jù)位測試圖樣的位具有相同的二進(jìn)制數(shù)值，后一個數(shù)據(jù)位測試圖樣的二進(jìn)制數(shù)值在第二寫步驟(t2)中與第一寫步驟(t1)相比是互補(bǔ)的。
全文摘要
一種測試可讀寫的集成電子電路,尤其是存儲器組件的總線接線的方法。這樣來選擇地址和數(shù)據(jù)位測試圖樣,在寫步驟或讀步驟序列的第一步驟中,地址位測試圖樣的位具有第一個二進(jìn)制數(shù)值,而在寫步驟序列的第一步驟中數(shù)據(jù)位測試圖樣的位具有第二個數(shù)值,此后每一步驟從最低位或最高位開始,各相鄰位賦值為與上一步驟相比互補(bǔ)的二進(jìn)制數(shù)值,直至在最后一步驟中,地址或數(shù)據(jù)位測試圖樣的所有位都具有互補(bǔ)的數(shù)值。
文檔編號G06F12/16GK1276085SQ98810224
公開日2000年12月6日 申請日期1998年10月21日 優(yōu)先權(quán)日1997年11月3日
發(fā)明者安德烈亞斯·迪克曼, 馬庫斯·唐德勒 申請人:因菲尼奧恩技術(shù)股份公司