專利名稱：使用字線耦合的用于存儲(chǔ)器的多趟次編程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器由于用于各種電子器件中而變得日益流行。例如，非易失性半導(dǎo)體存儲(chǔ)器用在蜂窩電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備和其它設(shè)備中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃速存儲(chǔ)器是其中最流行的非易失性半導(dǎo)體存儲(chǔ)器。與傳統(tǒng)的完全特征化的EEPROM不同，對(duì)于閃速存儲(chǔ)器(其也是一類EEPR0M)，能夠在一個(gè)步驟中擦除整個(gè)存儲(chǔ)器陣列的內(nèi)容或存儲(chǔ)器的一部分的內(nèi)容。
傳統(tǒng)EEPROM和閃速存儲(chǔ)器二者皆利用了位于半導(dǎo)體襯底中的溝道區(qū)域之上并與之隔離的浮置柵極。浮置柵極位于源區(qū)與漏區(qū)之間?？刂茤艠O設(shè)在浮置柵極之上且與之隔離。因此形成的晶體管的閾值電壓(Vth)受浮置柵極上保持的電荷量控制。也就是說(shuō)，在晶體管被導(dǎo)通以允許其源極與漏極之間傳導(dǎo)之前必須施加到控制柵極的電壓的最小量受浮置柵極上的電荷水平控制。
一些EEPROM和閃速存儲(chǔ)器器件具有用于存儲(chǔ)兩個(gè)電荷范圍的浮置柵極，因此，存儲(chǔ)器元件可以在兩個(gè)狀態(tài)(例如被擦除狀態(tài)和被編程狀態(tài))之間被進(jìn)行編程/擦除。因?yàn)槊恳淮鎯?chǔ)器元件能夠存儲(chǔ)一比特?cái)?shù)據(jù)，所以這樣的閃速存儲(chǔ)器器件有時(shí)被稱為二進(jìn)制閃速存儲(chǔ)器器件。
通過(guò)標(biāo)識(shí)多個(gè)不同的被允許的/有效編程的閾值電壓范圍，可實(shí)現(xiàn)多狀態(tài)(也稱為多電平)閃速存儲(chǔ)器器件。每一不同的閾值電壓范圍與關(guān)于存儲(chǔ)器器件中編碼的數(shù)據(jù)比特集合的預(yù)定值對(duì)應(yīng)。例如，當(dāng)每個(gè)存儲(chǔ)器元件能夠被置于與四個(gè)不同閾值電壓范圍對(duì)應(yīng)的四個(gè)離散電荷帶之一時(shí)，該存儲(chǔ)器元件能夠存儲(chǔ)兩個(gè)數(shù)據(jù)比特。
通常，在編程操作期間施加到控制柵極的編程電壓VreM被施加作為隨著時(shí)間而幅度增加的脈沖序列。在一種可能的方法中，各脈沖的幅度隨著每一后續(xù)脈沖而增加預(yù)定步長(zhǎng)大小，例如0.2-0. 4V。VreM可被施加到閃速存儲(chǔ)器元件的控制柵極。在編程脈沖之間的時(shí)段中，可執(zhí)行驗(yàn)證操作。也就是說(shuō)，在連續(xù)的編程脈沖之間讀取被并行編程的元件組中的每一元件的編程電平，以確定該編程電平是否等于或大于該元件被編程到的驗(yàn)證電平。對(duì)于多狀態(tài)閃速存儲(chǔ)器元件的陣列，可對(duì)于元件的每一狀態(tài)執(zhí)行驗(yàn)證步驟，以確定該元件是否已到達(dá)其與數(shù)據(jù)關(guān)聯(lián)的驗(yàn)證電平。例如，能夠以四個(gè)狀態(tài)存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)器元件可能需要關(guān)于三個(gè)比較點(diǎn)執(zhí)行驗(yàn)證操作。
此外，當(dāng)對(duì)EEPROM或閃速存儲(chǔ)器器件(例如NAND串中的NAND閃速存儲(chǔ)器器件) 編程時(shí)，通常，VreM被施加到控制柵極且比特線接地，導(dǎo)致來(lái)自單元或存儲(chǔ)器元件(例如存儲(chǔ)元件)的溝道的電子被注入浮置柵極。當(dāng)電子在浮置柵極中累積時(shí)，浮置柵極變?yōu)樨?fù)向充電，并且存儲(chǔ)器元件的閾值電壓提升，從而存儲(chǔ)器元件被看作處于被編程狀態(tài)。
仍成問(wèn)題的一個(gè)事項(xiàng)是編程精度。編程處理需要精確，從而能夠以高保真度讀回?cái)?shù)據(jù)。例如，將閾值電壓范圍靠近在一起的多電平器件為誤差留下很少空間。許多變量，包括產(chǎn)生電容耦合的其它未被選擇的存儲(chǔ)元件的被編程數(shù)據(jù)狀態(tài)，可導(dǎo)致對(duì)選擇的存儲(chǔ)元件編程時(shí)不精確。相應(yīng)地，需要改善編程精度的技術(shù)。

發(fā)明內(nèi)容
本發(fā)明通過(guò)提供一種用于通過(guò)在多趟次編程處理(multi-pass programming process)期間補(bǔ)償電容耦合以改進(jìn)非易失性存儲(chǔ)中的編程精度的方法，解決上述及其它問(wèn)題。
在一個(gè)實(shí)施例中，一種用于操作非易失性存儲(chǔ)的方法包括對(duì)串聯(lián)存儲(chǔ)元件的集合中的特定存儲(chǔ)元件執(zhí)行編程和驗(yàn)證操作，以將該特定存儲(chǔ)元件的閾值電壓提升到第一驗(yàn)證電平，并且在該驗(yàn)證操作期間，將第一趟次電壓(pass voltage)施加到所述串聯(lián)存儲(chǔ)元件的集合中的特定存儲(chǔ)元件的相鄰存儲(chǔ)元件。該方法還包括隨后，對(duì)所述相鄰存儲(chǔ)元件執(zhí)行編程和驗(yàn)證操作，以提升所述相鄰存儲(chǔ)元件的閾值電壓。該方法還包括隨后，對(duì)所述特定存儲(chǔ)元件執(zhí)行進(jìn)一步的編程和驗(yàn)證操作，以將所述特定存儲(chǔ)元件的閾值電壓提升到所述第一驗(yàn)證電平之上的第二驗(yàn)證電平，在所述進(jìn)一步的驗(yàn)證操作期間，將與所述第一趟次電壓不同的第二趟次電壓施加到所述相鄰存儲(chǔ)元件。
在另一實(shí)施例中，一種用于操作非易失性存儲(chǔ)的方法包括執(zhí)行一多趟次編程處理中的一個(gè)趟次，包括對(duì)串聯(lián)存儲(chǔ)元件的集合中的特定存儲(chǔ)元件交替地進(jìn)行編程和驗(yàn)證，所述驗(yàn)證包括將第一驗(yàn)證電壓集合施加到所述特定存儲(chǔ)元件，而將第一趟次電壓施加到所述串聯(lián)存儲(chǔ)元件的集合中的該特定存儲(chǔ)元件的相鄰存儲(chǔ)元件。該方法還包括隨后，執(zhí)行該多趟次編程處理中的另一趟次，包括對(duì)所述特定存儲(chǔ)元件交替地進(jìn)行編程和驗(yàn)證，對(duì)所述另一趟次的驗(yàn)證包括將與第一驗(yàn)證電壓集合至少部分不同的第二驗(yàn)證電壓集合施加到所述特定存儲(chǔ)元件，而將與所述第一趟次電壓不同的第二趟次電壓施加到所述相鄰存儲(chǔ)元件。 在另一實(shí)施例中，一種用于操作非易失性存儲(chǔ)的方法包括執(zhí)行一多趟次編程處理中的一趟次，包括將編程電壓施加到字線集合中的特定字線，隨后對(duì)其施加第一驗(yàn)證電壓集合，并且在施加該第一驗(yàn)證電壓集合時(shí)將第一趟次電壓施加到所述特定字線的相鄰字線，該字線集合與存儲(chǔ)元件的集合通信。該方法還包括隨后，執(zhí)行該多趟次編程處理的另一趟次，包括將編程電壓施加到所述特定字線，隨后對(duì)其施加第二驗(yàn)證電壓集合，并且在施加所述第二驗(yàn)證電壓集合時(shí)將第二趟次電壓施加到相鄰字線，所述第二驗(yàn)證電壓集合至少部分與所述第一驗(yàn)證電壓集合不同。
在另一實(shí)施例中，非易失性存儲(chǔ)裝置包括存儲(chǔ)元件集合和至少一個(gè)控制電路。所述至少一個(gè)控制電路對(duì)串聯(lián)存儲(chǔ)元件的集合中的特定存儲(chǔ)元件執(zhí)行編程和驗(yàn)證操作，以將所述特定存儲(chǔ)元件的閾值電壓提升到第一驗(yàn)證電平，并且在所述驗(yàn)證操作期間，將第一趟次電壓施加到所述串聯(lián)存儲(chǔ)元件的集合中的特定存儲(chǔ)元件的相鄰存儲(chǔ)元件。所述至少一個(gè)控制電路隨后對(duì)所述相鄰存儲(chǔ)元件執(zhí)行編程和驗(yàn)證操作，以提升所述相鄰存儲(chǔ)元件的閾值電壓。所述至少一個(gè)控制電路隨后對(duì)該特定存儲(chǔ)元件執(zhí)行進(jìn)一步的編程和驗(yàn)證操作，以將該特定存儲(chǔ)元件的閾值電壓提升到所述第一驗(yàn)證電平之上的第二驗(yàn)證電平，在所述進(jìn)一步的驗(yàn)證操作期間，將與所述第一趟次電壓不同的第二趟次電壓施加到所述相鄰存儲(chǔ)元件。
還可以提供具有用于執(zhí)行在此提供的方法的可執(zhí)行代碼的相應(yīng)方法、系統(tǒng)和計(jì)算機(jī)或處理器可讀的存儲(chǔ)器件。


圖Ia是NAND串的俯視圖。
圖Ib是圖Ia的NAND串的等效電路圖。
圖Ic是NAND閃速存儲(chǔ)元件陣列的框圖。
圖2描述NAND串的截面圖。
圖3描述存儲(chǔ)元件集合和相關(guān)聯(lián)的字線的編程順序。
圖如描述在編程期間施加到存儲(chǔ)元件的控制柵極的第一示例脈沖訓(xùn)練。
圖4b描述在編程期間施加到存儲(chǔ)元件的控制柵極的第二示例脈沖訓(xùn)練。
圖fe描述使用較低驗(yàn)證電壓的第一編程技術(shù)的第一部分。
圖恥描述使用較高驗(yàn)證電壓的第一編程技術(shù)的第二部分。
圖6a描述使用中間驗(yàn)證電壓的第二編程技術(shù)的第一部分。
圖6b描述使用較低驗(yàn)證電壓的第二編程技術(shù)的第二部分。
圖6c描述使用較高驗(yàn)證電壓的第二編程技術(shù)的第三部分。
圖6d描述使用中間驗(yàn)證電壓和用于C狀態(tài)的較低驗(yàn)證電壓的第三編程技術(shù)的第一部分。
圖6e描述使用用于A狀態(tài)和B狀態(tài)的較低驗(yàn)證電壓的第三編程技術(shù)的第二部分。
圖6f描述使用較高驗(yàn)證電壓的第二編程技術(shù)的第三部分。
圖7a_圖7c描述在所有比特線編程操作期間的存儲(chǔ)元件的集合。
圖7d_圖幾描述在偶奇編程操作期間的存儲(chǔ)元件的集合。
圖描述在編程期間用于示例狀態(tài)的閾值電壓分布。
圖8b針對(duì)大耦合器件和小耦合器件描述示出不同編程趟次之間驗(yàn)證電壓的最優(yōu)變化量的曲線圖。
圖8c針對(duì)大耦合器件和小耦合器件描述在編程期間用于示例狀態(tài)的閾值電壓分布。
圖9a描述在WLn上的第一編程趟次期間的存儲(chǔ)元件的集合，其中在WLn+Ι上提供更低的趟次電壓。
圖9b描述在WLn上的第二編程趟次期間的存儲(chǔ)元件的集合，其中在WLn+Ι上提供更高的趟次電壓。
圖9c描述在WLn上的第一編程趟次期間的存儲(chǔ)元件的集合，其中在WLn+Ι上提供更低的趟次電壓，作為圖9a的替換方式。
圖9d描述在WLn上的第二編程趟次期間的存儲(chǔ)元件的集合，其中在WLn+Ι上提供更高的趟次電壓，作為圖9b的替換方式。
圖IOa在比特線方向上以橫截面圖示出從WLn+Ι到WLn的編程期間的存儲(chǔ)元件的華禹合。
圖IOb描述基于WLn+Ι上的不同趟次電壓在編程期間關(guān)于WLn上的示例狀態(tài)的有效實(shí)際閾值電壓分布。
圖11描述示例編程處理。
圖12a是NAND閃速存儲(chǔ)元件的陣列的框圖。
6 圖12b是使用單個(gè)行/列解碼器和讀取/寫入電路的非易失性存儲(chǔ)器的框圖。
圖13是描述感測(cè)塊的一個(gè)實(shí)施例的框圖。
圖14示出針對(duì)全比特線存儲(chǔ)器架構(gòu)或針對(duì)奇偶存儲(chǔ)器架構(gòu)將存儲(chǔ)器陣列組織成塊的示例。
具體實(shí)施例方式本發(fā)明提供一種用于通過(guò)在多趟次編程處理期間補(bǔ)償電容耦合而改進(jìn)非易失性存儲(chǔ)中的編程精度的方法。
適合于實(shí)現(xiàn)本發(fā)明的存儲(chǔ)器系統(tǒng)的一個(gè)示例使用NAND閃速存儲(chǔ)器結(jié)構(gòu)，其包括在兩個(gè)選擇柵極之間串聯(lián)多個(gè)晶體管。串聯(lián)的晶體管和所述選擇柵極被稱為NAND串。圖Ia 是示出一個(gè)NAND串的俯視圖。圖Ib是其等效電路。NAND串包括串聯(lián)且?jiàn)A在第一選擇柵極 120與第二選擇柵極122之間的四個(gè)晶體管100、102、104和106。選擇柵極120門控NAND 串與比特線1 的連接。選擇柵極122門控NAND串與源極線1 的連接。通過(guò)將適當(dāng)?shù)碾妷菏┘拥娇刂茤艠O120CG控制選擇柵極120。通過(guò)將適當(dāng)?shù)碾妷菏┘拥娇刂茤艠O122CG控制選擇柵極122。晶體管100、102、104和106中的每一個(gè)具有控制柵極和浮置柵極。晶體管100具有控制柵極100CG和浮置柵極loore。晶體管102包括控制柵極102CG和浮置柵極102TO。晶體管104包括控制柵極104CG和浮置柵極104TO。晶體管106包括控制柵極 106CG和浮置柵極106TO?？刂茤艠OIOOCG連接到(或者是)字線WL3(其中，WL表示“字線”)，控制柵極102CG連接到字線WL2，控制柵極104CG連接到WL1，且控制柵極106CG連接到mi)。在一個(gè)實(shí)施例中，晶體管100、102、104和106均是存儲(chǔ)元件，也被稱為存儲(chǔ)器單元。在其它實(shí)施例中，存儲(chǔ)元件可包括多個(gè)晶體管，或者可以與描述的不同。選擇柵極120 連接到選擇線S⑶。選擇柵極122連接到選擇線SGS。
圖Ic是描述三個(gè)NAND串的電路圖。使用NAND結(jié)構(gòu)的閃速存儲(chǔ)器系統(tǒng)的典型架構(gòu)會(huì)包括若干NAND串。例如，在具有多得多的NAND串的存儲(chǔ)器陣列中示出三個(gè)NAND串320、 340和360。NAND串中的每一個(gè)包括兩個(gè)選擇柵極和四個(gè)存儲(chǔ)元件。雖然為了簡(jiǎn)明示出四個(gè)存儲(chǔ)元件，但現(xiàn)代NAND串可具有例如多達(dá)三十二或六十四個(gè)存儲(chǔ)元件。
例如，NAND串320包括選擇柵極322和327以及存儲(chǔ)元件323-326，NAND串340 包括選擇柵極342和；347以及存儲(chǔ)元件；343-；346，NAND串360包括選擇柵極362和367以及存儲(chǔ)元件363-366。每一 NAND串通過(guò)其選擇柵極(例如選擇柵極327、347或367)連接到源極線。選擇線SGS用于控制源極側(cè)選擇柵極。各個(gè)NAND串320、340和360通過(guò)選擇柵極322、342、362等中的選擇晶體管連接到相應(yīng)的比特線321、341和361。這些選擇晶體管受漏極選擇線SGD控制。在其它實(shí)施例中，選擇線不一定需要共用NAND串；也就是說(shuō)，對(duì)于不同NAND串可提供不同選擇線。WL3連接到用于存儲(chǔ)元件323、343和363的控制柵極。 WL2連接到用于存儲(chǔ)元件324、344和364的控制柵極。連接到用于存儲(chǔ)元件325、345 和365的控制柵極。Wi)連接到用于存儲(chǔ)元件326、346和366的控制柵極?？梢?jiàn)，每一比特線及相應(yīng)的NAND串構(gòu)成該陣列或存儲(chǔ)元件集合的列。字線(WL3、ffL2、ffLl和Wi))構(gòu)成該陣列或集合的行。每一字線連接該行中每一存儲(chǔ)元件的控制柵極。或者，字線自身可以提供控制柵極。例如，WL2提供用于存儲(chǔ)元件324、344和364的控制柵極。實(shí)際上，字線上可以存在幾千個(gè)存儲(chǔ)元件。
每一存儲(chǔ)元件能夠存儲(chǔ)數(shù)據(jù)。例如，當(dāng)存儲(chǔ)一比特?cái)?shù)字?jǐn)?shù)據(jù)時(shí)，存儲(chǔ)元件的可能閾值電壓(Vth)的范圍劃分為兩個(gè)范圍，這兩個(gè)范圍被分配給邏輯數(shù)據(jù)“1”和“0”。在NAND類型閃速存儲(chǔ)器的一個(gè)示例中，在存儲(chǔ)器單元被擦除之后，Vth是負(fù)值，并且定義為邏輯“1”。 在編程操作之后，Vth是正值，并且定義為邏輯“0”。當(dāng)Vth是負(fù)值并且嘗試讀取時(shí)，存儲(chǔ)元件會(huì)導(dǎo)通，以表示存儲(chǔ)有邏輯“ 1 ”。當(dāng)Vth是正值并且嘗試讀取操作時(shí)，存儲(chǔ)元件不會(huì)導(dǎo)通，這表示存儲(chǔ)有邏輯“0”。存儲(chǔ)元件也可以存儲(chǔ)多電平的信息，例如數(shù)字?jǐn)?shù)據(jù)的多個(gè)比特。在此情況下，Vth的范圍劃分為數(shù)據(jù)的電平的數(shù)量。例如，如果存儲(chǔ)四個(gè)級(jí)別的信息，則將存在分配給數(shù)據(jù)值“ 11 ”、“ 10 ”、“ 01 ”和“ 00 ”的四個(gè)Vth范圍。在NAND型存儲(chǔ)器的一個(gè)示例中，在擦除操作之后Vth是負(fù)值，并且定義為“11”。正的Vth值用于“10”、“01”和“00”狀態(tài)。被編程至存儲(chǔ)元件的數(shù)據(jù)與該存儲(chǔ)元件的Vth范圍之間的特定關(guān)系取決于存儲(chǔ)元件采用的數(shù)據(jù)編碼方案。
當(dāng)對(duì)閃速存儲(chǔ)元件編程時(shí)，編程電壓施加到該存儲(chǔ)元件的控制柵極，且與該存儲(chǔ)元件關(guān)聯(lián)的比特線接地。來(lái)自溝道的電子被注入浮置柵極。當(dāng)電子在浮置柵極中累積時(shí)， 浮置柵極變?yōu)樨?fù)向充電，并且存儲(chǔ)元件的Vth提升。為了將編程電壓施加到正被編程的存儲(chǔ)元件的控制柵極，該編程電壓被施加在適當(dāng)?shù)淖志€上。如上所述，NAND串中的每一個(gè)的一個(gè)存儲(chǔ)元件共享同一字線。例如，當(dāng)對(duì)圖Ic的存儲(chǔ)元件3M編程時(shí)，編程電壓也會(huì)被施加到存儲(chǔ)元件344和364的控制柵極。
圖2描述NAND串的截面圖。該視圖是簡(jiǎn)化的并且未按比例繪制。NAND串200包括在襯底290上形成的源極側(cè)選擇柵極206、漏極側(cè)選擇柵極224、以及八個(gè)存儲(chǔ)元件208、 210、212、214、216、218、220和222。這些部件可形成在ρ阱區(qū)域292上，該ρ阱區(qū)域四2自身形成在襯底的η阱區(qū)域四4中。而η阱可形成在ρ襯底四6中。電源線202和203可以分別與P阱區(qū)域292和η阱區(qū)域294通信。除了具有電勢(shì)的比特線2 之外，還提供具有Vis 電勢(shì)的電源線204。Vsgs施加到選擇柵極206，Vseil施加到選擇柵極224。字線或非易失性存儲(chǔ)元件的源極側(cè)指的是面對(duì)NAND串的源極端(例如在電源線204)的那一側(cè)，而字線或非易失性存儲(chǔ)元件的漏極側(cè)指的是面對(duì)NAND串的漏極端(例如在比特線226)的那一側(cè)。在一種方法中，在Wi)開始，編程逐個(gè)字線地進(jìn)行。
如開始所述，重要的是，能夠?qū)?shù)據(jù)精確地編程到存儲(chǔ)器器件中的存儲(chǔ)元件。通常，由于諸如NAND器件等的非易失性存儲(chǔ)器器件已經(jīng)縮小為越來(lái)越小的尺度，因此鄰近存儲(chǔ)元件之間的間隔也縮小。這導(dǎo)致更大的電容耦合，這意味著來(lái)自鄰近存儲(chǔ)元件的干擾更大。電容耦合包括比特線與比特線耦合以及字線與字線耦合。在典型的全比特線編程方案中，給定字線WLn上的所有存儲(chǔ)元件被編程為相應(yīng)的狀態(tài)，隨后在下一字線WLn+Ι上編程。 在這樣的編程方案中，由于來(lái)自作為比特線鄰居、字線鄰居和對(duì)角線鄰居的存儲(chǔ)元件的干擾，WLn存儲(chǔ)元件的Vth分布加寬。在這些作用當(dāng)中，由于相鄰字線的存儲(chǔ)元件的干擾作用可能是Vth加寬的最大貢獻(xiàn)因素。通過(guò)使用全比特線編程方案，能夠減少由于相鄰比特線的存儲(chǔ)元件的干擾作用。
此外，在典型的奇偶比特線編程方案中，給定字線WLn上的偶數(shù)存儲(chǔ)元件被編程為相應(yīng)的狀態(tài)，隨后對(duì)WLn上的奇數(shù)存儲(chǔ)元件編程。接下來(lái)，對(duì)WLn+Ι上的偶數(shù)存儲(chǔ)元件編程，隨后對(duì)WLn+Ι上的奇數(shù)存儲(chǔ)元件編程，以此類推。此外，奇、偶存儲(chǔ)元件可被一起編程， 但被單獨(dú)驗(yàn)證，如結(jié)合圖4b討論的那樣。在奇偶比特線編程中，至少由于來(lái)自作為字線鄰居的存儲(chǔ)元件的干擾，針對(duì)WLn存儲(chǔ)元件的Vth分布可類似地加寬。
為了使Vth分布更窄，必須補(bǔ)償干擾作用。一些可能的方法使用多趟次編程，其中， 存儲(chǔ)元件在一個(gè)趟次中被編程為其最終期望狀態(tài)之下的偏置電平，隨后在另一趟次中實(shí)現(xiàn)直至其最終期望狀態(tài)的剩余部分的編程。被部分編程的狀態(tài)可被看作初始或“模糊”狀態(tài)， 而被最終編程的狀態(tài)可被看作“精細(xì)”或最終狀態(tài)。下文討論了一種示例性多趟次編程技術(shù)。
圖3描述針對(duì)存儲(chǔ)元件集合及關(guān)聯(lián)的字線的編程順序。在此，存儲(chǔ)元件的集合(每個(gè)存儲(chǔ)元件均由正方形表示)與字線WLn-I至WLn+4的集合以及比特線BLi-I至BLi+1的集合通信。所示組件可以是大得多的存儲(chǔ)元件、字線和比特線的集合的子集。帶圓圈的數(shù)字示出編程順序，包括左手列中的第一編程趟次和右手列中的第二編程趟次。注意，第一或第二趟次表示關(guān)于給定字線的順序。對(duì)于與WLn-I (見(jiàn)帶圓圈的“1”)關(guān)聯(lián)的被選擇的存儲(chǔ)元件執(zhí)行第一編程趟次然后對(duì)于與WLn (見(jiàn)帶圓圈的“2”)關(guān)聯(lián)的被選擇的存儲(chǔ)元件執(zhí)行第一編程趟次。然后對(duì)于WLn-I (見(jiàn)帶圓圈的“3”)執(zhí)行第二編程趟次。然后對(duì)于WLn+Ι (見(jiàn)帶圓圈的“4”)執(zhí)行第一編程趟次。然后對(duì)于WLn(見(jiàn)帶圓圈的“5”)執(zhí)行第二編程趟次。 該處理相應(yīng)地進(jìn)行，直到已使用第一趟次和第二趟次二者對(duì)最后字線的存儲(chǔ)元件進(jìn)行了編程。該編程順序可被稱為字線前瞻或Z字形序列。
可選地，在例如結(jié)合圖6a_c討論的所示第一和第二編程趟次之前，可執(zhí)行附加的初始編程趟次。
如所述的那樣，可使用全比特線編程，其中，無(wú)論存儲(chǔ)元件是與奇數(shù)比特線還是偶數(shù)比特線關(guān)聯(lián)，對(duì)字線上所有比特線的存儲(chǔ)元件編程。然而，也可能存在其它方法，包括以下方法，在該方法中，偶比特線經(jīng)歷編程和驗(yàn)證操作而被編程，隨后奇比特線經(jīng)歷編程和驗(yàn)證操作而被編程。在另一方法中，偶比特線和奇比特線二者接收編程脈沖而被一起編程，在此之后，驗(yàn)證偶比特線，并且在此之后驗(yàn)證奇比特線。隨后施加下一編程脈沖，處理相應(yīng)地進(jìn)行。
圖如描述在編程期間施加到存儲(chǔ)元件的控制柵極的第一示例脈沖訓(xùn)練400。該脈沖訓(xùn)練包括在幅度上遞增的編程脈沖402、404、406、408、410.......以及在各編程脈沖之間的驗(yàn)證脈沖的集合，包括示例驗(yàn)證脈沖403 (例如Vva_pw1、Vvb_pw1和Vve_PW1或Vva_PW2、Vvb_PW2和 Vve-PW2)，以下進(jìn)一步討論。脈沖幅度是VreM1、VreM2等。脈沖可以在幅度上是固定的，或者，它們例如可以按固定的速率或變化的速率遞增。通常，當(dāng)使用m個(gè)數(shù)據(jù)狀態(tài)時(shí)，使用m-1個(gè)驗(yàn)證脈沖。在一種方法中，對(duì)于每一編程趟次使用相同的脈沖訓(xùn)練。然而，也可以在不同編程趟次中使用不同的脈沖訓(xùn)練。例如，第二編程趟次相比第一趟次可以使用以更高的初始VreM 開始的脈沖訓(xùn)練。
在一個(gè)實(shí)施例中，編程脈沖的電壓Vrem以12V開始并且對(duì)于每一相繼的編程脈沖增加一增量(例如0. 5V)，直至達(dá)到最大值例如20-25V。在一些實(shí)施例中，對(duì)于數(shù)據(jù)被編程至的每一狀態(tài)(例如狀態(tài)A、B和C)可具有驗(yàn)證脈沖。在其它實(shí)施例中，可以存在更多或更少的驗(yàn)證脈沖。
例如，脈沖訓(xùn)練400可用于全比特線編程期間，或者用于偶奇編程期間。在一種類型的偶奇編程期間，通過(guò)重復(fù)施加脈沖訓(xùn)練400對(duì)偶數(shù)比特線的存儲(chǔ)元件進(jìn)行編程和驗(yàn)證，然后通過(guò)重復(fù)施加脈沖訓(xùn)練400對(duì)奇數(shù)比特線的存儲(chǔ)元件進(jìn)行編程和驗(yàn)證。
在另一類型的偶奇編程中，如圖4b所示，偶數(shù)比特線和奇數(shù)比特線的存儲(chǔ)元件被一起編程，但驗(yàn)證是分開執(zhí)行的。例如，脈沖訓(xùn)練460包括幅度遞增的編程脈沖442、444、
446,448,450.......以及在各編程脈沖之間兩個(gè)集合的驗(yàn)證脈沖，包括示例集合443和
445。例如，在一種可能的方法中，在編程脈沖442和444之間，驗(yàn)證脈沖的集合443可以用于驗(yàn)證偶數(shù)比特線的存儲(chǔ)元件，驗(yàn)證脈沖的集合445可以用于驗(yàn)證奇數(shù)比特線的存儲(chǔ)元件。
圖如描述使用較低驗(yàn)證電壓的被稱為完全序列編程的第一編程技術(shù)的第一部分。作為示例，存在四個(gè)數(shù)據(jù)狀態(tài)，包括被擦除狀態(tài)(E)和三個(gè)更高狀態(tài)A、B和C。可以使用任何數(shù)量的狀態(tài)，包括兩個(gè)、四個(gè)、八個(gè)、十六個(gè)或更多。存儲(chǔ)元件初始處于E狀態(tài)。第一編程趟次分別對(duì)于狀態(tài)A、B和C使用第一較低的驗(yàn)證電壓集合VVA_PW1、VVB_PW1和Vve_PW1。Pffl 表示多“趟次寫入”(PW)編程處理的第一趟次。在第一編程趟次之后，與給定字線關(guān)聯(lián)的存儲(chǔ)元件例如具有由虛線表示的Vth分布。具體地說(shuō)，存儲(chǔ)元件被編程為相比用于每一狀態(tài)的最終電平更低的電平。
圖恥描述使用較高驗(yàn)證電壓的第一編程技術(shù)的第二部分。在圖fe的第一趟次之后，第二編程趟次分別對(duì)于狀態(tài)A、B和C使用第二較高的驗(yàn)證電壓集合VVA_PW2、VVB_PW2和 VTC_PW2。PW2表示多“趟次寫入”(PW)編程處理的第二趟次。在第二編程趟次之后，存儲(chǔ)元件具有由實(shí)線表示的Vth分布。具體地說(shuō)，存儲(chǔ)元件已經(jīng)被編程為它們的最終期望狀態(tài)。因此，第二驗(yàn)證電壓集合中的每一第η驗(yàn)證電壓比第一驗(yàn)證電壓集合中的每一第η驗(yàn)證電壓更高。
圖6a描述使用中間(INT)驗(yàn)證電壓的第二編程技術(shù)的第一部分。在此，編程處理以三個(gè)階段進(jìn)行。初始階段包括對(duì)于期望被編程為最終狀態(tài)B或C的存儲(chǔ)元件使用Vvint的編程。期望被編程為最終狀態(tài)A的存儲(chǔ)元件保持為被擦除狀態(tài)下。該初始階段可以包括對(duì)下數(shù)據(jù)頁(yè)面編程。
圖6b描述使用較低驗(yàn)證電壓的第二編程技術(shù)的第二部分。在圖6a的初始階段之后，第一“趟次寫入”編程趟次分別對(duì)于狀態(tài)A、B或C使用第一較低驗(yàn)證電壓集合VVA_PW1、 Vvb-P11和VTC_PW1。期望被編程為最終狀態(tài)A的存儲(chǔ)元件從狀態(tài)E開始被編程，期望被編程為最終狀態(tài)B或C的存儲(chǔ)元件從狀態(tài)INT開始被編程。如圖fe中那樣，存儲(chǔ)元件被編程為比最終狀態(tài)更低的電平。該編程階段可以是對(duì)上數(shù)據(jù)頁(yè)面編程的第一趟次。
圖6c描述使用較高驗(yàn)證電壓的第二編程技術(shù)的第三部分。在圖6b的第一 “趟次寫入”編程趟次之后，第二 “趟次寫入”編程趟次分別對(duì)于狀態(tài)A、B和C使用第二較高驗(yàn)證電壓集合Vva_PW2、Vvb_PW2和Vve_PW2。期望被編程為由實(shí)線表示的最終狀態(tài)A、B或C的存儲(chǔ)元件從由虛線表示的相應(yīng)較低偏移狀態(tài)開始被編程。還描述分別用于狀態(tài)A、B和C的示例性控制柵極讀取電壓VraK_A、VCGE_B和Vra_c，以用于參照。該編程階段可以是對(duì)上數(shù)據(jù)頁(yè)面編程的第二趟次。接下來(lái)討論示例性多趟次編程技術(shù)的其它細(xì)節(jié)。
在一個(gè)示例性實(shí)現(xiàn)中，非易失性存儲(chǔ)元件使用四個(gè)數(shù)據(jù)狀態(tài)在每個(gè)存儲(chǔ)元件存儲(chǔ)兩比特?cái)?shù)據(jù)。例如，假設(shè)狀態(tài)E是被擦除狀態(tài)，且狀態(tài)A、B和C是被編程狀態(tài)。狀態(tài)E存儲(chǔ)數(shù)據(jù)11。狀態(tài)A存儲(chǔ)數(shù)據(jù)01。狀態(tài)B存儲(chǔ)數(shù)據(jù)10。狀態(tài)C存儲(chǔ)數(shù)據(jù)00。這是非格雷編碼的示例，因?yàn)樵谙噜彔顟B(tài)A與B之間這兩個(gè)比特均發(fā)生變化。也可以使用將數(shù)據(jù)編碼至物理數(shù)據(jù)狀態(tài)的其它編碼方式。每一存儲(chǔ)元件存儲(chǔ)兩個(gè)數(shù)據(jù)頁(yè)面。為了參照的目的，這些數(shù)據(jù)頁(yè)面將被稱為上頁(yè)面和下頁(yè)面；然而，它們可以被給予其它標(biāo)記。關(guān)于狀態(tài)A，上頁(yè)面存儲(chǔ)比特0，下頁(yè)面存儲(chǔ)比特1。關(guān)于狀態(tài)B，上頁(yè)面存儲(chǔ)比特1，下頁(yè)面存儲(chǔ)比特0。關(guān)于狀態(tài) C，兩個(gè)頁(yè)面皆存儲(chǔ)比特?cái)?shù)據(jù)0。
在初始編程趟次中，下頁(yè)面被編程。如果下頁(yè)面要保持?jǐn)?shù)據(jù)1，則存儲(chǔ)元件狀態(tài)保持在狀態(tài)E。如果要將數(shù)據(jù)編程為0，則存儲(chǔ)元件的閾值電壓升高，從而存儲(chǔ)元件被編程為狀態(tài)INT。在一個(gè)實(shí)施例中，在存儲(chǔ)元件從狀態(tài)E被編程為狀態(tài)INT之后，其在NAND串中的鄰居存儲(chǔ)元件(WLn+Ι)然后被關(guān)于其下頁(yè)面進(jìn)行編程。例如，回顧圖lb，在關(guān)于存儲(chǔ)元件106的下頁(yè)面被編程之后，關(guān)于存儲(chǔ)元件104的下頁(yè)面會(huì)被編程。在對(duì)存儲(chǔ)元件104編程之后，如果存儲(chǔ)元件04具有從狀態(tài)E提升至狀態(tài)INT的Vth，則浮置柵極對(duì)浮置柵極耦合作用將提升存儲(chǔ)元件106的表觀VTH。這將具有加寬狀態(tài)INT的Vth分布的作用。當(dāng)對(duì)上頁(yè)面編程時(shí)，Vth分布的這種明顯加寬將大部分被補(bǔ)償。
如果存儲(chǔ)元件在狀態(tài)E下并且上頁(yè)面保持于1，則存儲(chǔ)元件將保持在狀態(tài)E下。如果存儲(chǔ)元件在狀態(tài)E下并且其上頁(yè)面數(shù)據(jù)要被編程為0，則存儲(chǔ)元件的Vth將提升，使得存儲(chǔ)元件在狀態(tài)A下。如果存儲(chǔ)元件處于INT閾值電壓分布中，并且上頁(yè)面數(shù)據(jù)保持于1，則存儲(chǔ)元件將被編程為最終狀態(tài)B。如果存儲(chǔ)元件在INT閾值電壓分布下，并且上頁(yè)面數(shù)據(jù)將要變?yōu)閿?shù)據(jù)0，則存儲(chǔ)元件的Vth將提升，使得存儲(chǔ)元件在狀態(tài)C下。交替狀態(tài)編碼的示例是當(dāng)上頁(yè)面數(shù)據(jù)為1時(shí)從分布INT移到狀態(tài)C，并且當(dāng)上頁(yè)面數(shù)據(jù)是0時(shí)移到狀態(tài)B。
雖然圖6a_c提供關(guān)于四個(gè)數(shù)據(jù)狀態(tài)和兩個(gè)數(shù)據(jù)頁(yè)面的示例，但所公開的構(gòu)思可以應(yīng)用于具有任何數(shù)量的狀態(tài)和頁(yè)面的其它實(shí)現(xiàn)。
接下來(lái)討論另一編程選擇。圖6d描述使用中間驗(yàn)證電壓和用于C狀態(tài)的較低驗(yàn)證電壓的第三編程技術(shù)的第一部分，圖6e描述使用用于A狀態(tài)和B狀態(tài)的較低驗(yàn)證電壓的第三編程技術(shù)的第二部分，圖6f描述使用較高驗(yàn)證電壓的第二編程技術(shù)的第三部分。該編程選擇也可以減少干擾的影響和鄰居單元干擾作用。其主要減少比特線對(duì)比特線干擾和編程干擾。這種編程技術(shù)的一個(gè)示例是“C第一”，其中，C狀態(tài)表示四個(gè)數(shù)據(jù)狀態(tài)多電平實(shí)現(xiàn)中的最高狀態(tài)。該技術(shù)可以擴(kuò)展到八個(gè)、十六個(gè)或其它數(shù)量的狀態(tài)。這些技術(shù)包括在將下?tīng)顟B(tài)單元編程為它們的期望的狀態(tài)之前，將所有最高狀態(tài)單元編程為它們的期望狀態(tài)。通常，執(zhí)行兩個(gè)或更多趟次，其中，在每一編程趟次中重復(fù)編程脈沖序列。例如，在每一趟次中可以應(yīng)用逐步遞增的編程脈沖序列。
在初始編程趟次(圖6d)中，使用 皿作為驗(yàn)證電平對(duì)B狀態(tài)存儲(chǔ)元件編程，且使用Vvc_PW1作為驗(yàn)證電平對(duì)C狀態(tài)存儲(chǔ)元件編程。因此，B狀態(tài)存儲(chǔ)元件和C狀態(tài)存儲(chǔ)元件到達(dá)分布INT，此時(shí)，B狀態(tài)存儲(chǔ)元件被鎖定不進(jìn)行進(jìn)一步編程，而C狀態(tài)存儲(chǔ)元件繼續(xù)被編程至更高。在圖6e所示的下一編程趟次中，分別使用較低驗(yàn)證電平VVA_PW1和VVB_PW1對(duì)A狀態(tài)存儲(chǔ)元件和B狀態(tài)存儲(chǔ)元件編程。此時(shí)，在一種可能的方法中，C狀態(tài)存儲(chǔ)元件被鎖定不進(jìn)行編程。在圖6f所示下一編程趟次中，分別使用更高驗(yàn)證電平VVA_PW2、VVB_PW2和Vve_PW2對(duì)A、 B和C狀態(tài)存儲(chǔ)元件編程。
從圖7a至7c關(guān)于全比特線操作進(jìn)行示例性編程序列。所示組件可以是存儲(chǔ)元件、 字線和比特線的大得多的集合的子集。在全比特線編程操作中，對(duì)于選擇的字線，所有比特線的存儲(chǔ)元件可以被一起編程。
在圖7a中，在針對(duì)狀態(tài)“R”(表示任何隨機(jī)選擇的狀態(tài))的第一編程趟次中對(duì)WLn-I上的存儲(chǔ)元件(例如存儲(chǔ)元件702、704和706)編程。它們的狀態(tài)對(duì)于WLn上的耦合不重要。該步驟由帶圓圈的“1”表示。接下來(lái)，參照帶圓圈的“2”，在第一編程趟次中對(duì) WLn上的存儲(chǔ)元件(例如存儲(chǔ)元件712、714和716)編程。例如，該趟次可以與圖5a、圖乩或圖6e對(duì)應(yīng)。存儲(chǔ)元件712和716被編程為狀態(tài)“ A”，表示這些存儲(chǔ)元件712和716當(dāng)前處于狀態(tài)A，但是可以隨后到達(dá)更高狀態(tài)；存儲(chǔ)元件714被編程為狀態(tài)“A-PW1，其表示基于其較低驗(yàn)證電平VVA_PW1的狀態(tài)A。作為示例說(shuō)明，以存儲(chǔ)元件714被編程為狀態(tài)A作為目標(biāo)。在該示例中，當(dāng)選擇了子線用于編程時(shí)，在每一編程脈沖之后進(jìn)行驗(yàn)證操作，如先前結(jié)合圖4討論的那樣。在關(guān)于WLn的驗(yàn)證操作期間，由Vva_pw1、Vvb_pw1和Vve_PW1表示的較低的驗(yàn)證電壓集合中的一個(gè)或多個(gè)驗(yàn)證電壓被施加到WLn，而由VKEAD_PASS表示的標(biāo)稱趟次電壓被施加到其余字線(包括WLn-I和WLn+Ι)。該趟次電壓用于使未選擇的存儲(chǔ)元件導(dǎo)通(使其導(dǎo)電)，使得能夠?qū)τ谶x擇的字線進(jìn)行感測(cè)操作。在WLn+Ι上，由于存儲(chǔ)元件722、7M和7 尚未被編程，因此它們處于E狀態(tài)下。
此時(shí)，Vth分布相對(duì)窄，如圖8a中的初始狀態(tài)所示。圖8a示出在編程期間示例狀態(tài)“X”的Vth分布，例如，其中X是A、B或C狀態(tài)。X軸表示關(guān)于示例目標(biāo)狀態(tài)X在選擇的字線上的存儲(chǔ)元件的VTH。未指出所有狀態(tài)。y軸表示關(guān)于對(duì)應(yīng)Vth的存儲(chǔ)元件的個(gè)數(shù)。針對(duì)每一目標(biāo)狀態(tài)X，每一存儲(chǔ)元件的Vth被編程剛好超過(guò)Vvx_PW1。
接下來(lái)參照?qǐng)D7b和帶圓圈的“3”，WLn-I上的存儲(chǔ)元件在第二編程趟次中被編程為它們各自的狀態(tài)“R”。接下來(lái)參照帶圓圈的“4”，WLn+l上的存儲(chǔ)元件在第一編程趟次中被編程為它們各自的狀態(tài)“R”。此時(shí)，Vva_pw1、Vvb_pw1和Vve_PW1施加到WLn+1，V__PASS施加到其余字線，包括WLn-I和WLn。由于WLn+1上的編程，WLn上的存儲(chǔ)元件受耦合影響，該耦合往往使這些存儲(chǔ)元件關(guān)于每個(gè)狀態(tài)的Vth分布提升且加寬，從而Vth分布處于每一目標(biāo)狀態(tài)的 “模糊”或加寬的狀態(tài)(圖8a)下。例如，在圖7b中，存儲(chǔ)元件714處于“A-模糊”狀態(tài)下。 存儲(chǔ)元件712和716可以在任何狀態(tài)下。
接下來(lái)參照?qǐng)D7c和帶圓圈的“5”，使用包括例如VVA_PW2、VVB_PW2和VTC_PW2的第二較高的驗(yàn)證電壓集合在第二編程趟次中將WLn上的存儲(chǔ)元件編程為它們的最終各自狀態(tài)。該趟次可與例如圖5b、圖6c或圖6f對(duì)應(yīng)。因此，存儲(chǔ)元件714被提升到狀態(tài)A-PW2，該狀態(tài) A-PW2表示最終A狀態(tài)。此時(shí)，Vth分布也相對(duì)窄，如圖8a中的最終狀態(tài)所示。如指示的那樣，對(duì)于每一目標(biāo)狀態(tài)X，WLn上的每一選擇的存儲(chǔ)元件的Vth被編程剛好到Vvx_PW2以上。
在奇偶編程期間，對(duì)于選擇的字線，偶數(shù)比特線上的存儲(chǔ)元件可以與奇數(shù)比特線上的存儲(chǔ)元件分開編程和驗(yàn)證，或者被同時(shí)編程但單獨(dú)驗(yàn)證。作為示例，在圖7d_圖描述的偶奇編程操作中，偶數(shù)比特線上的存儲(chǔ)元件與奇數(shù)比特線上的存儲(chǔ)元件被分開編程和驗(yàn)證。此外，編程操作包括其中對(duì)下頁(yè)面編程的初始趟次、對(duì)上頁(yè)面編程的第一趟次、以對(duì)該上頁(yè)面編程的第二趟次，如結(jié)合圖6a_圖6c討論的那樣。
在圖7d中，WLn-I上偶比特線BLi上的存儲(chǔ)元件704已在初始趟次中被朝向某個(gè)狀態(tài)R編程，在此之后，關(guān)于WLn-I的分別在奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件702和 706已經(jīng)在初始趟次中被朝向某個(gè)狀態(tài)R編程，如帶圓圈的“1”表示的那樣。此外，如帶圓圈的“2”表示的那樣，WLn上偶比特線BLi上的存儲(chǔ)元件714在初始趟次中編程。在該示例中，我們假設(shè)要將存儲(chǔ)元件714編程為目標(biāo)狀態(tài)A，因此其在初始趟次期間保持在E狀態(tài)下(因?yàn)樵诔跏继舜沃袃H對(duì)要被編程為較高的B狀態(tài)和C狀態(tài)的存儲(chǔ)元件編程)。在用于
12WLn的驗(yàn)證操作期間，Vint施加到WLn，V__PASS施加到其它字線。
在圖7e中，對(duì)WLn上分別在奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件712和716編程，也如帶圓圈的“2”表示的那樣。在該示例中，我們假設(shè)存儲(chǔ)元件712和716分別要被編程為目標(biāo)狀態(tài)B和C，從而它們?cè)诔跏继舜纹陂g被編程為INT狀態(tài)。同樣，在用于WLn的驗(yàn)證操作期間，Vint施加到WLn，V
READ-PASS 力 UVJH 到其它字線。
在圖7f中，WLn-I上在偶比特線BLi上的存儲(chǔ)元件704已經(jīng)在第一趟次被朝向某個(gè)狀態(tài)R編程，在此之后，WLn-I的奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件702和706已經(jīng)在第一趟次中被朝向某個(gè)狀態(tài)R編程，如帶圓圈的“3”表示的那樣。隨后，WLn+Ι上在偶比特線BLi上的存儲(chǔ)元件724已經(jīng)在初始趟次被朝向某個(gè)狀態(tài)R編程，在此之后，關(guān)于WLn+1 的分別在奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件722和726已經(jīng)在初始趟次中被朝向某個(gè)狀態(tài)R編程，如帶圓圈的“4”表示的那樣。隨后，WLn上在偶比特線BLi上的存儲(chǔ)元件714 在第一趟次中被編程為狀態(tài)A-PWl，在此之后，關(guān)于WLn的奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件712和716在第一趟次被分別朝向狀態(tài)B-PWl和C-PWl編程，如帶圓圈的“5”表示的那樣。在關(guān)于WLn的驗(yàn)證操作期間，VVA_PW1、VVB_PW1和Vve_PW1施加到WLn，VEEAI)_PASS施加到其它字線。
在圖7g中，WLn+2(未示出)上在偶比特線BLi上的存儲(chǔ)元件(未示出)在初始趟次已被朝向某個(gè)狀態(tài)R編程，在此之后，關(guān)于WLn+2在奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件已經(jīng)在初始趟次被朝向某個(gè)狀態(tài)R編程，要是示出WLn+2則如帶圓圈的“7”將表示的那樣。隨后，WLn+Ι上在偶比特線BLi上的存儲(chǔ)元件724已經(jīng)在第一趟次被朝向某個(gè)狀態(tài) R編程，在此之后，關(guān)于WLn+Ι在奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件722和7 在第一趟次中被朝向某個(gè)狀態(tài)R編程，如帶圓圈的“8”表示的那樣。該編程產(chǎn)生對(duì)WLn上存儲(chǔ)元件的電容耦合，導(dǎo)致存儲(chǔ)元件712、714和716分別轉(zhuǎn)移到B-模糊、A-模糊和C-模糊狀態(tài)。 在關(guān)于WLn+Ι的驗(yàn)證操作期間，VVA_PW1、VVB_PW1和Vve_PW1施加到WLn+1，VEEAI)_PASS施加到其它字線。
在圖中，WLn上在偶比特線BLi上的存儲(chǔ)元件714在第二趟次中被編程為 A-Pff2,即其最終的期望狀態(tài)，在此之后，關(guān)于WLn在奇比特線BLi-I和BLi+Ι上的存儲(chǔ)元件712和716在第二趟次中分別被編程為B-PW2和C-PW2，即它們的最終的期望狀態(tài)，如帶圓圈的“9”表示的那樣。在關(guān)于WLn的驗(yàn)證操作期間，VVA_PW2、VVB_PW2和Vve_PW2施加到WLn， Veead-PASS施加到其它字線。
在全比特線或偶奇編程方法中，通過(guò)第二編程趟次使多數(shù)干擾作用無(wú)效。此外，雖然接著在第二編程趟次中再次對(duì)WLn+Ι編程，但是，由于與第一編程趟次相比，在第二編程趟次中WLn+Ι上的存儲(chǔ)元件的閾值電壓提升較小的量，因此WLn作為結(jié)果而經(jīng)歷的耦合的量相對(duì)小。在該示例中，在WLn上的第二編程趟次的驗(yàn)證操作期間，當(dāng)將較高的驗(yàn)證電壓集合施加到WLn時(shí)，由VKEAD_PASS表示的與第一編程趟次中相同的標(biāo)稱趟次電壓被施加到其余字線,包括WLn-I和WLn+1。
在編程期間，施加到存儲(chǔ)元件的編程脈沖(VreM)將使該存儲(chǔ)元件的閾值電壓(Vth) 增加某一量，該量是該存儲(chǔ)元件的VreM和初始Vth的函數(shù)。更高的VreM導(dǎo)致更高的Vth增加或跳躍，而更高的初始Vth導(dǎo)致較小的Vth增加或跳躍。因此，對(duì)于具有給定VreM的編程脈沖， 具有較高Vth的存儲(chǔ)元件將比具有較低Vth的存儲(chǔ)元件具有更慢的增加或跳躍。此外，在第二編程趟次(PW2)期間，由于存儲(chǔ)元件已在第一編程趟次(PWl)期間被編程為特定Vth電平，因此該編程脈沖導(dǎo)致的存儲(chǔ)元件Vth的增加較小。存儲(chǔ)元件的Vth比VreM步長(zhǎng)大小移動(dòng)得慢得多，這使得Vth分布更窄。該效應(yīng)被稱為趟次寫入效應(yīng)。因此，因?yàn)楦蓴_作用的補(bǔ)償以及由于趟次寫入效應(yīng)，所以雙趟次編程方法使得最終Vth分布更窄。
在這樣的多趟次編程方案中，重要參數(shù)是用于PWl和PW2的驗(yàn)證電平差。對(duì)于給定的字線，在最終Vth分布最窄的PWl驗(yàn)證電平與PW2驗(yàn)證電平之間存在最優(yōu)驗(yàn)證電平差 (AVvx)。在一種方法中，AVvx = Vvx_PW2-Vvx_PW1，使得該同一電平差用于每一狀態(tài)。然而，還可以根據(jù)不同的狀態(tài)或狀態(tài)集合而定制將Δ、χ。
圖8b所示曲線圖示出針對(duì)大耦合器件和小耦合器件在不同編程趟次之間驗(yàn)證電壓的最優(yōu)變化量。X軸表示Δννχ，γ軸表示最終Vth分布寬度(在編程完成之后)。此外，示出了兩個(gè)圖線實(shí)線800表示具有相對(duì)少量耦合的存儲(chǔ)器器件的關(guān)系，虛線802表示具有較多量耦合的存儲(chǔ)器器件的關(guān)系。每一曲線包括最小值，在該最小值處，Vth分布寬度最小。對(duì)應(yīng)的△ Vra是優(yōu)化的。通常，由于制造差異、所經(jīng)歷的編程周期的數(shù)量、年齡以及其它因素， 例如在字線或塊中，在編程期間經(jīng)歷的電容耦合的量可能隨不同的存儲(chǔ)器器件和不同的存儲(chǔ)元件或存儲(chǔ)元件的集合而變化。
每一曲線具有三個(gè)區(qū)域。對(duì)于圖線800而言示出區(qū)域Ι、ΙΙ和III。在區(qū)域I中， AVra小于最優(yōu)值。換句話說(shuō)，PW2驗(yàn)證電平(Vvx_PW2)非?？拷黀Wl驗(yàn)證電平(Vvx_PW1)。在此情況下，多數(shù)存儲(chǔ)元件在最初數(shù)個(gè)編程脈沖內(nèi)被鎖定不進(jìn)行進(jìn)一步編程，因此，它們的Vth 未明顯增加。僅僅對(duì)于其Vth落入PWl驗(yàn)證與PW2驗(yàn)證之間的存儲(chǔ)元件才經(jīng)歷Vth增加。因此，總Vth分布仍保持非常寬。隨著PW2驗(yàn)證電平增加(因此Δ Vvx增加)，越來(lái)越多的存儲(chǔ)元件使它們的Vth落入PWl驗(yàn)證與PW2驗(yàn)證之間，因此，更多存儲(chǔ)元件受到PW作用。因此， 總Vth分布變窄，直到達(dá)到最優(yōu)AVvx的點(diǎn)。在最優(yōu)AVvx，存儲(chǔ)元件中的大部分受到PW作用， 該P(yáng)W作用使得Vth寬度最小。
在區(qū)域II中，Δ Vvx大于最優(yōu)值，最終Vth分布寬度隨Δ Vvx變化。隨著Δ Vvx增加到最優(yōu)值之上，一些存儲(chǔ)元件(主要是靠近模糊狀態(tài)分布的較低尾部的存儲(chǔ)元件)開始失去趟次寫入效應(yīng)，并且隨著每一編程脈沖而開始相對(duì)大地增加VTH。這些存儲(chǔ)元件到達(dá)穩(wěn)定狀態(tài)，因此它們的Vth以與VreM步長(zhǎng)大小相同的速率增加。這使得Vth分布開始再次加寬。
在區(qū)域III中，Δ Vvx到達(dá)最終Vth分布寬度保持基本恒定(即使在Δ Vvx增加時(shí)) 的點(diǎn)。在存儲(chǔ)元件到達(dá)PW2驗(yàn)證電平時(shí)，幾乎所有這些存儲(chǔ)元件失去PW作用并且達(dá)到穩(wěn)定狀態(tài)。然后，它們以與VreM步長(zhǎng)大小相同的速率步進(jìn)。因此，Vth分布結(jié)束時(shí)比在大部分存儲(chǔ)元件受到PW作用(其在最優(yōu)AVvx處出現(xiàn))時(shí)更寬。
圖8c針對(duì)大耦合器件和小耦合器件示出在編程期間關(guān)于示例狀態(tài)的閾值電壓分布。短虛線和長(zhǎng)虛線分別描述具有小量耦合或大量耦合的存儲(chǔ)器器件的模糊狀態(tài)。最優(yōu) Δ Vra是模糊狀態(tài)的Vth寬度的函數(shù)。如果模糊狀態(tài)相對(duì)更寬，則最優(yōu)△ Vvx相對(duì)更高。對(duì)于窄的模糊狀態(tài)，最優(yōu)Δννχ相對(duì)更低。通常在模糊Vth分布的中心附近選取最優(yōu)PW2驗(yàn)證電平Vvx_PW2。示出的電平Vvx_PW2對(duì)于具有大量耦合的器件是最優(yōu)的。因此，由于從中選取Vvx_PW2 的模糊Vth分布的中心沿著Vth軸移動(dòng)到右邊，所以，如果模糊狀態(tài)Vth分布較寬，則最優(yōu)PW2 驗(yàn)證電平也將更高。
模糊狀態(tài)Vth分布的寬度取決于來(lái)自鄰近存儲(chǔ)元件的干擾量。對(duì)于具有較高耦合
14(例如字線對(duì)字線耦合、比特線對(duì)比特線耦合或?qū)蔷€到對(duì)角線耦合)的器件，所選擇的存儲(chǔ)元件的Vth會(huì)更多地受到鄰近存儲(chǔ)元件上的Vth狀態(tài)的影響，因此導(dǎo)致更多耦合。對(duì)于這種器件，相比對(duì)于具有較小耦合作用的器件，模糊狀態(tài)Vth分布將寬得多。結(jié)果，最優(yōu)AVvx 對(duì)于這兩個(gè)器件也將不同。具有較低耦合的器件往往具有比具有較高耦合的器件更低的最優(yōu) Δ Vvxo 在大規(guī)模制造中，從一批次到另一批次或從一單元到另一單元，可能有明顯的耦合差異。即使在一個(gè)單元內(nèi)，不同的字線或塊可能具有不同的耦合量。因此，從一批次到另一批次、從一器件到另一器件、從一字線到另一字線，等等，最優(yōu)八^^可不同。因此，在各存儲(chǔ)器器件上使用相同AVvxF會(huì)在所有器件上導(dǎo)致最窄的Vth分布。在這里，提供了一種用于通過(guò)動(dòng)態(tài)使用字線耦合而優(yōu)化用于每一器件的AVraW技術(shù)。在該技術(shù)中，能夠使不同器件之間的最優(yōu)AVvx電平差異小得多，從而能夠在各存儲(chǔ)器器件上可以使用相同的AVvx，同時(shí)仍然能夠獲得窄的最終Vth分布。該技術(shù)不需要對(duì)于每一器件修整驗(yàn)證電壓或AVvx電平。或者，如果例如對(duì)于不同狀態(tài)使用不同Δ Vvx電平，則能夠?qū)τ诮o定狀態(tài)而在每一存儲(chǔ)器器件上使用相同的電平。
如上所述，使用固定的驗(yàn)證電平可以導(dǎo)致每一存儲(chǔ)器器件上恒定的AVvx，該AVvx 可能是最優(yōu)的或者不是最優(yōu)化。該方法可導(dǎo)致一些器件上較寬的Vth分布。相反，在此提供的技術(shù)可以減少關(guān)于不同器件的最優(yōu)PW-驗(yàn)證電平之間的差，使得能夠?qū)τ诿恳黄骷褂孟嗤?Vvx，同時(shí)仍然接近實(shí)現(xiàn)最優(yōu)Vth分布。
在此提供的技術(shù)使用字線耦合作用創(chuàng)建隨著耦合變化的、Pffl驗(yàn)證與PW2驗(yàn)證之間的有效附加偏移，從而當(dāng)耦合較高時(shí)，該作用較高。如所討論的那樣，對(duì)于具有較高耦合的器件，最優(yōu)Δννχ較大。因此，這種額外偏移幫助我們達(dá)到最優(yōu)電平。通過(guò)與第二編程趟次(PW2)相比針對(duì)第一編程趟次(PWl)在WLn上的編程驗(yàn)證操作期間將不同電壓偏置施加到WLn+Ι，使用字線耦合作用。
圖9a描述在WLn上的第一編程趟次期間的存儲(chǔ)元件的集合，其中在該期間在 WLn+Ι上提供較低趟次電壓。所示的組件可以是存儲(chǔ)元件、字線和比特線的大得多的集合的子集。在示例性編程序列中，對(duì)WLn-I的存儲(chǔ)元件執(zhí)行由帶圓圈的“1”表示的第一編程趟次。接下來(lái)，對(duì)WLn的存儲(chǔ)元件執(zhí)行由帶圓圈的“2”表示的第一編程趟次。在WLn上的編程期間，執(zhí)行驗(yàn)證操作，其中，較低驗(yàn)證電壓(例如VVA_PW1、VVB_PW1和Vve_PW1)施加到WLn，而同時(shí)，對(duì)應(yīng)的較低趟次電壓VKEAD_PW1施加到WLn+Ι。標(biāo)稱趟次電壓VKEAD_PASS可以施加到其余字線,包括WLn-I和WLn+2。
圖9b描述在WLn上的第二編程趟次期間的存儲(chǔ)元件的集合，其中在該期間，在 WLn+Ι上提供較高趟次電壓。繼續(xù)圖9a的示例編程序列，對(duì)WLn-I的存儲(chǔ)元件執(zhí)行由帶圓圈的“3”表示的第二編程趟次。接下來(lái)，對(duì)WLn+Ι的存儲(chǔ)元件執(zhí)行由帶圓圈的“4”表示的第一編程趟次。接下來(lái)，對(duì)WLn的存儲(chǔ)元件執(zhí)行由帶圓圈的“5”表示的第二編程趟次。在 WLn上的編程期間，執(zhí)行驗(yàn)證操作，其中，較高驗(yàn)證電壓(例如Vva_PW2、Vvb_PW2和Vve_PW2)施加到 WLn，而同時(shí)，對(duì)應(yīng)的較高趟次電壓VKEAD_PW2施加到WLn+Ι。標(biāo)稱趟次電壓VKEAD_PASS可以再次施加到其余字線，包括WLn-I和WLn+2。
注意，由于可能存在其它示例，因此所示編程序列僅是一個(gè)可能的示例。通常，當(dāng)使用多趟次編程時(shí)，所提供的技術(shù)是最有用的。此外，如上所述，所述的第一和第二編程趟次可出現(xiàn)在初始編程趟次(例如到中間狀態(tài))之后，在此情況下，使用三個(gè)編程趟次。此外， 因?yàn)樵赪Ln被完全編程之前對(duì)WLn+Ι編程，所以出現(xiàn)由WLn+Ι對(duì)WLn引起的耦合。在該示例中，在編程序列中，WLn+1在WLn之后。
總之，在WLn上的PWl驗(yàn)證期間，我們?cè)赪Ln+Ι上使用VKEAD_PW1，且在WLn上的PW2驗(yàn)證期間，我們?cè)赪Ln+Ι上使用VKEAD-PW2，其中，VKEAD_PW1 < VKEAD_PW2。此外，我們也可以設(shè)置VKEAD_PW2 =VEEAD_PASS,即在讀取和編程驗(yàn)證期間用于未選擇的字線的標(biāo)稱或默認(rèn)電壓偏置。在另一方法中，VKEAD_PW2 > V__PASS。在示例性實(shí)現(xiàn)中，VKEAD_PW1是大約3V，V__PW2是大約6-8V。可以基于測(cè)試或理論計(jì)算而設(shè)置VKEAD_PW1的最優(yōu)值。VKEAD_PW1可以是VKEAD_PW2的大約1/3-2/3，例如為 Veead-P12的大約1/2。通常，VKEAD_PW1或VKEAD_PASS的最大值是受限的，從而避免對(duì)未選擇的存儲(chǔ)元件的編程。
與PW2驗(yàn)證相比，對(duì)于PWl驗(yàn)證在WLn+Ι上使用不同的電壓偏置，這使得WLn上存儲(chǔ)元件的表觀Vth在PWl與PW2之間偏移。WLn上存儲(chǔ)元件的Vth在PWl驗(yàn)證期間顯現(xiàn)為比在PW2驗(yàn)證期間更高。這產(chǎn)生有效PWl和PW2驗(yàn)證電平的附加差異。對(duì)于具有更高耦合的器件產(chǎn)生更大的差。這往往自動(dòng)地減少具有來(lái)自WLn+Ι的較高耦合和較低耦合的器件之間的最優(yōu)Δ Vvx的變化，從而所有器件有效地具有最優(yōu)Δ、χ。
圖9c描述在WLn上的第一編程趟次期間的存儲(chǔ)元件的集合，在該期間中，在WLn+1 上提供較低趟次電壓，作為圖9a的替換方式。在此，在上頁(yè)面的第一和第二編程趟次之前， 執(zhí)行下頁(yè)面的初始編程趟次。
圖9d描述在WLn上的第二編程趟次期間的存儲(chǔ)元件的集合，其中在WLn+Ι上提供較高趟次電壓，作為圖9b的替換方式。如在圖9c中那樣，在上頁(yè)面的第一和第二編程趟次之前，執(zhí)行下頁(yè)面的初始編程趟次。
圖IOa在比特線方向上以截面圖形式示出在從WLn+Ι到WLn的編程期間的存儲(chǔ)元件的耦合。其中示出示例存儲(chǔ)元件1000和1010。其中每個(gè)在浮置柵極之上具有控制柵極。 例如，存儲(chǔ)元件1000包括浮置柵極ren之上的控制柵極CGn，存儲(chǔ)元件1010包括浮置柵極 FGn+1之上的控制柵極CGn+1。
通過(guò)在與PW2驗(yàn)證相比的PWl驗(yàn)證期間使用不同的WLn+Ι電壓偏置或趟次電壓， WLn上存儲(chǔ)元件的表觀Vth對(duì)于PWl對(duì)PW2驗(yàn)證不同。具體地說(shuō)，當(dāng)使用較低的WLn+Ι趟次電壓時(shí)，由于控制柵極與浮置柵極的耦合，WLn上存儲(chǔ)元件的表觀Vth顯現(xiàn)為較高。另一方面，當(dāng)WLn+Ι被偏置得較高時(shí)，相同的控制柵極與浮置柵極的耦合提升FGn的電勢(shì)，因此幫助導(dǎo)通存儲(chǔ)元件，因此使其Vth顯現(xiàn)為較低。通常，WLn+Ι與FGn的耦合和FGn與TOn+l的耦合成比例，這允許所述技術(shù)對(duì)于與不同尺寸成比例的不同代的存儲(chǔ)器器件有效。
通常，例如，在感測(cè)到存儲(chǔ)元件時(shí)，當(dāng)每一個(gè)驗(yàn)證電壓經(jīng)由所選擇的字線施加到該存儲(chǔ)元件的控制柵極時(shí)，確定該存儲(chǔ)元件是否處于傳導(dǎo)狀態(tài)。如果驗(yàn)證電壓超過(guò)存儲(chǔ)元件的Vth，則存儲(chǔ)元件將是傳導(dǎo)的(例如導(dǎo)通的)。
在圖IOa中，Crn是CGn與FGn的耦合比率，Crn+Ι是CGn+1與FGn+Ι的耦合比率，
其中，Cr = Cfg_cg/Cfg(total), rl 是 FGn+1 與 FGn 的耦合比率，其中，rl = Cre_re/CF_TAL)，r2 是 CGn+1與FGn的耦合比率，其中，r2 = Cra_re/Cre(TOm)。符號(hào)Cx_y表示χ與y之間的電容。因此，Cp^e表示浮置柵極(re)與控制柵極(CG)之間的電容，且cre_re表示re與另一re之間的電容。在VKEAD_PW1 < VEEAD_Pff2的情況下，WLn的存儲(chǔ)元件的Vth在PWl期間顯現(xiàn)為比在PW2期間更高。PWl驗(yàn)證電平實(shí)際上比在外部對(duì)其設(shè)置的電平更低。這可描述如下 (1)如果 VKEAD_PW1 = VEEAD_Pff2,則有效 Δ Vvx = (Vvx_Pff2-Vvx_Pffl)。
(2)如果 VKEAD_PW1 < V
read-pw2， 則有效AV
vx 一 v v vx-pw2 -Vvx-pwl) +(V read-pw2 -Vread-pwi) * (r2+
rl*Crn+l)/Crn。
因此，通過(guò)使用情況O)，我們結(jié)合rl來(lái)在確定Δ、χ。由于鄰居干擾或耦合，同一因子(rl)負(fù)責(zé)Vth加寬。以下結(jié)合圖IOb描述以上公式的影響。
圖IOb描述基于WLn+Ι上的不同趟次電壓，關(guān)于編程期間在WLn上的示例狀態(tài)的不同Vth分布。χ軸表示用于示例目標(biāo)狀態(tài)X的VTH。圖中未示出所有狀態(tài)。y軸表示用于相應(yīng)Vth的存儲(chǔ)元件的編號(hào)。針對(duì)在第一編程趟次中使用WLn+Ι上的較低趟次電壓(VKEAD_PW1) 以及針對(duì)在該第一編程趟次中使用WLn+1上的較高趟次電壓(VKEAD_PW2)的情況描述Vth分布。
具體地說(shuō)，Vth分布IOM表示當(dāng)在WLn+Ι使用比在第二編程趟次中更低的趟次電壓時(shí)在第一編程趟次之后達(dá)到的初始狀態(tài)。隨后，由于當(dāng)在其第一編程趟次中對(duì)WLn+Ι編程時(shí)產(chǎn)生的耦合，實(shí)現(xiàn)模糊狀態(tài)1(^6。此外，還示出在第二編程趟次之后達(dá)到的最終狀態(tài)的Vth分布10觀。當(dāng)在WLn+Ι上使用更高的趟次電壓時(shí)，在第一編程趟次之后達(dá)到模糊狀態(tài)Vth分布1022。通過(guò)在WLn+Ι上使用較高的VKEAD_PW2，該模糊狀態(tài)實(shí)際上向下偏移。隨后， 在WLn上的第二編程趟次之后達(dá)到最終狀態(tài)1(^8。要表明的是耦合使得有效模糊狀態(tài)偏移得更低，這進(jìn)而增加有效Vvvx。
通過(guò)使用VKEAD_PW1 < VEEAD_Pff2 (而不是它們相等)，有效Vvx_PW1向下偏移。因此，使得有效Δ Vvx高于外部設(shè)置的AVvx。較高耦合器件會(huì)比較低耦合器件具有更高的有效Δννχ。 因此，通過(guò)相同的AVvx(實(shí)際)設(shè)置，我們?nèi)阅軌驗(yàn)榫哂胁煌詈狭康钠骷@得接近于各自的最優(yōu)△ Vra值的有效Δννχ。結(jié)果，能夠?qū)τ诰哂胁煌詈狭康拇鎯?chǔ)器器件實(shí)現(xiàn)窄Vth分布和高編程精度。
注意，以上方法能夠與其它耦合補(bǔ)償技術(shù)(例如比特線與比特線耦合補(bǔ)償技術(shù))
一起使用。
圖11描述示例編程處理。編程操作以步驟1100開始。在步驟1105，索引i被初始為零。步驟1110包括在選擇的字線上使用中間驗(yàn)證電壓Vvint并且在未選擇的字線上使用標(biāo)稱趟次電壓VKEAD_PASS對(duì)WLi編程。例如，見(jiàn)圖6a-圖6c。如上文所述的那樣，由于一些編程方案不使用該初始趟次，因此這是可選的。如果在判斷步驟1115中i > 0，則步驟 1120包括使用更低的驗(yàn)證電壓Vvx_PW1對(duì)WLi-I編程，而在相鄰的更高字線WLi上施加更低的趟次電壓Vkead,。如果在判斷步驟1125中i > 1，則步驟1130包括使用更高驗(yàn)證電壓 Vvx_Pff2對(duì)WLi-2編程，而在相鄰的更高字線WLi-I上施加更高的趟次電壓VKEAD_PW2，并且在其余未選擇的字線上施加標(biāo)稱趟次電壓VKEAD_PASS。在步驟1135中索引i遞增。
當(dāng)i = 0時(shí)判斷步驟1115為否，當(dāng)i = 1時(shí)判斷步驟1125為否，在這種情況下， 處理繼續(xù)進(jìn)入到步驟1135。
判斷步驟1140確定索引i是否已經(jīng)達(dá)到k，其中，k是字線的數(shù)量，k-Ι是最后字線或稱最高字線。例如，在k = 64的情況下，字線標(biāo)號(hào)從0到63。如果判斷步驟1140為否，則處理繼續(xù)進(jìn)入步驟1110。如果i = k，則步驟1145包括使用更低驗(yàn)證電壓Vvx_PW1對(duì) m^k-i(即最高字線)編程，同時(shí)將VKEAD_PASS施加到其它字線。在此情況下，不存在更高的字線。步驟1150包括使用更高驗(yàn)證電壓Vvx_PW2對(duì)WLk-2編程，同時(shí)將VKEAD_PW2施加到更高字線WLk-I并且將VKEAD_PASS施加到其它字線。步驟1155包括使用更高驗(yàn)證電壓Vvx_PW2對(duì)WLk-I 編程，同時(shí)將VKEAD_PASS施加到其它字線。
圖1 示出諸如圖Ia和圖Ib所示的NAND存儲(chǔ)元件的陣列1100示例。沿著每一列，比特線1106耦合至NAND串1150的漏極選擇柵極的漏極端子1126。沿著NAND串的每一行，源極線1104可以連接NAND串的源極選擇柵極的所有源極端子11觀。
存儲(chǔ)元件的陣列劃分為大量存儲(chǔ)元件塊。存儲(chǔ)元件塊是擦除的單位，這對(duì)于閃速 EEPROM系統(tǒng)是很普通的。也就是說(shuō)，每個(gè)塊包含被一起擦除的最小數(shù)量的存儲(chǔ)元件。每個(gè)塊通常劃分為多個(gè)頁(yè)面。頁(yè)面是編程的最小單位。在一行存儲(chǔ)元件中通常存儲(chǔ)一個(gè)或多個(gè)數(shù)據(jù)頁(yè)面。例如，行通常包含若干交織的頁(yè)面，或者可以包括一個(gè)頁(yè)面。頁(yè)面的所有存儲(chǔ)元件會(huì)被一起讀取或編程。此外，頁(yè)面可以存儲(chǔ)來(lái)自一個(gè)或多個(gè)扇區(qū)的用戶數(shù)據(jù)。扇區(qū)是由主機(jī)作為方便的用戶數(shù)據(jù)單位使用的邏輯概念，其通常不包含開銷數(shù)據(jù)，開銷數(shù)據(jù)限于控制器。開銷數(shù)據(jù)可包括從扇區(qū)的用戶數(shù)據(jù)計(jì)算出的糾錯(cuò)碼(ECC)?？刂破鞯囊徊糠?以下描述)當(dāng)數(shù)據(jù)正在被編程到陣列中時(shí)計(jì)算ECC，并且還在數(shù)據(jù)正在從陣列中被讀取時(shí)對(duì)ECC 進(jìn)行檢查?；蛘撸珽CC和/或其它開銷數(shù)據(jù)被存儲(chǔ)在與用戶數(shù)據(jù)所屬的不同的頁(yè)、甚至不同的塊中。
用戶數(shù)據(jù)扇區(qū)通常是512字節(jié)，對(duì)應(yīng)于磁盤驅(qū)動(dòng)器中扇區(qū)的大小。開銷數(shù)據(jù)通常是附加的16-20字節(jié)。大量頁(yè)面形成塊，例如從8個(gè)頁(yè)面直至32、64、1觀或更多個(gè)頁(yè)面中的任何數(shù)量。在一些實(shí)施例中，一行NAND串構(gòu)成塊。
在一個(gè)實(shí)施例中，通過(guò)將ρ阱提升到擦除電壓(例如14-22V)達(dá)到足夠的時(shí)間段并且在源極和比特線浮置的同時(shí)將所選塊的字線接地，擦除存儲(chǔ)器存儲(chǔ)元件。由于電容耦合，未選擇的字線、比特線、選擇線和c源極也被提升到擦除電壓的相當(dāng)大的部分。因此，所選擇的存儲(chǔ)元件的隧道氧化物層被施加強(qiáng)電場(chǎng)，并且隨著浮置柵極的電子通常通過(guò) i^owler-Nordheim隧穿機(jī)制被發(fā)射到襯底側(cè)，所選擇的存儲(chǔ)元件的數(shù)據(jù)被擦除。隨著電子從浮置柵極被傳送到P阱區(qū)域，被選擇的存儲(chǔ)元件的Vth降低。可以對(duì)整個(gè)存儲(chǔ)器陣列、單獨(dú)的塊或另一單位的存儲(chǔ)元件執(zhí)行擦除。
圖12b是使用單個(gè)行/列解碼器和讀取/寫入電路的非易失性存儲(chǔ)器的框圖。該示圖示出根據(jù)本發(fā)明一個(gè)實(shí)施例的具有用于對(duì)存儲(chǔ)元件的頁(yè)面并行讀取和編程的讀取/ 寫入電路的存儲(chǔ)器器件1296。存儲(chǔ)器器件1296可以包括一個(gè)或多個(gè)存儲(chǔ)器管芯1298。存儲(chǔ)器管芯1298包括存儲(chǔ)元件的二維陣列1100、控制電路1210和讀取/寫入電路1265。在一些實(shí)施例中，存儲(chǔ)元件的陣列可以是三維的。存儲(chǔ)器陣列1100可經(jīng)由行解碼器1230通過(guò)字線尋址以及經(jīng)由列解碼器1260通過(guò)比特線尋址。讀取/寫入電路1265包括多個(gè)感測(cè)塊1200，并且允許存儲(chǔ)元件頁(yè)面被并行讀取或者編程。通常，控制器1250與一個(gè)或多個(gè)存儲(chǔ)器管芯1298包括在相同的存儲(chǔ)器器件1296(例如可移除存儲(chǔ)卡)中。命令和數(shù)據(jù)經(jīng)由線路1220在主機(jī)與控制器1250之間傳遞以及經(jīng)由線路1218在控制器與一個(gè)或多個(gè)存儲(chǔ)器管芯1298之間傳遞。
控制電路1210與讀取/寫入電路1265協(xié)作，以對(duì)存儲(chǔ)器陣列1100執(zhí)行存儲(chǔ)器操作?？刂齐娐?210包括狀態(tài)機(jī)1212、片上地址解碼器1214和功率控制模塊1216。狀態(tài)機(jī) 1212提供存儲(chǔ)器操作的芯片級(jí)控制，并且可以包括ECC解碼引擎。片上地址解碼器1214 提供主機(jī)或存儲(chǔ)器控制器使用的地址與解碼器1230和1260使用的硬件地址之間的地址接
18口。功率控制模塊1216控制在存儲(chǔ)器操作期間提供給字線和比特線的功率和電壓。
在一些實(shí)現(xiàn)中，圖12b的一些組件可以組合。在不同的設(shè)計(jì)中，所述組件中除了存儲(chǔ)元件陣列1100之外的一個(gè)或多個(gè)(單獨(dú)的或組合在一起)可以被認(rèn)為是管理電路。例如，一個(gè)或多個(gè)管理電路可以包括控制電路1210、狀態(tài)機(jī)1212、解碼器1214/U60、功率控制1216、感測(cè)塊1200、讀取/寫入電路1沈5、控制器1250等中的任何一個(gè)或其組合。
在另一方法中，非易失性存儲(chǔ)器系統(tǒng)使用雙行/列解碼器和讀取/寫入電路，其中，通過(guò)各種外圍電路對(duì)存儲(chǔ)器陣列200的存取是在該陣列的相對(duì)兩側(cè)以對(duì)稱方式實(shí)現(xiàn)的，從而每一側(cè)的存取線路和電路的密度減少一半。因此，兩個(gè)行解碼器、兩個(gè)列解碼器、讀取/寫入電路從底部連接到比特線，讀取/寫入電路從陣列1100的頂部連接到比特線。
圖13是描述感測(cè)塊的一個(gè)實(shí)施例的框圖。單個(gè)感測(cè)塊1200劃分為芯部分(被稱為感測(cè)模塊1280)和公共部分1290。在一個(gè)實(shí)施例中，對(duì)于每一比特線會(huì)具有單獨(dú)的感測(cè)模塊1觀0，且對(duì)于多個(gè)感測(cè)模塊1280的集合會(huì)具有一個(gè)公共部分1290。在一個(gè)示例中，感測(cè)塊會(huì)包括一個(gè)公共部分1290和八個(gè)感測(cè)模塊1280。一個(gè)組中的每一感測(cè)模塊會(huì)經(jīng)由數(shù)據(jù)總線1272與關(guān)聯(lián)的公共部分通信。對(duì)于更多的細(xì)節(jié)，參照2006年6月四日公開的題為"Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers”的U. S. 2006/0140007，通過(guò)其引用而全部并入本文。
感測(cè)模塊1280包括感測(cè)電路1270，其確定所連接的比特線中的傳導(dǎo)電流是大于還是小于預(yù)定閾值電平。感測(cè)模塊1280還包括比特線鎖存器1282，其用于設(shè)置所連接的比特線上的電壓條件。例如，比特線鎖存器1282中鎖存的預(yù)定狀態(tài)將導(dǎo)致所連接的比特線被拉到指出編程禁止的狀態(tài)(例如1. 5-3V)。
公共部分1290包括處理器1四2、數(shù)據(jù)鎖存器1294的集合和1/0接口 1四6，該I/ 0接口耦合在數(shù)據(jù)鎖存器1294的集合與數(shù)據(jù)總線1220的集合之間。處理器1292執(zhí)行計(jì)算。例如，其功能之一在于確定被感測(cè)到的存儲(chǔ)元件中存儲(chǔ)的數(shù)據(jù)，并且將確定的數(shù)據(jù)存儲(chǔ)在數(shù)據(jù)鎖存器集合中。數(shù)據(jù)鎖存器1294的集合用于在讀取操作期間存儲(chǔ)由處理器1292 確定的數(shù)據(jù)比特。其還用于在編程操作期間存儲(chǔ)從數(shù)據(jù)總線1220導(dǎo)入的數(shù)據(jù)比特。導(dǎo)入的數(shù)據(jù)比特代表要被編程到存儲(chǔ)器中的寫入數(shù)據(jù)。1/0接口 1296在數(shù)據(jù)鎖存器1294與數(shù)據(jù)總線1220之間提供接口。
在讀取或感測(cè)期間，系統(tǒng)的操作在狀態(tài)機(jī)1212的控制之下，該狀態(tài)機(jī)222控制將不同控制柵極電壓供應(yīng)給尋址到的存儲(chǔ)元件。隨著逐步經(jīng)過(guò)與存儲(chǔ)器所支持的各種存儲(chǔ)器狀態(tài)對(duì)應(yīng)的各種預(yù)定控制柵極電壓，感測(cè)模塊1280可以在這些電壓之一處跳變，并且將從感測(cè)模塊1280經(jīng)由總線1272提供輸出給處理器1292。此時(shí)，處理器1292通過(guò)考慮感測(cè)模塊的跳變事件以及關(guān)于從狀態(tài)機(jī)經(jīng)由輸入線1293施加的控制柵極電壓的信息確定所得的存儲(chǔ)器狀態(tài)。然后計(jì)算用于存儲(chǔ)器狀態(tài)的二進(jìn)制編碼，并且將所得的數(shù)據(jù)比特存儲(chǔ)在數(shù)據(jù)鎖存器1294中。在芯部分的另一實(shí)施例中，比特線鎖存器1282具有雙重職責(zé)，既作為用于對(duì)感測(cè)模塊1280的輸出進(jìn)行鎖存的鎖存器，又作為如上所述的比特線鎖存器。
可以想到，一些實(shí)現(xiàn)方式將包括多個(gè)處理器1292。在一個(gè)實(shí)施例中，每一處理器 1292將包括輸出線(未示出)，從而每一輸出線是線或(wired-OR)在一起的。在一些實(shí)施例中，輸出線在被連接到線OR的線之前反轉(zhuǎn)。因?yàn)榻邮站€OR的線的狀態(tài)機(jī)可以確定正被編程的所有比特何時(shí)達(dá)到期望的電平，所以這種配置使得能夠在編程驗(yàn)證處理期間快速地確定編程處理何時(shí)已完成。例如，當(dāng)每一比特均已達(dá)到其期望的電平時(shí)，用于該比特的邏輯零會(huì)被發(fā)送到線OR的線(或者數(shù)據(jù)1反轉(zhuǎn))。當(dāng)所有比特輸出數(shù)據(jù)0(或反轉(zhuǎn)的數(shù)據(jù)1)時(shí)， 于是狀態(tài)機(jī)獲知要終止編程處理。因?yàn)槊恳惶幚砥骶c八個(gè)感測(cè)模塊通信，所以狀態(tài)機(jī)需要八次讀取線OR的線，或者向處理器1292添加邏輯以累加關(guān)聯(lián)的比特線的結(jié)果，從而狀態(tài)機(jī)僅需讀取線OR的線一次。類似地，通過(guò)正確地選取邏輯電平，全局狀態(tài)機(jī)可以檢測(cè)何時(shí)第一比特改變其狀態(tài)并且相應(yīng)地改變算法。
在編程或驗(yàn)證期間，待編程的數(shù)據(jù)從數(shù)據(jù)總線1220存儲(chǔ)在數(shù)據(jù)鎖存器1294的集合中。在狀態(tài)機(jī)的控制之下的編程操作包括施加到尋址到的存儲(chǔ)元件的控制柵極的一系列編程電壓脈沖。每一編程脈沖之后緊跟著讀回(驗(yàn)證)，以確定是否已將存儲(chǔ)元件編程為期望的存儲(chǔ)器狀態(tài)。處理器1292相對(duì)于期望的存儲(chǔ)器狀態(tài)監(jiān)視讀回的存儲(chǔ)器狀態(tài)。當(dāng)二者吻合時(shí)，處理器1292設(shè)置比特線鎖存器1觀2，以使比特線被拉到指出編程禁止的狀態(tài)。這禁止耦合到比特線的存儲(chǔ)元件被進(jìn)一步編程，即使在其控制柵極上出現(xiàn)編程脈沖時(shí)也是如此。在其它實(shí)施例中，處理器在初期加載比特線鎖存器1觀2，并且感測(cè)電路在驗(yàn)證處理期間將其設(shè)置為禁止值。
數(shù)據(jù)鎖存器棧1294包含與感測(cè)模塊對(duì)應(yīng)的數(shù)據(jù)鎖存器的棧。在一個(gè)實(shí)施例中，每感測(cè)模塊1280存在三個(gè)數(shù)據(jù)鎖存器。在一些實(shí)現(xiàn)方式中(但不要求)，數(shù)據(jù)鎖存器被實(shí)現(xiàn)為移位寄存器，從而其中存儲(chǔ)的并行數(shù)據(jù)被轉(zhuǎn)換為用于數(shù)據(jù)總線1220的串行數(shù)據(jù)，反之亦然。在優(yōu)選實(shí)施例中，與m個(gè)存儲(chǔ)元件的讀取/寫入塊對(duì)應(yīng)的所有數(shù)據(jù)鎖存器可以鏈接在一起，以形成塊移位寄存器，從而數(shù)據(jù)塊可以通過(guò)串行傳送而輸入或輸出。具體地說(shuō)，調(diào)整一排讀取/寫入模塊，從而其數(shù)據(jù)鎖存器集合中的每一個(gè)會(huì)仿佛它們?yōu)檎麄€(gè)讀取/寫入塊的移位寄存器的一部分那樣將數(shù)據(jù)依次移入或者移出數(shù)據(jù)總線。
圖14示出對(duì)于全比特線存儲(chǔ)器架構(gòu)或?qū)τ谄媾即鎯?chǔ)器架構(gòu)將存儲(chǔ)器陣列組織成為塊的示例。下面描述存儲(chǔ)器陣列1100的示例性結(jié)構(gòu)。作為一個(gè)示例，NAND閃速EEPROM 被描述為劃分為1，OM個(gè)塊。每一塊中存儲(chǔ)的數(shù)據(jù)可被同時(shí)擦除。在一個(gè)實(shí)施例中，塊是同時(shí)擦除的存儲(chǔ)元件的最小單位。在該示例中，在每一塊中存在與比特線BLO、BLl........
BL8511對(duì)應(yīng)的8，512個(gè)列。在一個(gè)被稱為全比特線(ABL)架構(gòu)(架構(gòu)1410)的實(shí)施例中， 在讀取和編程操作期間可以同時(shí)選擇塊的所有比特線。在公共字線上且連接到任何比特線的存儲(chǔ)元件能夠被同時(shí)編程。
在提供的示例中，四個(gè)存儲(chǔ)元件串聯(lián)以形成NAND串。雖然示出四個(gè)存儲(chǔ)元件被包括于每一 NAND串中，但可以使用多于四個(gè)或少于四個(gè)(例如16、32、64個(gè)或另一數(shù)量)。 NAND串的一個(gè)端子經(jīng)由漏極選擇柵極(其連接到選擇柵極漏極線SGD)連接到對(duì)應(yīng)的比特線，另一端子經(jīng)由源極選擇柵極(其連接到選擇柵極源極線SGQ連接到c源極。
在另一被稱為奇偶架構(gòu)(架構(gòu)1400)的實(shí)施例中，比特線劃分為偶比特線(BLe) 和奇比特線(BLo)。在奇/偶比特線架構(gòu)中，在一個(gè)時(shí)間對(duì)沿著公共字線且連接到奇數(shù)比特線的存儲(chǔ)元件進(jìn)行編程，而在另一時(shí)間對(duì)沿著公共字線且連接到偶數(shù)比特線的存儲(chǔ)元件進(jìn)行編程。在該示例中，在每一塊中存在劃分為偶列和奇列的8，512個(gè)列。在該示例中，示出四個(gè)存儲(chǔ)元件串聯(lián)以形成NAND串。雖然示出每一 NAND串中包括四個(gè)存儲(chǔ)元件，但可以使用多于四個(gè)或少于四個(gè)的存儲(chǔ)元件。
在讀取和編程操作的一個(gè)配置期間，同時(shí)選擇4，256個(gè)存儲(chǔ)元件。選擇的存儲(chǔ)元件具有相同字線和相同種類的比特線(例如奇或偶)。因此，形成邏輯頁(yè)面的532字節(jié)數(shù)據(jù)可被同時(shí)讀取或編程，并且存儲(chǔ)器的一個(gè)塊可存儲(chǔ)至少八個(gè)邏輯頁(yè)面(四個(gè)字線，每一字線具有奇頁(yè)面和偶頁(yè)面)。對(duì)于多狀態(tài)存儲(chǔ)元件，當(dāng)每一存儲(chǔ)元件存儲(chǔ)兩個(gè)數(shù)據(jù)比特時(shí)(其中，這兩個(gè)比特中的每一個(gè)存儲(chǔ)在不同頁(yè)面中)，一個(gè)塊存儲(chǔ)十六個(gè)邏輯頁(yè)面。也可以使用其它大小的塊和頁(yè)面。
對(duì)于ABL或奇偶架構(gòu)，通過(guò)將ρ阱提升到擦除電壓(例如20V)并且將選擇的塊的字線接地，可以擦除存儲(chǔ)元件。源極和比特線浮置?？梢詫?duì)整個(gè)存儲(chǔ)器陣列、單獨(dú)的塊或作為存儲(chǔ)器器件一部分的另一單位的存儲(chǔ)元件執(zhí)行擦除。電子從存儲(chǔ)元件的浮置柵極傳遞到 P阱區(qū)域，從而存儲(chǔ)元件的Vth變?yōu)樨?fù)值。
在讀取和驗(yàn)證操作中，選擇柵極(S⑶和SGS)連接到范圍2.5-4. 5V中的電壓， 未選擇的字線(例如當(dāng)WL2是所選擇的字線時(shí)為WiK WLl和WL3)提升到讀取趟次電壓 Veead (通常是在從4. 5V到6V的范圍中的電壓)以使晶體管作為傳遞柵極操作。選擇的字線 WL2被連接到一電壓，對(duì)于每一讀取和驗(yàn)證操作指定該電壓的電平，以確定所關(guān)注的存儲(chǔ)元件的Vth是在該電平之上還是之下。例如，在關(guān)于雙電平存儲(chǔ)元件的讀取操作中，選擇的字線WL2可以接地，從而檢測(cè)出Vth是否高于0V。在關(guān)于雙電平存儲(chǔ)元件的驗(yàn)證操作中，選擇的字線WL2連接到例如0.8V，從而驗(yàn)證Vth是否已經(jīng)達(dá)到至少0.8V。源極和ρ阱為0V。選擇的比特線(其假設(shè)為偶比特線(BLe))被預(yù)充電到例如0.7V的電平。如果Vth高于字線上的讀取或驗(yàn)證電平，則由于非傳導(dǎo)的存儲(chǔ)元件，所以與感興趣的存儲(chǔ)元件關(guān)聯(lián)的比特線 (BLe)的電勢(shì)電平保持該高電平。另一方面，如果Vth低于讀取或驗(yàn)證電平，則因?yàn)閭鲗?dǎo)的存儲(chǔ)元件使比特線放電，所以所關(guān)注的比特線(BLe)的電勢(shì)電平下降到低電平，例如小于 0. 5V。由此通過(guò)連接到比特線的電壓補(bǔ)償器感測(cè)放大器可以檢測(cè)存儲(chǔ)元件的狀態(tài)。
上述的擦除、讀取和驗(yàn)證操作根據(jù)現(xiàn)有技術(shù)執(zhí)行。因此，本領(lǐng)域技術(shù)人員可以改變很多所述細(xì)節(jié)。也可以使用本領(lǐng)域已知的其它擦除、讀取和驗(yàn)證技術(shù)。
上文中提供了對(duì)本發(fā)明的具體描述以用于進(jìn)行闡述和說(shuō)明。但并非要窮舉或者將本發(fā)明限于所公開的精確形式。根據(jù)以上教導(dǎo)，可實(shí)現(xiàn)很多修改和變型。上述實(shí)施例被選取用于最佳地解釋本發(fā)明的原理及其實(shí)際應(yīng)用，從而使得本領(lǐng)域技術(shù)人員能夠以不同的實(shí)施例并利用適于特定預(yù)期用途的不同變型來(lái)最佳地利用本發(fā)明。本發(fā)明的范圍要由所附權(quán)利要求來(lái)定義。
權(quán)利要求
1.一種用于操作非易失性存儲(chǔ)的方法，包括(a)對(duì)串聯(lián)存儲(chǔ)元件的集合(200)中的特定存儲(chǔ)元件(714)執(zhí)行編程和驗(yàn)證操作，以將該特定存儲(chǔ)元件的閾值電壓提升到第一驗(yàn)證電平(Vva_pwl、Vvb_pwl、Vvc_pwl, Vvx_pwl)，以及在所述驗(yàn)證操作期間，將第一趟次電壓(V_d_pwl)施加到所述串聯(lián)存儲(chǔ)元件的集合中的所述特定存儲(chǔ)元件的相鄰存儲(chǔ)元件(7M)；(b)隨后，對(duì)所述相鄰存儲(chǔ)元件執(zhí)行編程和驗(yàn)證操作，以提升所述相鄰存儲(chǔ)元件的閾值電壓；(c)隨后，對(duì)所述特定存儲(chǔ)元件執(zhí)行進(jìn)一步的編程和驗(yàn)證操作，以將所述特定存儲(chǔ)元件的閾值電壓提升到所述第一驗(yàn)證電平之上的第二驗(yàn)證電平(Vva_pw2、Vvb’2、Vv?！?、Vvx_pw2)，且在所述進(jìn)一步的驗(yàn)證操作期間，將與所述第一趟次電壓不同的第二趟次電壓(VMad_pw2)施加到所述相鄰存儲(chǔ)元件。
2.如權(quán)利要求1所述的方法，其中，步驟(b)將所述相鄰存儲(chǔ)元件的閾值電壓提升到所述第一驗(yàn)證電平，所述方法還包括(d)在步驟(c)之后，對(duì)所述相鄰存儲(chǔ)元件執(zhí)行進(jìn)一步的編程和驗(yàn)證操作，以將所述相鄰存儲(chǔ)元件的所述閾值電壓提升到所述第二驗(yàn)證電平。
3.如權(quán)利要求1或2所述的方法，其中 所述第一趟次電壓小于所述第二趟次電壓。
4.如權(quán)利要求1至3中的任意一項(xiàng)所述的方法，還包括在步驟(a)中將所述第一趟次電壓施加到所述相鄰存儲(chǔ)元件時(shí)，以及在步驟(c)中將所述第二趟次電壓施加到所述相鄰存儲(chǔ)元件時(shí)，將相同的趟次電壓(VMad_pass)施加到所述存儲(chǔ)元件的集合中的至少一個(gè)其它存儲(chǔ)元件。
5.如權(quán)利要求1至4中的任意一項(xiàng)所述的方法，其中，所述相鄰存儲(chǔ)元件按編程順序在所述特定存儲(chǔ)元件之后。
6.權(quán)利要求1至5中的任意一項(xiàng)所述的方法，其中，在步驟(a)的開始，所述特定存儲(chǔ)元件的閾值電壓處于被擦除狀態(tài)(E)。
7.權(quán)利要求1至5中的任意一項(xiàng)所述的方法，其中，在步驟(a)的開始，所述特定存儲(chǔ)元件的閾值電壓處于在所述第一驗(yàn)證電平之下且在被擦除狀態(tài)(E)之上的中間電平(INT)。
8.一種非易失性存儲(chǔ)裝置，包括串聯(lián)存儲(chǔ)元件的集合O00)；以及至少一個(gè)控制電路(1210、1250)，該至少一個(gè)控制電路用于(a)對(duì)串聯(lián)存儲(chǔ)元件的集合中的特定存儲(chǔ)元件(714)執(zhí)行編程和驗(yàn)證操作，以將該特定存儲(chǔ)元件的閾值電壓提升到第一驗(yàn)證電平(Vva_pwl、Vvb_pwl、Vvc_pwl, Vvx_pwl)，且在所述驗(yàn)證操作期間，將第一趟次電壓 (Vread_pwl)施加到所述串聯(lián)存儲(chǔ)元件的集合中的所述特定存儲(chǔ)元件的相鄰存儲(chǔ)元件(724)； (b)隨后，對(duì)所述相鄰存儲(chǔ)元件執(zhí)行編程和驗(yàn)證操作，以提升所述相鄰存儲(chǔ)元件的閾值電壓；以及(c)隨后，對(duì)所述特定存儲(chǔ)元件執(zhí)行進(jìn)一步的編程和驗(yàn)證操作，以將該特定存儲(chǔ)元件的閾值電壓提升到在所述第一驗(yàn)證電平之上的第二驗(yàn)證電平(Vva_pw2、Vvb_pw2、Vv?！?、 Vvx’2)，且在所述進(jìn)一步的驗(yàn)證操作期間，將與所述第一趟次電壓不同的第二趟次電壓 (Vread_pw2)施加到所述相鄰存儲(chǔ)元件。
9.如權(quán)利要求8所述的非易失性存儲(chǔ)裝置，其中，對(duì)所述特定存儲(chǔ)元件執(zhí)行的所述進(jìn)一步的編程和驗(yàn)證操作將所述相鄰存儲(chǔ)元件的閾值電壓提升到所述第一驗(yàn)證電平，且在對(duì)所述特定存儲(chǔ)元件執(zhí)行所述進(jìn)一步的編程和驗(yàn)證操作之后，所述至少一個(gè)控制電路對(duì)所述相鄰存儲(chǔ)元件執(zhí)行進(jìn)一步的編程和驗(yàn)證操作，以將所述相鄰存儲(chǔ)元件的閾值電壓提升到所述第二驗(yàn)證電平。
10.如權(quán)利要求8或9所述的非易失性存儲(chǔ)裝置，其中所述第一趟次電壓小于所述第二趟次電壓。
11.如權(quán)利要求8至10中的任意一項(xiàng)所述的非易失性存儲(chǔ)裝置，其中在NAND串中設(shè)置所述串聯(lián)存儲(chǔ)元件的集合。
12.如權(quán)利要求8至11中的任意一項(xiàng)所述的非易失性存儲(chǔ)裝置，其中在將所述第一趟次電壓施加到所述相鄰存儲(chǔ)元件時(shí)，以及在將所述第二趟次電壓施加到所述相鄰存儲(chǔ)元件時(shí)，所述至少一個(gè)控制電路將相同的趟次電壓(VMad_pass)施加到所述存儲(chǔ)元件的集合中的至少一個(gè)其它存儲(chǔ)元件。
13.如權(quán)利要求8至12中的任意一項(xiàng)所述的非易失性存儲(chǔ)裝置，其中所述相鄰存儲(chǔ)元件按編程順序在特定存儲(chǔ)元件之后。
14.如權(quán)利要求8至13中的任意一項(xiàng)所述的非易失性存儲(chǔ)裝置，其中當(dāng)所述至少一個(gè)控制電路對(duì)所述特定存儲(chǔ)元件開始執(zhí)行編程和驗(yàn)證操作時(shí)，所述特定存儲(chǔ)元件的閾值電壓處于被擦除狀態(tài)(E)。
15.如權(quán)利要求8至13中的任意一項(xiàng)所述的非易失性存儲(chǔ)裝置，其中當(dāng)所述至少一個(gè)控制電路對(duì)所述特定存儲(chǔ)元件開始執(zhí)行編程和驗(yàn)證操作時(shí)，所述特定存儲(chǔ)元件的閾值電壓處于在所述第一驗(yàn)證電平之下且在被擦除狀態(tài)(E)之上的中間電平 (INT)。
全文摘要
在編程驗(yàn)證操作期間使用字線到字線方向上的電容耦合來(lái)優(yōu)化多趟次編程方案。在不同的編程趟次中，在被驗(yàn)證的所選字線的相鄰字線上使用不同的趟次電壓。具體地說(shuō)，可以在第一趟次而不是第二趟次中使用較低的趟次電壓。編程處理可以包括字線前瞻或Z字形序列，在該序列中，WLn在第一趟次中被編程，隨后WLn+1在第一趟次中被編程，隨后WLn在第二趟次中被編程，隨后WLn+1在第二趟次中被編程。在將存儲(chǔ)元件編程為中間狀態(tài)和/或最高狀態(tài)的第一趟次之前可以執(zhí)行初始編程趟次。
文檔編號(hào)G11C16/04GK102187399SQ200980141431
公開日2011年9月14日 申請(qǐng)日期2009年9月23日 優(yōu)先權(quán)日2008年10月16日
發(fā)明者迪潘舒·杜塔, 杰弗里·W·呂策 申請(qǐng)人:桑迪士克股份有限公司