本實(shí)用新型涉及一種處理器，具體涉及一種采用可變相位時(shí)鐘驅(qū)動(dòng)電路驅(qū)動(dòng)處理器內(nèi)置存儲(chǔ)器的處理器，屬于集成電路技術(shù)領(lǐng)域。

背景技術(shù)：

隨著半導(dǎo)體工藝的發(fā)展及邏輯電路設(shè)計(jì)優(yōu)化方法的發(fā)展(比如采用多級(jí)流水線結(jié)構(gòu))，一個(gè)處理器或一個(gè)集成電路芯片如專用芯片(ASIC)或片上系統(tǒng)芯片(SoC)中的數(shù)據(jù)處理和運(yùn)算單元的運(yùn)行速度提高的很快，而其內(nèi)置存儲(chǔ)器的速度的提高往往落后運(yùn)算單元的速度的提高，因此存儲(chǔ)器的速度就成為提高整個(gè)處理器運(yùn)算速度的瓶頸。

為了解決高速運(yùn)算單元及低速存儲(chǔ)器之間數(shù)據(jù)交換的矛盾，通常的解決方法有如下兩種：(1)提高存儲(chǔ)器的速度，即采用增大存儲(chǔ)器件的尺寸，加大存儲(chǔ)器讀寫電路的驅(qū)動(dòng)電流等方法使存儲(chǔ)器的讀寫速度提高，但是這樣不僅會(huì)增加存儲(chǔ)器的功耗而且速度的提高也是有限的；(2)在系統(tǒng)設(shè)計(jì)中采用多時(shí)鐘區(qū)間方法，即存儲(chǔ)器的驅(qū)動(dòng)時(shí)鐘頻率是運(yùn)算單元的時(shí)鐘頻率的1/2、1/3或更低，這種方法會(huì)造成運(yùn)算單元需要等待1個(gè)、2個(gè)或更多的時(shí)鐘周期才能對(duì)存儲(chǔ)器進(jìn)行一次讀寫操作如圖1和圖2所示(圖2中驅(qū)動(dòng)存儲(chǔ)器的時(shí)鐘頻率是驅(qū)動(dòng)運(yùn)算單元的時(shí)鐘頻率的1/2)。

如何能發(fā)現(xiàn)一種存儲(chǔ)器的控制方法使其既能提高處理器芯片對(duì)內(nèi)置存儲(chǔ)器的讀寫速度要求而又能降低功耗已經(jīng)成了當(dāng)前設(shè)計(jì)高速低功耗處理器的重要課題。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型所要解決的技術(shù)問(wèn)題是：提供一種處理器，通過(guò)改變驅(qū)動(dòng)存儲(chǔ)器的時(shí)鐘的相位來(lái)動(dòng)態(tài)調(diào)節(jié)和自適應(yīng)與處理器內(nèi)運(yùn)算/控制單元進(jìn)行零等待周期的數(shù)據(jù)交換，實(shí)現(xiàn)高速低功耗的數(shù)據(jù)交換目的。

本實(shí)用新型為解決上述技術(shù)問(wèn)題采用以下技術(shù)方案：

一種處理器，設(shè)有內(nèi)置存儲(chǔ)器，該處理器還包括至少一個(gè)相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路；所述內(nèi)置存儲(chǔ)器包括一個(gè)存儲(chǔ)器群，存儲(chǔ)器群包括至少一個(gè)存儲(chǔ)器模塊，各個(gè)存儲(chǔ)器模塊之間并行連接，存儲(chǔ)器模塊由相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路驅(qū)動(dòng)，且相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路的頻率低于處理器時(shí)鐘頻率。

作為本實(shí)用新型的一種優(yōu)選方案，所述處理器還包括運(yùn)算/控制單元，所述運(yùn)算/控制單元與內(nèi)置存儲(chǔ)器之間連接有地址解碼、存儲(chǔ)器模塊選擇以及讀寫控制的邏輯電路，用于對(duì)存儲(chǔ)器讀寫的數(shù)據(jù)流向進(jìn)行控制。

作為本實(shí)用新型的一種優(yōu)選方案，所述處理器對(duì)當(dāng)前讀寫的存儲(chǔ)器模塊輸送相應(yīng)的時(shí)鐘，并對(duì)當(dāng)前未選中的存儲(chǔ)器模塊進(jìn)行時(shí)鐘停止操作控制。

作為本實(shí)用新型的一種優(yōu)選方案，所述相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路采用PLL或者時(shí)鐘選擇電路實(shí)現(xiàn)。

作為本實(shí)用新型的一種優(yōu)選方案，所述內(nèi)置存儲(chǔ)器用于處理器或?qū)Ｓ眯酒珹SIC或片上系統(tǒng)SoC或者需要采用內(nèi)置存儲(chǔ)器的芯片。

本實(shí)用新型采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果：

1、本實(shí)用新型處理器，采用讀寫速率比較低的低功耗存儲(chǔ)器模塊，通過(guò)改變驅(qū)動(dòng)存儲(chǔ)器模塊的時(shí)鐘的相位來(lái)動(dòng)態(tài)的調(diào)節(jié)和自適應(yīng)與芯片內(nèi)的運(yùn)算單元進(jìn)行零等待周期的數(shù)據(jù)交換，以達(dá)到實(shí)現(xiàn)高速低功耗的數(shù)據(jù)交換目的。

2、本實(shí)用新型處理器，既可以使存儲(chǔ)器工作在比較低的時(shí)鐘頻率以降低存儲(chǔ)器的功耗，又可以使存儲(chǔ)器能和不同的時(shí)鐘空間的功能塊實(shí)現(xiàn)快速的數(shù)據(jù)交換避免等待周期。

3、本實(shí)用新型處理器，既能提高處理器對(duì)內(nèi)置存儲(chǔ)器的讀寫速度，又能降低功耗。

附圖說(shuō)明

圖1是傳統(tǒng)處理器的運(yùn)算/控制單元對(duì)內(nèi)置存儲(chǔ)器的讀寫操作邏輯框圖。

圖2是傳統(tǒng)處理器內(nèi)置存儲(chǔ)器的讀寫操作時(shí)序圖。

圖3是本實(shí)用新型處理器的運(yùn)算/控制單元對(duì)內(nèi)置存儲(chǔ)器的讀寫操作邏輯框圖。

圖4是本實(shí)用新型處理器內(nèi)置存儲(chǔ)器的讀寫操作時(shí)序圖。

圖5是采用相位選擇方法的移相時(shí)鐘發(fā)生圖，其中，(a)為結(jié)構(gòu)框圖，(b)為時(shí)序圖。

圖6是存儲(chǔ)器群的結(jié)構(gòu)圖。

具體實(shí)施方式

下面詳細(xì)描述本實(shí)用新型的實(shí)施方式，所述實(shí)施方式的示例在附圖中示出。下面通過(guò)參考附圖描述的實(shí)施方式是示例性的，僅用于解釋本實(shí)用新型，而不能解釋為對(duì)本實(shí)用新型的限制。

圖1給出了傳統(tǒng)處理器內(nèi)部運(yùn)算/控制單元對(duì)內(nèi)置存儲(chǔ)器的讀寫控制邏輯框圖。圖中存儲(chǔ)器的時(shí)鐘發(fā)生器和系統(tǒng)時(shí)鐘同步。圖中運(yùn)算/控制單元直接采用系統(tǒng)時(shí)鐘。圖2給出的是相應(yīng)的存儲(chǔ)器的讀寫操作時(shí)序圖。圖2設(shè)定存儲(chǔ)器時(shí)鐘的頻率是系統(tǒng)時(shí)鐘頻率的1/2。從圖2中可以看到，由于存儲(chǔ)器時(shí)鐘的相位是固定的，其上升沿和系統(tǒng)時(shí)鐘的C8上升沿同步，所以處理器必須等到周期C8時(shí)才能讀到存儲(chǔ)器輸出的數(shù)據(jù)，即處理器必須等待一個(gè)系統(tǒng)時(shí)鐘周期C7。

圖2中存儲(chǔ)器時(shí)鐘Clock_M中的虛線表示這些時(shí)鐘脈沖可以被時(shí)鐘控制門(Clock Gating)給停止掉。

如圖3所示，本實(shí)用新型提供的處理器，包括內(nèi)置存儲(chǔ)器、至少一個(gè)相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路。相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路中相位的移動(dòng)受處理器的運(yùn)算/控制單元所發(fā)出的相位控制信號(hào)而移動(dòng)，以配合運(yùn)算/控制單元對(duì)存儲(chǔ)器進(jìn)行讀寫操作。該相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路的頻率低于該芯片內(nèi)部的運(yùn)算/控制單元所用之時(shí)鐘驅(qū)動(dòng)電路頻率。該內(nèi)置存儲(chǔ)器與處理器芯片的運(yùn)算/控制單元之間還連接有地址解碼(Address Decoder，Addr)，存儲(chǔ)器模塊選擇(ChipEnable，CE)，讀寫控制等邏輯電路(Write/Read，WR/RD)，用于對(duì)存儲(chǔ)器讀寫的數(shù)據(jù)流向進(jìn)行控制。

本實(shí)用新型采用的移相時(shí)鐘驅(qū)動(dòng)存儲(chǔ)器結(jié)構(gòu)，該結(jié)構(gòu)可以使存儲(chǔ)器工作在低于運(yùn)算/控制單元的工作頻率下通過(guò)調(diào)節(jié)驅(qū)動(dòng)時(shí)鐘的相位的移動(dòng)來(lái)配合運(yùn)算單元對(duì)存儲(chǔ)器的讀寫操作。對(duì)于該結(jié)構(gòu)的具體運(yùn)行模式可以分二種情況：(1)運(yùn)算/控制單元不是每個(gè)時(shí)鐘周期都要對(duì)存儲(chǔ)器進(jìn)行讀寫操作，尤其是對(duì)一個(gè)采用時(shí)分多線程結(jié)構(gòu)的處理器芯片，其運(yùn)算單元往往都是每隔1個(gè)或2個(gè)，甚至更多的時(shí)鐘周期才會(huì)對(duì)存儲(chǔ)器進(jìn)行一次讀寫，這時(shí)存儲(chǔ)器的時(shí)鐘驅(qū)動(dòng)信號(hào)的移相功能就會(huì)隨著運(yùn)算單元所發(fā)出的片選及讀寫信號(hào)的相位而移動(dòng)并驅(qū)動(dòng)存儲(chǔ)器接受運(yùn)算單元所發(fā)出的信號(hào)進(jìn)行相應(yīng)的操作；(2)運(yùn)算/控制單元在一段時(shí)間內(nèi)連續(xù)幾個(gè)時(shí)鐘周期都對(duì)存儲(chǔ)器進(jìn)行讀或?qū)懖僮?，這時(shí)存儲(chǔ)器需要在輸入端(數(shù)據(jù)輸入端，地址，片選及讀寫等控制信號(hào))加一組FIFO作為緩沖寄存器用于緩沖高速數(shù)據(jù)和低速存儲(chǔ)器的操作。

該結(jié)構(gòu)可以使內(nèi)置存儲(chǔ)器運(yùn)行在比運(yùn)算/控制單元時(shí)鐘頻率低很多的情況而又可以避免等待周期使其基本不影響處理器運(yùn)算/控制單元對(duì)存儲(chǔ)器進(jìn)行讀寫操作的速度。由于每個(gè)存儲(chǔ)器摸塊的運(yùn)行速率可以是運(yùn)算/控制單元的時(shí)鐘頻率的1/2、1/3或更低，因此對(duì)每個(gè)存儲(chǔ)器摸塊的速度要求就降低了，因而可以選用讀寫速率比較低的低功耗存儲(chǔ)器模塊。

對(duì)于需要有多字節(jié)讀寫和存儲(chǔ)功能的存儲(chǔ)器及其控制可采用多個(gè)存儲(chǔ)器模塊并行聯(lián)結(jié)組成一個(gè)存儲(chǔ)器群(如圖6所示)，但是分開(kāi)獨(dú)立的片選信號(hào)，由此，該存儲(chǔ)器能按處理器系統(tǒng)的指令要求進(jìn)行多種不同字節(jié)的數(shù)據(jù)讀寫操作。

圖3所示是帶有移相時(shí)鐘功能的處理器及其內(nèi)置存儲(chǔ)器邏輯框圖。圖4給出的是相應(yīng)的存儲(chǔ)器讀寫操作時(shí)序圖。圖3和圖1的區(qū)別就是把存儲(chǔ)器的時(shí)鐘發(fā)生器改成相位可移動(dòng)的時(shí)鐘發(fā)生器。從圖4中我們可以看到，在系統(tǒng)時(shí)鐘周期C7，由于Clock_M時(shí)鐘的相位前移了一個(gè)180度(相當(dāng)于前移了一個(gè)系統(tǒng)時(shí)鐘的周期)，所以存儲(chǔ)器的數(shù)據(jù)讀出也提前了一個(gè)系統(tǒng)時(shí)鐘周期。在圖2中出現(xiàn)的等待周期被避免了。

圖3中的存儲(chǔ)器移相時(shí)鐘發(fā)生器可以采用一個(gè)PLL來(lái)實(shí)現(xiàn)，也可以采用一種簡(jiǎn)單的時(shí)鐘選擇電路來(lái)實(shí)現(xiàn)。如圖5的(a)和(b)所示，給出的是一個(gè)通過(guò)選擇二種不同相位，但同頻率的時(shí)鐘電路來(lái)實(shí)現(xiàn)的相位移動(dòng)時(shí)鐘發(fā)生器。

本實(shí)用新型的實(shí)施案例中的內(nèi)置存儲(chǔ)器可以是一個(gè)存儲(chǔ)器群(Memory Array)，如圖6所示，各個(gè)存儲(chǔ)器模塊之間并行連接。通過(guò)對(duì)存儲(chǔ)器群中的每個(gè)存儲(chǔ)器模塊的分別控制，處理器可實(shí)現(xiàn)不同字長(zhǎng)的讀寫操作。存儲(chǔ)器群中的每個(gè)存儲(chǔ)器模塊可以使用同一個(gè)相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路，也可以分別使用不同的相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路。

本實(shí)施案例所提供的存儲(chǔ)器及其存儲(chǔ)控制電路可以應(yīng)用于處理器中的Cache，L1存儲(chǔ)器，也可用于L2存儲(chǔ)器，且特別適合于多線程結(jié)構(gòu)的處理器和多個(gè)并行處理結(jié)構(gòu)的處理器。不僅用于處理器還可以用于專用芯片(ASIC)或片上系統(tǒng)(SoC)及需要采用內(nèi)置存儲(chǔ)器的芯片。

基于上述存儲(chǔ)器群中存儲(chǔ)器模塊的并行結(jié)構(gòu)，處理器能根據(jù)字節(jié)地址來(lái)選擇存儲(chǔ)器的讀寫并對(duì)沒(méi)有被選中的存儲(chǔ)器的時(shí)鐘進(jìn)行停止操作。本實(shí)用新型中，處理器可以對(duì)當(dāng)前讀寫的存儲(chǔ)器輸送相應(yīng)的時(shí)鐘，并對(duì)當(dāng)前未選中的存儲(chǔ)器進(jìn)行時(shí)鐘停止操作控制，從而有效降低了整個(gè)內(nèi)置存儲(chǔ)器的功耗。存儲(chǔ)器群中的每個(gè)存儲(chǔ)器模塊可以使用同一個(gè)相位可移動(dòng)的時(shí)鐘驅(qū)動(dòng)電路，也可以分別使用不同的相位可移動(dòng)時(shí)鐘驅(qū)動(dòng)電路。

以上實(shí)施例僅為說(shuō)明本實(shí)用新型的技術(shù)思想，不能以此限定本實(shí)用新型的保護(hù)范圍，凡是按照本實(shí)用新型提出的技術(shù)思想，在技術(shù)方案基礎(chǔ)上所做的任何改動(dòng)，均落入本實(shí)用新型保護(hù)范圍之內(nèi)。