要求于2015年12月14日提交到韓國知識產(chǎn)權(quán)局的第10-2015-0178369號韓國專利申請的優(yōu)先權(quán)，所述韓國專利申請的全部公開通過引用包含于此。

這里描述的發(fā)明構(gòu)思涉及一種半導(dǎo)體存儲器，更加具體地，涉及一種存儲裝置和其操作方法。

背景技術(shù)：

存儲裝置可被稱為在主機(jī)裝置(諸如，計(jì)算機(jī)、智能電話和智能平板電腦等)的控制下存儲數(shù)據(jù)的任何裝置。硬盤驅(qū)動器(hdd)是能在磁盤上存儲數(shù)據(jù)的存儲裝置。固態(tài)硬盤(ssd)和存儲器卡等是在半導(dǎo)體存儲器中存儲數(shù)據(jù)的存儲裝置的示例。

非易失性存儲器的示例包括只讀存儲器(rom)、可編程rom(prom)、電可編程rom(eprom)、電可擦除可編程rom(eeprom)、閃速存儲器裝置、相變存儲器(pram)、磁性ram(mram)、電阻式存儲器(rram)和鐵電隨機(jī)存取存儲器(fram)等。

與存儲裝置進(jìn)行通信的主機(jī)裝置(諸如，計(jì)算機(jī)、智能電話和智能平板電腦等)的運(yùn)行速度隨著半導(dǎo)體制造技術(shù)發(fā)展而繼續(xù)提高。在存儲裝置中使用和主機(jī)裝置中使用的內(nèi)容的量繼續(xù)增加。出于這些原因，針對具有提高的運(yùn)行速度的存儲裝置的需求已經(jīng)連續(xù)地趨勢向上。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明構(gòu)思的實(shí)施例提供一種保持可靠性的同時還具有提高的運(yùn)行速度的存儲裝置及其操作方法。

本發(fā)明構(gòu)思的實(shí)施例提供一種存儲裝置，所述存儲裝置包括：非易失性存儲器裝置；控制器，被配置為從非易失性存儲器裝置讀取數(shù)據(jù)、將讀取的數(shù)據(jù)劃分成多個段以及針對所述多個段順序執(zhí)行錯誤校正解碼。在確定每個段的錯誤校正解碼的完成時，控制器被配置為將錯誤校正奇偶校驗(yàn)添加到多個解碼的段中的每個解碼的段，并將具有添加的錯誤校正奇偶校驗(yàn)的所述多個解碼的段發(fā)送到外部主機(jī)裝置。在確定第二段的錯誤校正解碼在從第一段的錯誤校正解碼和發(fā)送被完成時起過去了閾值時間之后未被完成時，控制器被配置為將不正確的錯誤校正奇偶校驗(yàn)添加到虛擬數(shù)據(jù)，并將具有添加的不正確的錯誤校正奇偶校驗(yàn)的虛擬數(shù)據(jù)發(fā)送到外部主機(jī)裝置。

本發(fā)明構(gòu)思的實(shí)施例提供一種存儲裝置，所述存儲裝置包括：多個存儲集群；隨機(jī)存取存儲器；群控制器，被配置為控制所述多個存儲集群。所述多個存儲集群中的每個存儲集群包括：多個非易失性存儲器裝置；控制器，被配置為從所述多個非易失性存儲器裝置中的每個非易失性存儲器裝置讀取數(shù)據(jù)、將讀取的數(shù)據(jù)劃分成多個段以及針對所述多個段順序執(zhí)行錯誤校正解碼。在確定每個段的錯誤校正解碼的完成時，控制器被配置為將錯誤校正奇偶校驗(yàn)添加到多個解碼的段中的每個解碼的段，并將具有添加的錯誤校正奇偶校驗(yàn)的所述多個解碼的段發(fā)送到群控制器。在確定第二段的錯誤校正解碼在從第一段的錯誤校正解碼和發(fā)送被完成時起過去了閾值時間之后未被完成時，控制器被配置為將不正確的錯誤校正奇偶校驗(yàn)添加到虛擬數(shù)據(jù)，并將具有添加的不正確的錯誤校正奇偶校驗(yàn)的虛擬數(shù)據(jù)發(fā)送到群控制器。

本發(fā)明構(gòu)思的實(shí)施例提供一種存儲裝置的操作方法，其中，所述存儲裝置包括非易失性存儲器裝置和被配置為控制非易失性存儲器裝置的控制器。所述方法包括：在控制器處從非易失性存儲器裝置讀取多個段；在控制器處針對多個段順序執(zhí)行錯誤校正解碼；并將已經(jīng)完成錯誤校正解碼的每個段發(fā)送到外部主機(jī)裝置。在控制器確定第二段的錯誤校正解碼在從第一段被發(fā)送到外部主機(jī)裝置時起過去了閾值時間之后未被完成時，將虛擬數(shù)據(jù)和不正確的錯誤校正奇偶校驗(yàn)發(fā)送到外部主機(jī)裝置。

本發(fā)明構(gòu)思的實(shí)施例提供一種存儲裝置，所述存儲裝置包括：非易失性存儲器裝置；控制器，被配置為從非易失性存儲器裝置讀取數(shù)據(jù)，對讀取的數(shù)據(jù)的段執(zhí)行錯誤校正解碼，將解碼的段發(fā)送到外部主機(jī)裝置，并在確定相應(yīng)段的錯誤校正解碼在已經(jīng)過去了閾值時間之后未被完成時，將具有不正確的錯誤校正奇偶校驗(yàn)的虛擬數(shù)據(jù)發(fā)送到外部主機(jī)裝置代替讀取的數(shù)據(jù)的相應(yīng)段。

附圖說明

通過下面結(jié)合下面附圖進(jìn)行的描述，上述和其他主題以及特點(diǎn)將會變得清楚，其中，除非另外規(guī)定，否則貫穿各種附圖，相同的參考標(biāo)號表示相同的部分，其中：

圖1示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置的框圖；

圖2示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置的操作方法的流程圖；

圖3示出了在沒有延遲的情況下執(zhí)行錯誤校正操作時的存儲裝置執(zhí)行的操作的時序圖；

圖4示出了延遲錯誤校正操作時在存儲裝置產(chǎn)生錯誤的示例的時序圖；

圖5示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置響應(yīng)于讀取請求而輸出數(shù)據(jù)的處理的時序圖；

圖6示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置響應(yīng)于讀取請求而輸出數(shù)據(jù)的示例的時序圖；

圖7示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置響應(yīng)于讀取請求而輸出數(shù)據(jù)的示例的時序圖；

圖8示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置設(shè)置操作模式的方法的流程圖；

圖9示出了圖1的存儲裝置的應(yīng)用的框圖；

圖10示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的控制器的框圖；

圖11示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的非易失性存儲器裝置的框圖；

圖12示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲塊的電路圖；

圖13示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置的框圖；

圖14根據(jù)本發(fā)明構(gòu)思的實(shí)施例示出了產(chǎn)生不正確奇偶校驗(yàn)(incorrectparity)的方法的流程圖；

圖15示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的計(jì)算裝置的框圖。

具體實(shí)施方式

以下，將參照附圖對本發(fā)明構(gòu)思的實(shí)施例進(jìn)行詳細(xì)的描述，使其描述到本發(fā)明構(gòu)思所屬領(lǐng)域的普通技術(shù)人員容易實(shí)施本發(fā)明構(gòu)思的實(shí)施例的程度。

圖1示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置100的框圖。參照圖1，存儲裝置100包括非易失性存儲器裝置110和控制器120。

非易失性存儲器裝置110可在控制器120的控制下執(zhí)行寫入、讀取和擦除。非易失性存儲器裝置110可通過輸入/輸出通道從控制器120接收命令和地址。非易失性存儲器裝置110可通過輸入/輸出通道與控制器120交換數(shù)據(jù)。

非易失性存儲器裝置110可包括閃速存儲器。然而，在其他實(shí)施例中，例如，非易失性存儲器裝置110可包含非易失性存儲器裝置(諸如，相變ram(pram)、磁ram(mram)、電阻式ram(rram)和鐵電ram(feram)等)中的至少一個非易失性存儲器裝置。

控制器120可被配置為訪問非易失性存儲器裝置110。例如，控制器120可通過輸入/輸出通道和控制通道來控制非易失性存儲器裝置110以便執(zhí)行寫入操作、讀取操作或擦除操作。

控制器120可響應(yīng)于外部主機(jī)裝置(未示出)的控制而控制非易失性存儲器裝置110。例如，控制器120可基于與用于與非易失性存儲器裝置110的通信的格式相同或不同的格式，與外部主機(jī)裝置進(jìn)行通信?？刂破?20傳輸?shù)椒且资源鎯ζ餮b置110的數(shù)據(jù)的單元可與控制器120傳輸?shù)酵獠恐鳈C(jī)裝置的數(shù)據(jù)的單元不同。

控制器120可包括第一錯誤校正碼塊ecc1102和第二錯誤校正碼塊ecc2104。第一錯誤校正碼塊ecc1102可針對將被寫入在非易失性存儲器裝置110的數(shù)據(jù)執(zhí)行錯誤校正編碼，并可針對從非易失性存儲器裝置110接收的數(shù)據(jù)執(zhí)行錯誤校正解碼。即，第一錯誤校正碼塊ecc1102校正從非易失性存儲器裝置110產(chǎn)生的錯誤以及在非易失性存儲器裝置110與控制器120之間的通道中產(chǎn)生的錯誤。例如，第一錯誤校正碼塊ecc1102基于各種錯誤校正碼(諸如，例如博斯-查德胡里-霍昆格姆(bch)碼、里德-所羅門(rs)碼、渦輪碼、低密度奇偶校驗(yàn)(ldpc)碼和極性碼等)中的至少一個錯誤校正碼來執(zhí)行錯誤校正編碼和錯誤校正解碼。

第二錯誤校正碼塊ecc2104可針對從外部主機(jī)裝置接收的數(shù)據(jù)執(zhí)行錯誤校正解碼，并可針對將被輸出到外部主機(jī)裝置的數(shù)據(jù)執(zhí)行錯誤校正編碼。即，第二錯誤校正碼塊ecc2104校正從外部主機(jī)裝置與控制器120之間的通道產(chǎn)生的錯誤。例如，第二錯誤校正碼塊ecc2104基于循環(huán)冗余校驗(yàn)(crc)碼執(zhí)行錯誤校正編碼和錯誤校正解碼。

在實(shí)施例中，非易失性存儲器裝置110可由外部主機(jī)裝置直接控制。例如，非易失性存儲器裝置110可直接從外部主機(jī)裝置或通過控制器120從外部主機(jī)裝置接收芯片啟用信號/ce、命令鎖存啟用信號cle、地址鎖存啟用信號ale、讀取啟用信號/re、寫入啟用信號/we、寫入保護(hù)信號/wp、數(shù)據(jù)選通信號dqs。非易失性存儲器裝置110可將準(zhǔn)備/占線信號(ready/busysignal，就緒/忙碌信號，準(zhǔn)備/忙碌信號)r/nb和數(shù)據(jù)選通信號dqs直接輸出到外部主機(jī)裝置或通過控制器120輸出到外部主機(jī)裝置。非易失性存儲器裝置110可從外部主機(jī)裝置接收物理地址，并可使用未修改的接收的物理地址來執(zhí)行讀取、寫入或擦除操作。當(dāng)在外部主機(jī)裝置與非易失性存儲器裝置110之間交換數(shù)據(jù)時，控制器120可被配置為執(zhí)行錯誤校正編碼和錯誤校正解碼。

圖2示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置的操作方法的流程圖。參照圖1和圖2，在步驟s110中，存儲裝置100接收讀取請求。例如，非易失性存儲器裝置110可直接從外部主機(jī)裝置(未示出)或通過控制器120從外部主機(jī)裝置接收讀取請求。接收的讀取請求可用于請求由存儲裝置100或非易失性存儲器裝置110的讀取單元執(zhí)行或由小于讀取單元的部分讀取單元執(zhí)行的讀取操作。例如，讀取單元可表示通過非易失性存儲器裝置110響應(yīng)于讀取請求而執(zhí)行的一個讀取操作而被輸出的數(shù)據(jù)的單元。

在步驟s115中，非易失性存儲器裝置110響應(yīng)于讀取請求而讀取讀取單元或部分讀取單元的數(shù)據(jù)。讀取單元或部分讀取單元可以是例如來自選擇的存儲器簇(隨后，將針對圖13對其進(jìn)行描述)?？蓪⒆x取的數(shù)據(jù)提供給控制器120。

在步驟s120中，控制器120從讀取的數(shù)據(jù)中選擇第一段作為選擇的段。例如，段可以是錯誤校正編碼和錯誤校正解碼被執(zhí)行的數(shù)據(jù)的單元。讀取單元或部分讀取單元的數(shù)據(jù)可包括兩個或更多個段?？刂破?20可選擇從非易失性存儲器裝置110發(fā)送的讀取單元或部分讀取單元的多個段中的第一段。

在步驟s125中，控制器120可針對選擇的段執(zhí)行錯誤校正解碼。例如，控制器120可使用第一錯誤校正碼塊ecc1102來執(zhí)行錯誤校正解碼。

在步驟s130中，控制器120確定是否完成了選擇的段的錯誤校正解碼。如果選擇的段的錯誤校正解碼被完成(步驟s130中的是)，則在步驟s135中，控制器120此后將包括正確奇偶校驗(yàn)的解碼的段輸出到外部主機(jī)裝置。例如，當(dāng)當(dāng)前段的錯誤校正解碼被完成時，無論與讀取的數(shù)據(jù)的另一段有關(guān)的錯誤校正解碼是否被完成，控制器120都可輸出解碼的當(dāng)前段。在實(shí)施例中，正確奇偶校驗(yàn)(correctparity)可以是由第二錯誤校正碼塊ecc2104基于解碼的段正常產(chǎn)生的奇偶校驗(yàn)。例如，正確奇偶校驗(yàn)可以是由外部主機(jī)裝置識別以指示在與正確奇偶校驗(yàn)一起發(fā)送的段中沒有錯誤的奇偶校驗(yàn)。

在步驟s140中，控制器120確定選擇的段是否為最后段。如果選擇的段是來自讀取的數(shù)據(jù)中的最后段(步驟s140中的是)，則對應(yīng)于讀取請求的讀取操作結(jié)束。如果選擇的段不是來自讀取的數(shù)據(jù)中的最后段(步驟s140中的否)，則在步驟s145中，選擇來自讀取的數(shù)據(jù)中的另一段，并且此后處理進(jìn)行到步驟s125。

在步驟s130中，如果控制器120確定未完成錯誤校正解碼(步驟s130中的否)，則處理進(jìn)行到步驟s150。在步驟s150中，控制器120確定是否產(chǎn)生超時。例如，當(dāng)當(dāng)前段的錯誤校正解碼在從先前解碼的段已經(jīng)被輸出的時刻起已經(jīng)過了閾值時間之后未被完成時，控制器120確定超時已經(jīng)發(fā)生。在實(shí)施例中，閾值時間可以是由外部主機(jī)裝置確定的時間。在其他實(shí)施例中，例如，閾值時間可以是非易失性存儲器110或存儲裝置100的運(yùn)行特性或規(guī)范確定的時間。例如，閾值時間可以是“立即”。

如果控制器120確定沒有超時發(fā)生(步驟s150中的否)，則控制器120此后在步驟s155中繼續(xù)執(zhí)行錯誤校正解碼，并且處理此后進(jìn)行到步驟s130。如果控制器120確定超時已經(jīng)發(fā)生(步驟s150中的是)，則控制器120此后在步驟s160中將包括不正確奇偶校驗(yàn)的虛擬段輸出到外部主機(jī)裝置。例如，當(dāng)虛擬段被輸出時，控制器120可繼續(xù)執(zhí)行錯誤校正解碼以便完成錯誤校正解碼。然后在步驟s160中輸出虛擬段，處理行進(jìn)到步驟s140。在步驟s140和步驟s150中，可重新選擇當(dāng)前段，并且針對當(dāng)前段的錯誤校正解碼可繼續(xù)。在實(shí)施例中，不正確的奇偶校驗(yàn)可以是與由第二錯誤校正碼塊ecc2104基于解碼的段正常產(chǎn)生的奇偶校驗(yàn)不同的奇偶校驗(yàn)。例如，不正確奇偶校驗(yàn)可以是由外部主機(jī)裝置識別以指示在與不正確奇偶校驗(yàn)一起發(fā)送的段中存在錯誤的奇偶校驗(yàn)。

圖3示出了在沒有延遲的情況下執(zhí)行錯誤校正操作時的存儲裝置100執(zhí)行的操作的時序圖。在圖3中，橫坐標(biāo)代表時間，縱坐標(biāo)代表主機(jī)輸入/輸出通道io_h、內(nèi)部操作op_i和內(nèi)部輸入/輸出通道io_i的狀態(tài)。主機(jī)輸入/輸出通道io_h指示存儲裝置100與外部主機(jī)裝置之間交換的信號。內(nèi)部操作op_i指示控制器120的內(nèi)部操作，具體地說，由第一錯誤校正碼塊ecc102和第二錯誤校正碼塊ecc104執(zhí)行的操作。內(nèi)部輸入/輸出通道io_i指示控制器120與非易失性存儲器裝置110之間交換的信號。

參照圖1和圖3，在時間t1，讀取請求r1從外部主機(jī)裝置被發(fā)送到存儲裝置100或非易失性存儲器裝置110。例如，讀取請求r1可從外部主機(jī)裝置被直接發(fā)送到非易失性存儲器裝置110或通過控制器120被發(fā)送到非易失性存儲器裝置110。

在時間t2，非易失性存儲器裝置110響應(yīng)于讀取請求r1而讀取數(shù)據(jù)，并將讀取的數(shù)據(jù)輸出到控制器120。例如，由非易失性存儲器裝置110讀取的數(shù)據(jù)可包括第一段seg1至第四段seg4。非易失性存儲器裝置110可沒有間隔地連續(xù)輸出第一段seg1至第四段seg4。每個段可包括數(shù)據(jù)“data”和第一奇偶校驗(yàn)p1。第一奇偶校驗(yàn)p1可包括在錯誤校正編碼期間由第一錯誤校正碼塊ecc1102產(chǎn)生的附加信息。

在時間t2，非易失性存儲器裝置110開始將第一段seg1輸出到控制器120。如圖所示，在時間t3完成第一段seg1的傳輸。

在時間t3，非易失性存儲器裝置110開始將第二段seg2輸出到控制器120。此外，當(dāng)在時間t3完全接收第一段seg1時，控制器120執(zhí)行第一段seg1的錯誤校正操作e_seg1。第一段seg1的錯誤校正操作e_seg1可包括第一錯誤校正碼塊ecc1102的錯誤校正解碼和第二錯誤校正碼塊ecc2104的錯誤校正編碼。第一錯誤校正碼塊ecc1102可基于第一奇偶校驗(yàn)p1執(zhí)行錯誤校正解碼。第二錯誤校正碼塊ecc2104可執(zhí)行錯誤校正編碼以產(chǎn)生第二奇偶校驗(yàn)p2。

在實(shí)施例中，在第二段seg2被完全傳輸之前，結(jié)束錯誤校正操作e_seg1。當(dāng)在時間t4完成第一段seg1的錯誤校正操作e_seg1時，控制器120在時間t4開始將解碼的第一段seg1’輸出到外部主機(jī)裝置。解碼的段可包括解碼的數(shù)據(jù)data’和由第二錯誤校正碼塊ecc2104添加的第二奇偶校驗(yàn)p2。

此后，在t5完成第二段seg2的傳輸。非易失性存儲器裝置110在時間t5開始將第三段seg3傳輸?shù)娇刂破?20，而控制器120在時間t5開始錯誤校正操作e_seg2。在時間t6完成錯誤校正操作e_seg2。在時間t6，控制器120將解碼的第二段seg2’輸出到外部主機(jī)裝置。

在t7完成到控制器120的第三段seg3的傳輸。非易失性存儲器裝置110在時間t7開始將第四段seg4發(fā)送到控制器120，而控制器120在時間t7開始錯誤校正操作e_seg3。在時間t8完成錯誤校正操作e_seg3。在時間t8，控制器120將解碼的第三段seg3’輸出到外部主機(jī)裝置。

在t9完成第四段seg4的傳輸?？刂破?20在時間t9開始第四段seg4的錯誤校正操作e_seg4。在時間t10完成錯誤校正操作e_seg4。在時間t10，控制器120將解碼的第四段seg4’輸出到外部主機(jī)裝置。

在實(shí)施例中，響應(yīng)于讀取請求r1，外部主機(jī)裝置可請求存儲裝置100輸出對應(yīng)于讀取單元的解碼的第一段seg1’至解碼的第四段seg4’。在如參照圖1描述的一些實(shí)施例中，當(dāng)外部主機(jī)裝置被配置為直接訪問非易失性存儲器裝置110時，上述事件可發(fā)生。例如，控制器120可干預(yù)外部主機(jī)裝置與非易失性存儲器裝置110之間交換的控制信號?？刂破?20可被配置為針對外部主機(jī)裝置與非易失性存儲器裝置110之間交換的數(shù)據(jù)執(zhí)行錯誤校正編碼和錯誤校正解碼。

在這種情況下，外部主機(jī)裝置可被配置為產(chǎn)生與非易失性存儲器裝置110的讀取單元對應(yīng)的讀取請求、產(chǎn)生與寫入單元對應(yīng)的寫入請求以及產(chǎn)生與擦除單元對應(yīng)的擦除請求。外部主機(jī)裝置可被配置為基于非易失性存儲器裝置110的寫入單元或讀取單元與非易失性存儲器裝置110交換數(shù)據(jù)。

非易失性存儲器裝置110可被配置為沒有間隔地連續(xù)輸出讀取單元的數(shù)據(jù)。相應(yīng)地，外部主機(jī)裝置可被配置為在沒有間隔地連續(xù)輸出讀取單元的數(shù)據(jù)的條件下運(yùn)行。

在外部主機(jī)裝置和存儲裝置100具有上述關(guān)系的情況下，已經(jīng)使用了在完成與讀取單元對應(yīng)的數(shù)據(jù)的錯誤校正編碼之后將與讀取單元對應(yīng)的數(shù)據(jù)連續(xù)輸出到外部主機(jī)裝置的方法。然而，該方法可能有這樣的問題：存儲裝置100沒有快速處理外部主機(jī)裝置的讀取請求。

為解決上述問題，如在圖3中示出，存儲裝置100可在完全讀取每個段時開始錯誤校正解碼，并可在完成每個段的錯誤校正編碼時開始將數(shù)據(jù)輸出到外部主機(jī)裝置。例如，可以以流或管線的方式來執(zhí)行從非易失性存儲器裝置110到控制器120的第一段seg1至第四段seg4的傳輸、控制器120的第一段seg1至第四段seg4的錯誤校正操作e_seg1至錯誤校正操作e_seg4以及從控制器120到外部主機(jī)裝置的解碼的第一段seg1’至解碼的第四段seg4’的傳輸。當(dāng)完成關(guān)于第一段seg1的讀取操作和錯誤校正操作e_seg1時，存儲裝置100可開始輸出解碼的段seg1’至解碼的段seg4’。相應(yīng)地，存儲裝置100響應(yīng)于外部主機(jī)裝置的讀取請求時的初始響應(yīng)時間可被縮短，存儲裝置100的運(yùn)行速度可被提高。

然而，當(dāng)錯誤校正操作被延遲時，上述方法可能有問題。例如，當(dāng)非易失性存儲器裝置110的使用頻率(例如，擦除或編程頻率)增加時，非易失性存儲器裝置110的可靠性可能降低，并因此產(chǎn)生錯誤的概率可能增加。此外，當(dāng)非易失性存儲器裝置110的讀取頻率增加時，隨著時間在非易失性存儲器裝置110寫入數(shù)據(jù)后流逝時，或當(dāng)非易失性存儲器裝置110的外圍溫度增加時，在非易失性存儲器裝置110寫入的數(shù)據(jù)的可靠性可能降低，并因此產(chǎn)生錯誤的概率可能增加。當(dāng)在每個段產(chǎn)生的錯誤的數(shù)量增加時，執(zhí)行每個段的錯誤校正操作所花費(fèi)的時間可能增加。

圖4示出了錯誤校正操作被延遲時在存儲裝置100產(chǎn)生錯誤的示例的時序圖。從時間t1到時間t5執(zhí)行的操作可與圖3的從時間t1到時間t5執(zhí)行的操作相同，并因此省略了其描述。

參照圖1至圖3和圖4，在時間t6，完全傳輸了解碼的第一段seg’。在圖3中，本發(fā)明構(gòu)思的實(shí)施例被示例為：在已經(jīng)完全傳輸了解碼的第一段seg’之后，完成第二段seg2的錯誤校正操作e_seg2。然而，在圖4中，第二段seg2的錯誤校正操作e_seg2被延遲。例如，在非易失性存儲器裝置110在時間t7開始將第四段seg4輸出到控制器120之后，在時間t8完成第二段seg2的錯誤校正操作e_seg2。在這種情況下，控制器120在時間t8輸出解碼的第二段seg2’，并在時間t8開始第三段seg3的錯誤校正操作e_seg3。當(dāng)在時間t9完成錯誤校正操作e_seg3時，控制器120開始錯誤校正操作e_seg4。控制器120在時間t10輸出解碼的第三段seg3’，并在時間t11輸出解碼的第四段seg4’。

如上所述，當(dāng)?shù)诙蝧eg2的錯誤校正操作e_seg2被延遲時，控制器120在開始輸出解碼的數(shù)據(jù)之后未傳輸數(shù)據(jù)的延遲部分發(fā)生在時間t6和時間t8之間。延遲部分被示出為斜線盒。

可在外部主機(jī)裝置與存儲裝置100之間或外部主機(jī)裝置與非易失性存儲器裝置110之間容易交換信息的環(huán)境下，無錯誤地處理圖4中示出的延遲部分。例如，在這種情況下，存儲裝置100或非易失性存儲器裝置110可告知外部主機(jī)裝置數(shù)據(jù)的輸出被延遲和此后例如數(shù)據(jù)的輸出被恢復(fù)。外部主機(jī)裝置可基于來自存儲裝置100或非易失性存儲器裝置110的通知，確定接收數(shù)據(jù)的時序和不接受數(shù)據(jù)的時序。

然而，如參照圖1和圖3所述，預(yù)設(shè)或要求這樣的環(huán)境，在該環(huán)境中，存儲裝置100或非易失性存儲器裝置110響應(yīng)于讀取請求而將讀取單元的解碼的數(shù)據(jù)沒有間隔地連續(xù)輸出到外部主機(jī)裝置。在這種情況下，可在存儲裝置100與外部主機(jī)裝置之間或在非易失性存儲器裝置110與外部主機(jī)裝置之間延遲數(shù)據(jù)的傳輸，并且因?yàn)轭A(yù)設(shè)不需要交換指示它們之間的數(shù)據(jù)的重傳的信息，所以可不提供用于發(fā)送相應(yīng)信息的通道。當(dāng)存儲裝置100或非易失性存儲器裝置110開始將解碼的數(shù)據(jù)傳輸?shù)酵獠恐鳈C(jī)裝置時，外部主機(jī)裝置可在讀取單元的解碼的數(shù)據(jù)被無間隔地傳輸?shù)那疤嵯聼o間隔地連續(xù)接收讀取單元的解碼的數(shù)據(jù)。然而，在碰巧實(shí)際存在間隔的情況下，這種情況下的外部主機(jī)裝置可能在時間t6和時間t8之間接收無效數(shù)據(jù)。

為了防止上述問題，如參照圖2所述，當(dāng)錯誤校正操作在先前段被輸出之后被延遲時，根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置100可輸出包括虛擬數(shù)據(jù)和不正確奇偶校驗(yàn)的虛擬段。

圖5示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置100響應(yīng)于讀取請求而輸出數(shù)據(jù)的處理的時序圖。在圖5中，橫坐標(biāo)代表時間，縱坐標(biāo)代表主機(jī)輸入/輸出通道io_h、內(nèi)部操作op_i和內(nèi)部輸入/輸出通道io_i的狀態(tài)。主機(jī)輸入/輸出通道io_h指示存儲裝置100或非易失性存儲器裝置110與外部主機(jī)裝置之間交換的信號。內(nèi)部操作op_i指示包括由第一錯誤校正碼塊ecc102和第二錯誤校正碼塊ecc104執(zhí)行的操作的控制器120的內(nèi)部操作。內(nèi)部輸入/輸出通道io_i指示控制器120與非易失性存儲器裝置110之間交換的信號。

從時間t1到時間t5執(zhí)行的操作可與圖4的從時間t1到時間t5執(zhí)行的操作相同，并因此省略了其描述。

參照圖1、圖4和圖5，在時間t6，控制器120完成到外部主機(jī)裝置的解碼的第一段seg1’的傳輸。在完全傳輸解碼的先前段時的時間t6，當(dāng)前段(即，第二段seg2)的錯誤校正操作e_seg2被連續(xù)執(zhí)行但尚未完成。如參照圖2的步驟s160所述，控制器120在時間t6將包括不正確奇偶校驗(yàn)p2’和虛擬數(shù)據(jù)data_dm的虛擬段seg_dm輸出到外部主機(jī)裝置。例如，虛擬數(shù)據(jù)data_dm可以是具有相同值的比特流、預(yù)定模式的比特流或使用隨機(jī)數(shù)產(chǎn)生的比特流。

當(dāng)虛擬段seg_dm被輸出時，在時間t7，非易失性存儲器裝置110開始將第四段seg4傳輸?shù)娇刂破?20。當(dāng)虛擬段seg_dm在時間t8仍在被輸出時，第二段seg2的錯誤校正操作e_seg2被完成?？刂破?20在時間t8開始第三段seg3的錯誤校正操作e_seg3。

在時間t10，第四段seg4被完全傳輸?shù)娇刂破?20。在實(shí)施例中，外部主機(jī)裝置基于虛擬段seg_dm的虛擬數(shù)據(jù)data_dm和不正確奇偶校驗(yàn)p2’來確定虛擬段seg_dm是否被不正確地傳輸。在時間t9，外部主機(jī)裝置將重傳請求r2發(fā)送到存儲裝置100。由于第二段seg2的錯誤校正操作被完成了，所以控制器120基于重傳請求r2在t12將解碼的第二段seg2’重傳到外部主機(jī)裝置。此后，在時間t13和時間t14，控制器120將解碼的第三段seg3’和解碼的第四段seg4’分別發(fā)送到外部主機(jī)裝置。在實(shí)施例中，第四段seg4的錯誤校正操作e_seg4在時間t10與時間t12之間的時間t11開始。

如上所述，當(dāng)存儲裝置100未輸出解碼的數(shù)據(jù)的延遲部分出現(xiàn)時，存儲裝置100將虛擬數(shù)據(jù)發(fā)送到外部主機(jī)裝置，因而防止外部主機(jī)裝置接收不想要的數(shù)據(jù)。虛擬數(shù)據(jù)可能是想要的，以便外部主機(jī)裝置響應(yīng)于虛擬數(shù)據(jù)而將重傳請求r2發(fā)送到存儲裝置100。相應(yīng)地，有可能在保持存儲裝置100的可靠性的同時還通過早期響應(yīng)特性來實(shí)現(xiàn)提高的運(yùn)行速度。

圖6示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置100響應(yīng)于讀取請求而輸出數(shù)據(jù)的示例的時序圖。從時間t1到時間t5執(zhí)行的操作可與圖5的從時間t1到時間t5執(zhí)行的操作相同，并因此省略了其描述。

參照圖1、圖5和圖6，在時間t6，控制器120完成到外部主機(jī)裝置的解碼的第一段seg1’的傳輸。在完全傳輸了解碼的先前段時的時間t6，當(dāng)前段(即，第二段seg2)的錯誤校正操作e_seg2被連續(xù)執(zhí)行但尚未完成。如參照圖2的步驟s160所述，控制器120在時間t6將包括不正確奇偶校驗(yàn)p2’和虛擬數(shù)據(jù)data_dm的虛擬段seg_dm輸出到外部主機(jī)裝置。例如，虛擬數(shù)據(jù)data_dm可以是具有相同值的比特流、預(yù)定模式的比特流或使用隨機(jī)數(shù)產(chǎn)生的比特流。

在時間t7，非易失性存儲器裝置110開始將第四段seg4輸出到控制器120?？刂破?20在時間t7完成第二段seg2的錯誤校正操作e_seg2并開始第三段seg3的錯誤校正操作e_seg3。

虛擬段seg_dm在時間t8被完全傳輸?shù)酵獠恐鳈C(jī)裝置。由于在時間t8完成了第三段seg3的錯誤校正操作e_seg3，所以控制器120將解碼的第三段seg3’輸出到外部主機(jī)裝置。在時間t9，控制器120開始第四段seg4的錯誤校正操作e_seg4。

在時間t10，控制器120將解碼的第四段seg4’輸出到外部主機(jī)裝置。在時間t11，完全傳輸了解碼的第四段seg4’。

當(dāng)解碼的第四段seg4’被接收時，外部主機(jī)裝置完成讀取單元的數(shù)據(jù)的接收，其中，讀取單元的數(shù)據(jù)包括解碼的第一段seg1’、解碼的第二段seg2’、解碼的第三段seg3’和解碼的第四段seg4’。此后，外部主機(jī)裝置針對接收的段執(zhí)行錯誤校正解碼。例如，外部主機(jī)裝置基于虛擬段seg_dm的不正確奇偶校驗(yàn)p2’來確定必須重傳解碼的第二段seg2’。外部主機(jī)裝置然后在時間t11將重傳請求r2發(fā)送到存儲裝置100?？刂破?20響應(yīng)于重傳請求r2而在時間t12將解碼的第二段seg2’輸出到外部主機(jī)裝置。

在圖5中，本發(fā)明構(gòu)思的實(shí)施例被示例為：外部主機(jī)裝置在每個段被接收時依據(jù)段來檢查奇偶校驗(yàn)并從存儲裝置110請求數(shù)據(jù)的重傳。然而，如參照圖6所述，外部主機(jī)裝置接收讀取單元的包括所有段的數(shù)據(jù)，并在接收所有的段后針對每個段檢查奇偶校驗(yàn)。即，在一些實(shí)施例中，存儲裝置100可被配置為在解碼的段被完全傳輸之后接收和處理重傳請求r2。此外，在其他實(shí)施例中，存儲裝置100可被配置為在讀取單元的所有段被完全傳輸之后接收和處理重傳請求r2。

圖7示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置100響應(yīng)于讀取請求而輸出數(shù)據(jù)的示例的時序圖。參照圖1和圖7，在時間t1，存儲裝置100從外部主機(jī)裝置接收讀取請求r1。響應(yīng)于讀取請求r1，非易失性存儲器裝置110在時間t2至?xí)r間t5分別將第一段seg1至第四段seg4輸出到控制器120。

在第一段seg1和第二段seg2被傳輸?shù)娇刂破?20的時間t4，控制器120執(zhí)行包括第一段seg1和第二段seg2的第一組的錯誤校正操作e_grp1。例如，每個段對應(yīng)于第一錯誤校正碼塊ecc1102的錯誤校正編碼和錯誤校正解碼的單元。組對應(yīng)于第二錯誤校正碼塊ecc2104的錯誤校正編碼和錯誤校正解碼的單元。第一組的錯誤校正操作e_grp1包括第一段seg1的錯誤校正解碼e1_seg1、第二段seg2的錯誤校正解碼e1_seg2以及與第一段seg1和第二段seg2有關(guān)的第二錯誤校正碼塊ecc2的錯誤校正編碼。

當(dāng)?shù)谝唤M的錯誤校正操作e_grp1完成時，非易失性存儲器裝置110在時間t6將第一組grp1輸出到外部主機(jī)裝置。第一組grp1包括解碼的數(shù)據(jù)data’和由第二錯誤校正碼塊ecc2104添加的第二奇偶校驗(yàn)p2。

當(dāng)?shù)谌蝧eg3和第四段seg4在時間t7被完全傳輸?shù)娇刂破?20時，控制器120執(zhí)行包括第三段seg3和第四段seg4的第二組的錯誤校正操作e_grp2。當(dāng)錯誤校正操作e_grp2和解碼的第一組grp1的傳輸在t8完成時，控制器120在時間t8將解碼的第二段grp2’輸出到外部主機(jī)裝置。

如參照圖7所述，可將本發(fā)明構(gòu)思的實(shí)施例應(yīng)用到第一錯誤校正碼塊ecc1102的單元與第二錯誤校正碼塊ecc2104的單元不同的情況。例如，控制器120可被配置為在當(dāng)前組的錯誤校正操作未在完全傳輸先前組的時間點(diǎn)完成時輸出虛擬組。

圖8示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置100設(shè)置操作模式的方法的流程圖。參照圖1和圖8，在步驟s210中，存儲裝置100從外部主機(jī)裝置接收設(shè)置信息。設(shè)置信息可包括用于設(shè)置存儲裝置100的操作模式的信息。

在步驟s220中，存儲裝置100確定設(shè)置信息是指示第一模式還是第二模式。例如，在一些實(shí)施例中，控制器120確定設(shè)置信息是指示第一模式還是第二模式。

如果控制器120確定設(shè)置信息指示第一模式(步驟s220中的是)，則在步驟s230中，存儲裝置100被控制器120設(shè)置為第一模式。例如，如參照圖6所述，第一模式可以是在讀取單元的數(shù)據(jù)(包括全部的段seg1’-段seg4’)被完全傳輸之后從響應(yīng)于由第二錯誤校正碼塊ecc2104提供的奇偶校驗(yàn)的外部主機(jī)裝置接收重傳請求的模式。

如果控制器120確定設(shè)置信息指示第二模式(步驟s220中的否)，則在步驟s240中，存儲裝置100被控制器120設(shè)置為第二模式。例如，如參照圖5所述，第二模式可以是在讀取單元的數(shù)據(jù)正被傳輸?shù)耐瑫r從外部主機(jī)裝置接收重傳請求的模式。例如，存儲裝置100可被配置為在每個段被完全傳輸之后接收重傳請求r2。

在實(shí)施例中，當(dāng)電被供應(yīng)給存儲裝置100時，或當(dāng)設(shè)置信息被發(fā)送到存儲裝置100時，可在存儲裝置100被制造之后一次確定或更新存儲裝置100的操作模式。

圖9示出了圖1的存儲裝置100的應(yīng)用的框圖。參照圖9，存儲裝置200包括非易失性存儲器裝置210、控制器220和隨機(jī)存取存儲器(ram)230?？刂破?20包括第一錯誤校正碼塊ecc1202和第二錯誤校正碼塊ecc2204。相比于圖1的存儲裝置100，存儲裝置200還包括ram230。

控制器220可將ram230用作工作存儲器、緩沖存儲器或高速緩存存儲器?？刂破?20可將管理非易失性存儲器裝置210所需的數(shù)據(jù)或代碼存儲在ram230。例如，控制器220可從非易失性存儲器裝置210讀取管理非易失性存儲器裝置210所需的數(shù)據(jù)或代碼，并可將讀取的數(shù)據(jù)或代碼加載在ram230上用于驅(qū)動。

ram230可包括例如各種隨機(jī)存取存儲器(諸如，靜態(tài)ram(sram)、動態(tài)ram(dram)、同步dram(sdram)、相變ram(pram)、磁ram(mram)、電阻式ram(rram)和鐵電ram(feram)等)中的至少一個隨機(jī)存取存儲器。

圖10示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的控制器220的框圖。參照圖9和圖10，控制器220包括總線221、處理器222、ram223、錯誤校正碼(ecc)塊224、主機(jī)接口225、緩沖器控制電路226和存儲器接口227。

總線221可被配置為提供控制器220的元件之中的通道。

處理器222可控制控制器220的整個操作，并可執(zhí)行邏輯操作。處理器222可通過主機(jī)接口225與外部主機(jī)裝置進(jìn)行通信，處理器222可通過存儲器接口227與非易失性存儲器裝置210進(jìn)行通信，處理器222可通過緩沖器控制電路226與ram230進(jìn)行通信。處理器222可將ram223用作工作存儲器、高速緩存存儲器或緩沖存儲器來控制存儲裝置200。

ram223可用作處理器222的工作存儲器、高速緩存存儲器或緩沖存儲器。ram223可存儲處理器222將執(zhí)行的代碼或命令。ram223可存儲由處理器222處理的數(shù)據(jù)。例如，ram223可包括靜態(tài)ram(sram)。

錯誤校正碼塊224可包括參照圖1至圖8描述的第一錯誤校正碼塊ecc1202和第二錯誤校正碼塊ecc2204。在實(shí)施例中，第一錯誤校正碼塊ecc1202可被包括在存儲器接口227中，而第二錯誤校正碼塊ecc2204可被包括在主機(jī)接口225中。

主機(jī)接口225可在處理器222的控制下與外部主機(jī)裝置進(jìn)行通信。緩沖器控制電路226可在處理器222的控制下控制ram230。

存儲器接口227可響應(yīng)于處理器222的控制而與非易失性存儲器裝置210進(jìn)行通信。存儲器接口227可通過輸入/輸出通道將命令、地址和數(shù)據(jù)傳達(dá)給非易失性存儲器裝置210。存儲器接口227可通過控制通道將控制信號傳達(dá)給非易失性存儲器裝置210。

在實(shí)施例中，在存儲裝置200不包括ram230的情況下，控制器220可不包括緩沖器控制電路226。

圖11示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的圖1中示出的非易失性存儲器裝置110和圖10中示出的非易失性存儲器裝置210的框圖。

參照圖1和圖11，非易失性存儲器裝置110包括存儲器單元陣列111、行解碼器電路113、頁緩沖器電路115、通過-失敗檢查(成-敗檢查，pass-failcheck)電路pfc116、數(shù)據(jù)輸入/輸出電路117和控制邏輯電路119。

存儲器單元陣列111可包括多個存儲器塊blk1至存儲器塊blkz。存儲器塊blk1至存儲器塊blkz中的每個存儲器塊可包括多個存儲器單元。存儲器塊blk1至存儲器塊blkz中的每個存儲器塊可通過至少一條串選擇線ssl、多條字線wl和至少一條地選擇線gsl連接到行解碼器電路113。存儲器塊blk1至存儲器塊blkz中的每個存儲器塊可通過多條位線bl連接到頁緩沖器電路115。存儲器塊blk1至存儲器塊blkz可共同連接到多條位線bl。存儲器塊blk1至存儲器塊blkz中的存儲器單元可具有相同的結(jié)構(gòu)。

行解碼器電路113可通過多條地選擇線gsl、多條字線wl和多條串選擇線ssl連接到存儲器單元陣列111。行解碼器電路113可根據(jù)控制邏輯電路119的控制來運(yùn)行。行解碼器電路113可對通過輸入/輸出通道從控制器120接收的地址進(jìn)行解碼，并可基于解碼的地址允許電壓被施加到串選擇線ssl、字線wl和地選擇線gsl。

頁緩沖器電路115可通過位線bl連接到存儲器單元陣列111。頁緩沖器電路115可通過多條數(shù)據(jù)線dl連接到數(shù)據(jù)輸入/輸出電路117。頁緩沖器電路115可在控制邏輯電路119的控制下運(yùn)行。

在驗(yàn)證讀取操作之后，通過-失敗檢查電路(成-敗檢查電路)pfc116可從頁緩沖器電路115接收感測結(jié)果。通過-失敗檢查電路(成-敗檢查電路)pfc116可基于接收的感測結(jié)果確定通過(pass，成功)或失敗。例如，在編程驗(yàn)證讀取操作期間，頁緩沖器電路115可對導(dǎo)通單元(on-cell)的數(shù)量進(jìn)行計(jì)數(shù)。當(dāng)導(dǎo)通單元的數(shù)量大于或等于閾值時，通過-失敗檢查電路pfc116可確定驗(yàn)證失敗。當(dāng)導(dǎo)通單元的數(shù)量小于閾值時，通過-失敗檢查電路pfc116可確定驗(yàn)證通過。例如，在擦除驗(yàn)證讀取操作期間，頁緩沖器電路115可對截止單元(off-cell)的數(shù)量進(jìn)行計(jì)數(shù)。當(dāng)截止單元的數(shù)量大于或等于閾值時，通過-失敗檢查電路pfc116可確定擦除驗(yàn)證失敗。當(dāng)截止單元的數(shù)量小于閾值時，通過-失敗檢查電路pfc116可確定擦除驗(yàn)證通過。通過或失敗確定結(jié)果可被提供給控制邏輯電路119。

數(shù)據(jù)輸入/輸出電路117可通過數(shù)據(jù)線dl連接到頁緩沖器電路115。數(shù)據(jù)輸入/輸出電路117可通過輸入/輸出通道將頁緩沖器電路115讀取的數(shù)據(jù)輸出到控制器120，并可將通過輸入/輸出通道從控制器120接收的數(shù)據(jù)提供給頁緩沖器電路115。

控制邏輯電路119可通過輸入/輸出通道從控制器120接收命令，并可通過控制通道從控制器120接收控制信號?？刂七壿嬰娐?19可響應(yīng)于控制信號而接收通過輸入/輸出通道提供的命令，控制邏輯電路119可將通過輸入/輸出通道提供的地址發(fā)送(route)到行解碼器電路113，并可將通過輸入/輸出通道提供的數(shù)據(jù)發(fā)送(route)到數(shù)據(jù)輸入/輸出電路117?？刂七壿嬰娐?19可對接收的命令進(jìn)行解碼，并可基于解碼的命令來控制非易失性存儲器裝置110。

圖12示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲塊blka的電路圖。參照圖12，存儲器塊blka包括多個單元串cs11至單元串cs21以及單元串cs12至單元串cs22?？裳刂蟹较蚝土蟹较虿贾枚鄠€單元串cs11至單元串cs21和單元串cs12至單元串cs22以構(gòu)成行和列。

例如，沿行方向布置的單元串cs11和單元串cs12可構(gòu)成第一行，而沿行方向布置的單元串cs21和單元串cs22可構(gòu)成第二行。沿列方向布置的單元串cs11和單元串cs21可構(gòu)成第一列，而沿列方向布置的單元串cs12和單元串cs22可構(gòu)成第二列。

每個單元串可包括多個單元晶體管。單元晶體管可包括地選擇晶體管gst、存儲器單元mc1至存儲器單元mc6以及串選擇晶體管ssta和串選擇晶體管sstb。每個單元串中的地選擇晶體管gst、存儲器單元mc1至存儲器單元mc6以及串選擇晶體管ssta和串選擇晶體管sstb可沿與其上沿行和列布置單元串cs11至單元串cs21以及單元串cs12至單元串cs22的平面(例如，存儲器塊blka的襯底上的平面)垂直的高度方向進(jìn)行堆疊。

存儲器單元mc1至存儲器單元mc6、串選擇晶體管ssta和串選擇晶體管sstb以及地選擇晶體管gst的多個單元晶體管可以是閾值電壓根據(jù)在其絕緣層捕獲的電荷量而改變的電荷捕獲型單元晶體管。

最底層的地選擇晶體管gst的源極可共同連接到公共源極線csl。

第一行中的單元串cs11和單元串cs12的地選擇晶體管gst的控制柵極可共同連接到地選擇線gsl1，而第二行中的單元串cs21和單元串cs22的地選擇晶體管gst的控制柵極可共同連接到地選擇線gsl2。即，不同行中的單元串可連接到不同的地選擇線。

共同連接到字線的是被布置在距襯底(或地選擇晶體管gst)相同的高度(或順序)的存儲器單元的控制柵極。連接到不同的字線wl1至字線wl6的是被布置在不同的高度(或，順序)的存儲器單元的控制柵極。例如，存儲器單元mc1可共同連接到字線wl1。存儲器單元mc2可共同連接到字線wl2。存儲器單元mc3可共同連接到字線wl3。存儲器單元mc4可共同連接到字線wl4。存儲器單元mc5可共同連接到字線wl5。存儲器單元mc6可共同連接到字線wl6。

不同行中的單元串可連接到不同的串選擇線。相同行中的單元串的具有相同高度(或，順序)的串選擇晶體管可連接到相同的串選擇線。相同行中的單元串的具有不同高度(或，順序)的串選擇晶體管可連接到不同的串選擇線。

在實(shí)施例中，相同行中的單元串的串選擇晶體管可共同連接到串選擇線。例如，第一行中的單元串cs11和單元串cs12的串選擇晶體管ssta和串選擇晶體管sstb可共同連接到串選擇線。第二行中的單元串cs21和單元串cs22的串選擇晶體管ssta和串選擇晶體管sstb可共同連接到串選擇線。

單元串cs11至單元串cs21和單元串cs12至單元串cs22的列可連接到不同的位線bl1和位線bl2。例如，第一列中的單元串cs11和單元串cs21的串選擇晶體管sstb可共同連接到位線bl1。單元串cs12和單元串cs22的串選擇晶體管sstb可共同連接到位線bl2。

如上所述，存儲器塊blka可設(shè)置為三維存儲器陣列。以存儲器單元mc的陣列的一個或多個物理級單片地形成3d存儲器陣列，其中，存儲器單元mc具有布置在硅襯底上的活動區(qū)域以及與那些存儲器單元mc的操作有關(guān)的電路。與存儲器單元mc的操作有關(guān)的電路可位于這樣的襯底上或襯底內(nèi)。術(shù)語“單片”意思是陣列的每級的層是直接沉積在3d存儲器陣列的每個下面的級別的層上。

在本發(fā)明構(gòu)思的實(shí)施例中，3d存儲器陣列包括被垂直定向以使至少一個存儲器單元位于另一存儲器單元之上的垂直nand串(或單元串)。所述至少一個存儲器單元mc可包括電荷俘獲層。每個垂直nand串還可包括布置在存儲器單元mc之上的至少一個選擇晶體管。所述至少一個選擇晶體管可具有與存儲器單元mc相同的結(jié)構(gòu)，并可與存儲器單元mc一起被統(tǒng)一地(uniformly)形成。

通過引用包含在這里的以下專利文件(第7,679,133號美國專利、第8,553,466號美國專利、第8654587號美國專利、第8,559,235號美國專利和出版號為第2011/0233648號美國專利公開)描述了針對三維存儲器陣列的合適構(gòu)造，其中，使用級之間共用的字線和/或位線將三維存儲器陣列構(gòu)造為多個級。

圖13示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置300的框圖。參照圖1、圖9和圖13，存儲裝置300可包括存儲集群(存儲器簇)311至存儲集群317、群控制器(masscontroller，質(zhì)量控制器，體控制器)320和隨機(jī)存取存儲器(ram)330。

存儲集群311至存儲集群317中的每個存儲集群可在群控制器320的控制下執(zhí)行寫入、讀取和擦除。存儲集群311至存儲集群317中的每個存儲集群可通過輸入/輸出通道從群控制器320接收命令和地址。存儲集群311至存儲集群317中的每個存儲集群可通過輸入/輸出通道與群控制器320交換數(shù)據(jù)。存儲集群311至存儲集群317中的每個存儲集群可包括參照圖1描述的存儲裝置100或參照圖9描述的存儲裝置200。

存儲集群311至存儲集群317中的每個存儲集群可通過控制通道與群控制器320交換控制信號。例如，存儲集群311至存儲集群317中的每個存儲集群可從群控制器320接收芯片啟用信號(/ce)、命令鎖存啟用信號(cle)、地址鎖存啟用信號(ale)、讀取啟用信號(/re)、寫入啟用信號(/we)、寫入保護(hù)信號(/wp)、準(zhǔn)備/占線信號(r/nb)和數(shù)據(jù)選通信號(dqs)。在存儲集群311至存儲集群317中的每個存儲集群中，芯片啟用信號(/ce)、命令鎖存啟用信號(cle)、地址鎖存啟用信號(ale)、讀取啟用信號(/re)、寫入啟用信號(/we)、寫入保護(hù)信號(/wp)和數(shù)據(jù)選通信號(dqs)可被直接傳輸?shù)椒且资源鎯ζ餮b置110或非易失性存儲器裝置210或者通過控制器120或控制器220傳輸?shù)椒且资源鎯ζ餮b置110或非易失性存儲器裝置210。例如，存儲集群311至存儲集群317中的每個存儲集群可將準(zhǔn)備/占線信號r/nb和數(shù)據(jù)選通信號dqs輸出到群控制器320。準(zhǔn)備/占線信號r/nb和數(shù)據(jù)選通信號dqs可被直接傳輸?shù)饺嚎刂破?20或通過控制器120或控制器220傳輸?shù)饺嚎刂破?20。

存儲集群311至存儲集群317中的每個存儲集群可包括第一錯誤校正碼塊ecc1(諸如，第一錯誤校正碼塊ecc1102或第一錯誤校正碼塊ecc1202)、第二錯誤校正碼塊ecc2(諸如，第二錯誤校正碼塊ecc2104或第二錯誤校正碼塊ecc2204)和第一映射表mt1?；诘谝诲e誤校正碼塊ecc1，存儲集群311至存儲集群317中的每個存儲集群可針對將被寫入在非易失性存儲器裝置110或非易失性存儲器裝置210的數(shù)據(jù)執(zhí)行錯誤校正編碼，并可針對從非易失性存儲器裝置110或非易失性存儲器裝置210讀取的數(shù)據(jù)執(zhí)行錯誤校正解碼。例如，第一錯誤校正碼塊ecc1可基于各種錯誤管理算法(諸如，bch碼、rs碼、漢明碼、渦輪碼和ldpc碼等)中的至少一個錯誤管理算法執(zhí)行錯誤校正編碼和錯誤校正解碼。

基于第二錯誤校正碼塊ecc2，存儲集群311至存儲集群317中的每個存儲集群可針對將被傳輸?shù)饺嚎刂破?20的數(shù)據(jù)執(zhí)行錯誤校正編碼，并可針對從群控制器320接收的數(shù)據(jù)執(zhí)行錯誤校正解碼。例如，第二錯誤校正碼塊ecc2可基于crc碼等執(zhí)行錯誤校正編碼和錯誤校正解碼。

存儲集群311至存儲集群317中的每個存儲集群可基于第一映射表mt1執(zhí)行地址映射。例如，存儲集群311至存儲集群317中的每個存儲集群可使用第一映射表mt1將從群控制器320接收的地址(例如，邏輯地址lba)轉(zhuǎn)換為物理地址pba。物理地址pba可以是分配給存儲集群311至存儲集群317中的每個存儲集群的內(nèi)部物理存儲空間的地址。存儲集群311至存儲集群317中的每個存儲集群可響應(yīng)于群控制器320的請求而訪問物理地址所指示的存儲空間。例如，第一映射表mt1可被加載到控制器120的內(nèi)部存儲器或控制器220的外部ram230上。

在實(shí)施例中，在圖13中示出了7個存儲集群(存儲集群311至存儲集群317)。然而，存儲裝置300包括的存儲集群的數(shù)量可不限于此。即，更多或更少的存儲集群可被設(shè)置為連接到群控制器。

群控制器320可被配置為控制存儲集群311至存儲集群317。例如，群控制器320可通過輸入/輸出通道和控制通道來控制存儲集群311至存儲集群317，以便執(zhí)行寫入、讀取或擦除操作。

群控制器320可被配置為與外部主機(jī)裝置進(jìn)行通信。群控制器320可響應(yīng)于外部主機(jī)裝置的控制而控制存儲集群311至存儲集群317。例如，群控制器320可基于與用于與存儲集群311至存儲集群317的通信的格式不同的格式，與外部主機(jī)裝置進(jìn)行通信。群控制器320與存儲集群311至存儲集群317進(jìn)行通信的數(shù)據(jù)單元可與群控制器320與外部主機(jī)裝置進(jìn)行通信的數(shù)據(jù)單元不同。

群控制器320可將ram330用作工作存儲器、緩沖存儲器或緩存存儲器。群控制器320可將用于管理存儲集群311至存儲集群317的數(shù)據(jù)或代碼存儲在ram330。例如，群控制器320可從存儲集群311至存儲集群317讀取用于管理存儲集群311至存儲集群317的數(shù)據(jù)或代碼，并可將讀取的數(shù)據(jù)或代碼加載到ram330用于驅(qū)動。

例如，群控制器320可將第二映射表mt2加載到ram330。群控制器320可基于第二映射表mt2和從外部主機(jī)裝置接收的地址(例如，邏輯地址lba)選擇存儲集群311至存儲集群317中的一個存儲集群。例如，存儲裝置300的邏輯地址范圍可由外部主機(jī)裝置分配。群控制器320可劃分分配的邏輯地址范圍以便分別被分配到存儲集群311至存儲集群317。與邏輯地址的劃分和分配有關(guān)的信息可被包括在第二映射表mt2中。當(dāng)從外部主機(jī)裝置接收邏輯地址lba和訪問請求時，群控制器320可基于第二映射表mt2選擇存儲集群311至存儲集群317的訪問目標(biāo)。

群控制器320可包括第二錯誤校正碼塊ecc2和第三錯誤校正碼塊ecc3。群控制器320可使用第二錯誤校正碼塊ecc2針對將被發(fā)送到存儲集群311至存儲集群317的數(shù)據(jù)來執(zhí)行錯誤校正編碼。群控制器320可使用第二錯誤校正碼塊ecc2針對從存儲集群311至存儲集群317接收的數(shù)據(jù)來執(zhí)行錯誤校正解碼。第二錯誤校正碼塊ecc2可基于例如crc碼執(zhí)行錯誤校正編碼和錯誤校正解碼。

群控制器320可使用第三錯誤校正碼塊ecc3針對與外部主機(jī)裝置交換的數(shù)據(jù)執(zhí)行錯誤校正編碼。例如，群控制器320可使用第三錯誤校正碼塊ecc3針對從外部主機(jī)裝置接收的數(shù)據(jù)執(zhí)行錯誤校正解碼。群控制器320可使用第三錯誤校正碼塊ecc3針對將被傳輸?shù)酵獠恐鳈C(jī)裝置的數(shù)據(jù)執(zhí)行錯誤校正編碼。例如，第三錯誤校正碼塊ecc3可基于crc碼執(zhí)行錯誤校正編碼和錯誤校正解碼。

ram330可包括各種隨機(jī)存取存儲器(諸如，靜態(tài)ram(sram)、動態(tài)ram(dram)、同步dram(sdram)、相變ram(pram)、磁ram(mram)、電阻式ram(rram)和鐵電ram(feram)等)中的至少一個隨機(jī)存取存儲器。

在實(shí)施例中，群控制器320與存儲集群311至存儲集群317可基于通道和路互連。一個通道可包括一個數(shù)據(jù)通道和一個控制通道。一個數(shù)據(jù)通道可包括八條數(shù)據(jù)線。一個控制通道可包括用于傳輸芯片啟用信號(/ce)、命令鎖存啟用信號(cle)、地址鎖存啟用信號(ale)、讀取啟用信號(/re)、寫入啟用信號(/we)、寫入保護(hù)信號(/wp)和準(zhǔn)備/占線信號(r/nb)的控制線。

連接到一個通道的存儲集群可構(gòu)成路。連接到一個通道的n個存儲集群可構(gòu)成n-路。屬于一路的存儲集群可共用數(shù)據(jù)線和用于傳輸命令鎖存啟用信號cle、地址鎖存啟用信號ale、讀取啟用信號/re、寫入啟用信號/we、寫入保護(hù)信號/wp的控制線。屬于一路的多個存儲集群中的每個存儲集群可通過致力于(專用于)芯片啟用信號/ce和準(zhǔn)備/占線信號r/nb的控制線來與群控制器320進(jìn)行通信。

在實(shí)施例中，存儲集群311至存儲集群317中的每個存儲集群可根據(jù)參照圖2至圖8描述的方法來運(yùn)行。例如，當(dāng)一段的錯誤校正解碼被完成時，存儲集群311至存儲集群317中的每個存儲集群的控制器120或控制器220可將段輸出到群控制器320。當(dāng)當(dāng)前段的錯誤校正解碼在先前段被輸出后已經(jīng)過去了閾值時間的時候未被完成時，控制器120或控制器220可將包括不正確奇偶校驗(yàn)的虛擬段輸出到群控制器320。當(dāng)不正確奇偶校驗(yàn)被接收或當(dāng)讀取單元的接收的段中的至少一個段包括不正確奇偶校驗(yàn)時，群控制器320可將重傳請求發(fā)送到相應(yīng)的存儲集群。

群控制器320可以輪流地訪問連接到一個通道的n-路存儲集群。群控制器320可獨(dú)立地訪問與不同通道連接的存儲集群。群控制器320可輪流地或同時地訪問與不同的通道連接的存儲集群。

在實(shí)施例中，存儲集群可以以寬io的形式與群控制器320連接。例如，連接到不同通道的存儲集群可共用用于芯片啟用信號/ce的控制線?？赏瑫r訪問共用用于芯片啟用信號/ce的控制線的存儲集群。因?yàn)椴煌ǖ赖臄?shù)據(jù)線被同時使用，所以寬輸入/輸出帶寬可以實(shí)現(xiàn)。

在圖13中，本發(fā)明構(gòu)思的實(shí)施例被示例為：存儲裝置300包括布置在群控制器320外部的ram330。然而，在其他實(shí)施例中，存儲裝置300可不包括布置在群控制器320外部的ram330。群控制器320可將內(nèi)部ram用作緩沖存儲器、工作存儲器或緩存存儲器。

圖14示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的產(chǎn)生不正確奇偶校驗(yàn)的方法的流程圖。參照圖1、圖9和圖14，在步驟s310中，控制器120或控制器220產(chǎn)生虛擬數(shù)據(jù)。例如，虛擬數(shù)據(jù)可包括預(yù)定模式的比特流、固定值的比特流、模式的比特流和先前段的比特流中的至少一種比特流。

在步驟s320中，控制器120或控制器220計(jì)算虛擬數(shù)據(jù)的crc奇偶校驗(yàn)crc_p。例如，第二錯誤校正碼塊ecc2104(204)可基于針對虛擬數(shù)據(jù)的錯誤校正編碼來執(zhí)行crc碼，以產(chǎn)生crc奇偶校驗(yàn)crc_p。

在步驟s330中，控制器120或控制器220將crc奇偶校驗(yàn)crc_p反相。

在步驟s340中，控制器120或控制器220將作為第二奇偶校驗(yàn)p2的反相的crc奇偶校驗(yàn)crc_p與虛擬數(shù)據(jù)一起輸出。

在上述實(shí)施例中，第二錯誤校正碼塊ecc2104(204)被描述為基于crc碼。然而，在其他實(shí)施例中，第二錯誤校正碼塊ecc2104(204)可基于各種錯誤管理算法(諸如，例如bch碼、rs碼、漢明碼、渦輪碼、ldpc碼和極性碼等)中的至少一個錯誤管理算法來執(zhí)行錯誤校正編碼和錯誤校正解碼。

圖15示出了根據(jù)本發(fā)明構(gòu)思的實(shí)施例的計(jì)算裝置1000的框圖。參照圖15，計(jì)算裝置1000包括處理器1100、ram1200、存儲裝置1300、調(diào)制解調(diào)器1400和用戶接口1500。

處理器1100可控制計(jì)算裝置1000的整體操作，并可執(zhí)行邏輯操作。處理器1100可以是基于硬件的數(shù)據(jù)處理裝置，基于硬件的數(shù)據(jù)處理裝置包括被物理地配置為執(zhí)行由包括在代碼或程序中的命令所表達(dá)的操作的電路。例如，處理器1100可以是片上系統(tǒng)(soc)。處理器1100可以是通用處理器、專用處理器或應(yīng)用處理器。

ram1200可與處理器1100進(jìn)行通信。ram1200可以是處理器1100或計(jì)算裝置1000的主存儲器。處理器1100可將代碼或數(shù)據(jù)暫時存儲在ram1200。

存儲裝置1300可與處理器1100進(jìn)行通信。存儲裝置1300可用于長時間存儲數(shù)據(jù)。即，處理器1100可將將被長時間存儲的數(shù)據(jù)存儲在存儲裝置1300中。

存儲裝置1300可包括非易失性存儲器(諸如，例如閃速存儲器、pram、mram、rram和/或fram等)。

調(diào)制解調(diào)器1400可在處理器1100的控制下與外部裝置進(jìn)行通信。例如，調(diào)制解調(diào)器1400可以以有線或無線的方式與外部裝置進(jìn)行通信。

用戶接口1500可在處理器1100的控制下與用戶進(jìn)行通信。例如，用戶接口1500可包括用戶輸入接口(諸如，例如鍵盤、小鍵盤、按鍵、觸摸面板、觸摸屏、觸摸板、觸摸球、攝像頭、麥克風(fēng)、陀螺儀傳感器和振動傳感器等)。用戶接口150還可包括用戶輸出接口(諸如，例如液晶顯示器(lcd)、有機(jī)發(fā)光二極管(oled)顯示裝置、有源矩陣oled(amoled)顯示裝置、發(fā)光二極管(led)、揚(yáng)聲器和馬達(dá))。

存儲裝置1300可包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲裝置100、存儲裝置200和存儲裝置300中的一個存儲裝置。此外，存儲裝置1300可包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的存儲集群311至存儲集群317中的一個存儲集群。例如，當(dāng)每個段的錯誤校正解碼被完成時，存儲裝置1300可將相應(yīng)的段發(fā)送到主機(jī)裝置。當(dāng)當(dāng)前段的錯誤校正解碼在先前段已經(jīng)被完全傳輸后已經(jīng)過了閾值時間之后未被完成時，存儲裝置1300可將包括虛擬數(shù)據(jù)和不正確奇偶校驗(yàn)的虛擬段輸出到主機(jī)裝置。相應(yīng)地，具有快速響應(yīng)特性和提高的可靠性的存儲可被提供，并且計(jì)算裝置1000的運(yùn)行速度和可靠性可被提高。

處理器1100、ram1200、調(diào)制解調(diào)器1400和用戶接口1500可構(gòu)成與存儲裝置1300進(jìn)行通信的主機(jī)裝置。

根據(jù)本發(fā)明構(gòu)思的實(shí)施例，當(dāng)每個段的錯誤校正解碼被完成時，存儲裝置可將相應(yīng)段輸出到外部主機(jī)裝置。相應(yīng)地，具有提高的運(yùn)行速度的存儲裝置和其操作方法可被提供。

根據(jù)本發(fā)明構(gòu)思的實(shí)施例，當(dāng)當(dāng)前段的錯誤校正解碼在先前段被輸出到外部主機(jī)裝置之后的閾值時間的期間未被完成時，虛擬數(shù)據(jù)可與不正確錯誤校正奇偶校驗(yàn)一起被輸出到外部主機(jī)裝置。外部主機(jī)裝置可基于不正確錯誤校正奇偶校驗(yàn)請求存儲裝置重傳相應(yīng)的段，并且可防止外部主機(jī)裝置從存儲裝置獲得不正確數(shù)據(jù)。相應(yīng)地，保持可靠性的同時還具有更多提高的運(yùn)行速度的存儲裝置和其操作方法可被提供。

雖然已經(jīng)參照示例性實(shí)施例對本發(fā)明構(gòu)思進(jìn)行了描述，但是本領(lǐng)域技術(shù)人員將清楚，在不脫離本發(fā)明構(gòu)思的精神和范圍的情況下，可做出各種改變和修改。因此，應(yīng)該理解上面的實(shí)施例不是限制性的，而是示出性的。