本申請要求申請日為2015年5月15日，美國臨時申請?zhí)枮?2/162，289的美國臨時申請案的優(yōu)先權(quán)，上述臨時申請案的內(nèi)容一并并入本申請。

【技術(shù)領(lǐng)域】

本發(fā)明有關(guān)于半導體裝置，更具體來說，有關(guān)于半導體裝置的半導體結(jié)構(gòu)。

背景技術(shù)：

在IC芯片的設計過程中，各種時鐘樹(clock tree)被插入至IC芯片的電路設計中，且各時鐘樹的物理位置被相應調(diào)整。隨后電路上執(zhí)行時鐘調(diào)整。在設計和插入時鐘樹的過程中，考慮時鐘偏移(clock skew)的問題非常重要。電路的所有時序邏輯單元(例如，寄存器和鎖存器)需要時鐘信號。然而，因為自時鐘源到時序邏輯單元的路徑不同，時鐘信號抵達不同時序邏輯單元的時間不同。該時間差也被稱為時鐘偏移。存在各種因素導致時鐘偏移，包含不同單元之間的路徑長度差異、負載數(shù)量和大小差別、由片上變化(on-chip variation，簡寫為OCV)造成的差異等。OCV包含制造技術(shù)變化、操作電壓變化、環(huán)境溫度變化等。

一般而言，時鐘樹合成(clock tree synthesis，簡寫為CTS)被執(zhí)行以插入緩沖器，以通過考慮時序偏差(timing skew)、電路區(qū)域以及功耗來減少時序偏差，并建立時鐘樹以達到最佳解決方案。然而，對于不同的工藝、溫度，和電壓角落(voltage corner)，時鐘樹的時序偏差變化相當明顯。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明特提供以下技術(shù)方案：

本發(fā)明實施例提供一種半導體裝置，包含第一NMOS晶體管；第二NMOS晶體管；第三NMOS晶體管；第四NMOS晶體管；第一PMOS晶體管，包含 耦接于第一NMOS晶體管的柵極的柵極，用于接收輸入信號；第二PMOS晶體管，包含耦接于第二NMOS晶體管的柵極；第三PMOS晶體管，包含耦接于第三NMOS晶體管的柵極；以及第四PMOS晶體管，包含耦接于第四NMOS晶體管的柵極的柵極，以及耦接于第四NMOS晶體管的漏極的漏極，用于提供輸出信號；其中當?shù)谝?、第二、第三以及第四NMOS晶體管并行連接，且第一、第二、第三以及第四PMOS并行連接時，輸出信號依據(jù)輸入信號以及第一邏輯功能被提供，其中當?shù)谝患暗诙﨨MOS晶體管串行連接，且第一及第二PMOS晶體管串行連接時，輸出信號依據(jù)輸入信號和第二邏輯功能被提供。

本發(fā)明實施例又提供一種一種半導體結(jié)構(gòu)，包含：半導體基底，包含：第一、第二、第三、第四PMOS晶體管，其中第一、第二、第三、第四PMOS晶體管放置于第一排中；以及第一、第二、第三、第四NMOS晶體管，其中第一、第二、第三、第四NMOS晶體管放置于毗鄰第一排的第二排中；多個金屬層，位于半導體基底上；以及氧化擴散層，位于半導體基底中，其中第一PMOS晶體管的柵極和第一NMOS晶體管的柵極連接在一起，用于通過多個金屬層接收輸入信號，其中第二PMOS晶體管的柵極和第二NMOS晶體管的柵極通過多個金屬層連接在一起，其中第三PMOS晶體管的柵極和第三NMOS晶體管的柵極通過多個金屬層連接在一起，其中第四PMOS晶體管的柵極和第四NMOS晶體管的柵極通過多個金屬層連接在一起，且第四PMOS晶體管的漏極和第四NMOS晶體管的漏極連接在一起，用于經(jīng)由多個金屬層提供輸出信號，其中當?shù)谝?、第二、第三、第四NMOS晶體管通過多個金屬層和氧化擴散層并行連接時，第一、第二、第三、第四PMOS晶體管通過多個金屬層和氧化擴散層并行連接，其中當?shù)谝?、第二NMOS晶體管通過多個金屬層和氧化擴散層串行連接時，第一、第二PMOS晶體管通過多個金屬層和氧化擴散層串行連接，其中當?shù)谌?、第四NMOS晶體管通過多個金屬層和氧化擴散層串行連接時，第三、第四PMOS晶體管通過多個金屬層和氧化擴散層串行連接。

本發(fā)明的半導體架構(gòu)和相應半導體裝置可以降低時序偏差。

【附圖說明】

圖1是依據(jù)本發(fā)明實施例的半導體裝置100的示意圖。

圖2是依據(jù)本發(fā)明實施例的圖1的半導體裝置100的半導體結(jié)構(gòu)200的俯視圖。

圖3是依據(jù)本發(fā)明另一實施例的半導體裝置300的示意圖。

圖4是依據(jù)本發(fā)明實施例的圖3的半導體裝置300的半導體結(jié)構(gòu)400的俯視圖。

圖5是依據(jù)本發(fā)明另一實施例的半導體裝置500的示意圖。

圖6是依據(jù)本發(fā)明實施例的圖5的半導體裝置500的半導體結(jié)構(gòu)600的俯視圖。

圖7是依據(jù)本發(fā)明另一實施例的半導體裝置700的示意圖。

圖8是依據(jù)本發(fā)明實施例的圖7的半導體裝置700的半導體結(jié)構(gòu)800的俯視圖。

【具體實施方式】

在說明書及權(quán)利要求書當中使用了某些詞匯來指稱特定的組件。所屬領(lǐng)域中的技術(shù)人員應可理解，制造商可能會用不同的名詞來稱呼同樣的組件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的基準。在通篇說明書及權(quán)利要求書當中所提及的「包含」是開放式的用語，故應解釋成「包含但不限定于」。另外，「耦接」一詞在此包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置耦接于第二裝置，則代表第一裝置可直接電氣連接于第二裝置，或透過其它裝置或連接手段間接地電氣連接至第二裝置。

圖1是依據(jù)本發(fā)明實施例的半導體裝置100的示意圖。半導體裝置100是能夠依據(jù)特定邏輯功能自輸入端IN接收輸入信號S_IN，并提供輸出信號S_OUT至輸出端OUT的邏輯裝置。在某些實施例中，半導體裝置100是逆變器，而由逆變器提供的輸出信號S_OUT與輸出信號S_IN互補，其中輸出信號S_OUT具有強驅(qū)動能力或大延遲能力(strong driving capability or large delay capability)。在某些實施例中，半導體裝置100是緩沖器，例如，時鐘緩沖器，而由緩沖器提供的輸出信號S_OUT是類似于輸入信號的信號，其中輸出信號S_OUT具有強驅(qū)動能力或大延遲能力。半導體裝置100包含多個晶體管P1-P4和N1-N4，且NMOS晶體管N1-N4的數(shù)量和PMOS晶體管P1-P4的數(shù)量相同。請注意，無論上述特定邏輯功能是什么，半導體裝置100可依據(jù)相同的晶體管大小、數(shù)量和布局執(zhí)行該特定邏輯功能，且所述特定邏輯功能的類型依據(jù)多個晶體管上的多個連接層而決定。

圖2是依據(jù)本發(fā)明實施例的圖1的半導體裝置100的半導體結(jié)構(gòu)200的俯視圖。在半導體結(jié)構(gòu)200中，PMOS晶體管P1-P4和NMOS晶體管N1-N4實施于芯片的半導體基底210中。為簡化描述，晶體管P1-P4和N1-N4的形成過程將不做進一步描述。在半導體結(jié)構(gòu)200中，PMOS晶體管P1-P4放置于第一排ROW1，NMOS晶體管N1-N4放置于毗鄰于第一排ROW1的第二排ROW2。此外，PMOS晶體管P1和NMOS晶體管N1放置于第一列COL1。PMOS晶體管P2和NMOS晶體管N2放置于毗鄰第一列COL1的第二列COL2。PMOS晶體管P3和NMOS晶體管N3放置于毗鄰第二列COL2的第三列COL3，其中第二列COL2位于第一列COL1和第三列COL3之間。PMOS晶體管P4和NMOS晶體管N4放置于毗鄰第三列COL3的第四列COL4，其中第三列COL3位于第二列COL2和第四列COL4之間。通過適當放置晶體管P1-P4和N1-N4，半導體裝置100的版圖面積可被最小化。

圖3是依據(jù)本發(fā)明另一實施例的半導體裝置300的示意圖。半導體裝置300包含PMOS晶體管P1-P4和NMOS晶體管N1-N4。在半導體裝置300中，PMOS晶體管P1耦接于電源VDD(即，電源電壓)和輸出端OUT之間。PMOS晶體管P1的柵極耦接于輸入端IN，且PMOS晶體管P1的基極耦接于電源VDD。在該實施例中，PMOS晶體管P1-P4并行連接，且PMOS晶體管P2-P4也耦接于電源VDD和輸出端OUT之間。此外，PMOS晶體管P2-P4的每個柵極耦接于輸入端IN，且PMOS晶體管P2-P4的每個基極耦接于電源VDD。在某些實施例中，PMOS晶體管P1-P4大小相同。在某些實施例中，PMOS晶體管P1-P4大小不同。NMOS晶體管N1耦接于地GND和輸出端OUT之間。NMOS晶體管N1的柵極耦接于輸入端IN，而NMOS晶體管N1的基極耦接于地GND。在該實施例中，NMOS晶體管N1-N4并行連接，且NMOS晶體管N2-N4也耦接于地GND和輸出端OUT之間。此外，NMOS晶體管N2-N4的每個柵極耦接于輸入端IN，且NMOS晶體管N2-N4的每個基極耦接于電源地GND。在某些實施例中，NMOS晶體管N1-N4大小相同。在某些實施例中，NMOS晶體管N1-N4大小不同。在該實施例中，通過將NMOS晶體管N1-N4并行連接，以及將PMOS晶體管P1-P4并行連接，半導體裝置300用作具有強驅(qū)動能力/強度的逆變器。從而，半導體裝置300可實施于芯片中的時鐘路徑或數(shù)據(jù)路徑中，以便降低時鐘路徑或數(shù)據(jù)路徑中的信號的時間沖突(time violation)。半導體裝置300的輸出信號S_OUT具有第一延遲時間T_D1。

圖4是依據(jù)本發(fā)明實施例的圖3的半導體裝置300的半導體結(jié)構(gòu)400的俯視圖。半導體結(jié)構(gòu)400包含半導體基底210、半導體基底210上的多個金屬與對應通孔。如上所述，PMOS晶體管P1-P4和NMOS晶體管N1-N4實施于芯片的半導體基底210中。在該實施例中，金屬411-415放置于半導體基底210的第一金屬層上，金屬421-424放置于位于第一金屬層之上的第二金屬層上，金屬431放置于位于第二金屬層之上的第三金屬層上。為簡化描述，第一金屬層以下的半導體結(jié)構(gòu)400的互連(例如，氧化擴散(oxide diffusion，簡寫為OD)層)將不做進一步描述。請一并參考圖3-4，金屬415耦接于電源VDD，金屬411耦接于地GND。PMOS晶體管P1的源極通過通孔451耦接于金屬415，PMOS晶體管P2-P3的源極通過通孔452耦接于金屬415，PMOS晶體管P4的源極通過通孔453耦接于金屬415。此外，NMOS晶體管N1的源極通過通孔454耦接于金屬411，NMOS晶體管N2-N3的源極通過通孔455耦接于金屬411，NMOS晶體管N4的源極通過通孔456耦接于金屬411。NMOS晶體管N1-N4的柵極和PMOS晶體管P1-P4的柵極通過通孔461-464和金屬413(例如，輸入端IN)連接在一起，以便接收輸入信號S_IN。此外，PMOS晶體管P1-P4的漏極分別通過通孔471-474耦接于金屬414。NMOS晶體管N1-N2的漏極通過通孔475耦接于金屬412，而NMOS晶體管N3-N4的漏極通過通孔476耦接于金屬412。通過經(jīng)通孔481、482和金屬431連接金屬414和412，NMOS晶體管N1-N4的漏極和PMOS晶體管P1-P4的漏極被連接在一起(例如，輸出端OUT)，用于提供輸出信號S_OUT。請注意金屬411-415、421-424和431以及通孔451-456、461-464、471-476和481-182的布局僅為范例，并非用于限制本發(fā)明。

圖5是依據(jù)本發(fā)明另一實施例的半導體裝置500的示意圖。半導體裝置500包含PMOS晶體管P1-P4和NMOS晶體管N1-N4。在半導體裝置500中，PMOS晶體管P1-P4串行連接于電源VDD(即，電源電壓)和輸出端OUT之間。舉例來說，PMOS晶體管P1耦接于電源VDD和PMOS晶體管P2之間，且PMOS晶體管P1的基極耦接于電源VDD。PMOS晶體管P2耦接于PMOS晶體管P1和PMOS晶體管P3之間，且PMOS晶體管P2的基極耦接于PMOS晶體管P1的漏極。PMOS晶體管P3耦接于PMOS晶體管P2和PMOS晶體管P4之間，且PMOS晶體管P3的基極耦接于PMOS晶體管P2的漏極。PMOS晶體管P4耦接于PMOS晶體管P3和輸出端OUT之間，且PMOS晶體管P4的基極耦接于PMOS晶體管P3的漏極。在某些實施例中，PMOS晶體管P1-P4大小相同。 在某些實施例中，PMOS晶體管P1-P4大小不同。請注意，半導體裝置500的PMOS晶體管P1-P4與圖3的半導體裝置300的PMOS晶體管P1-P4相同。此外，NMOS晶體管N1-N4串行連接于地GND和輸出端OUT之間。舉例來說，NMOS晶體管N1耦接于地GND和NMOS晶體管N2之間，且NMOS晶體管N1的基極耦接于地GND。NMOS晶體管N2耦接于NMOS晶體管N1和NMOS晶體管N3之間，且NMOS晶體管N2的基極耦接于NMOS晶體管N1的漏極。NMOS晶體管N3耦接于NMOS晶體管N2和NMOS晶體管N4之間，且NMOS晶體管N3的基極耦接于NMOS晶體管N2的漏極。NMOS晶體管N4耦接于NMOS晶體管N3和輸出端OUT之間，且NMOS晶體管N4的基極耦接于NMOS晶體管N3的漏極。在某些實施例中，NMOS晶體管N1-N4大小相同。在某些實施例中，NMOS晶體管N1-N4大小不同。請注意，半導體裝置500的NMOS晶體管N1-N4與圖3的半導體裝置300的NMOS晶體管N1-N4相同。在該實施例中，通過串行連接NMOS晶體管N1-N4以及串行連接PMOS晶體管P1-P4，半導體裝置500用作具有大延遲能力的逆變器，例如半導體裝置500的輸出信號S_OUT具有第二延遲時間T_D2。從而，半導體裝置500可實施于芯片中的時鐘路徑或數(shù)據(jù)路徑中，以便增加時鐘路徑或數(shù)據(jù)路徑中的信號的延遲時間。對于相同的輸入信號S_IN，由半導體裝置500提供的輸出信號S_OUT的延遲時間(如T_D2)長于由半導體裝置300提供的輸出信號S_OUT的延遲時間(如T_D1)。

圖6是依據(jù)本發(fā)明實施例的圖5的半導體裝置500的半導體結(jié)構(gòu)600的俯視圖。半導體結(jié)構(gòu)600包含半導體基底210、半導體基底210上的多個金屬與對應通孔。如上所述，PMOS晶體管P1-P4和NMOS晶體管N1-N4實施于芯片的半導體基底210中。在該實施例中，金屬611-615放置于半導體基底210的第一金屬層上，金屬621-624放置于位于第一金屬層之上的第二金屬層上，金屬631放置于位于第二金屬層之上的第三金屬層上。為簡化描述，第一金屬層以下的半導體結(jié)構(gòu)600的互連將不做進一步描述。請一并參考圖5-6，金屬615耦接于電源VDD，金屬611耦接于地GND。PMOS晶體管P1的源極通過通孔651耦接于金屬615。PMOS晶體管P2的源極通過第一互連(未展示在圖6中)耦接于PMOS晶體管P1的漏極，PMOS晶體管P3的源極通過第二互連(未展示在圖6中)耦接于PMOS晶體管P2的漏極，PMOS晶體管P4的源極通過第三互連(未展示在圖6中)耦接于PMOS晶體管P3的漏極。在某些實施例中，第一、第二、第三互連放置于OD層中。此外，NMOS晶體管N1的源極通過通孔652 耦接于金屬611。NMOS晶體管N2的源極通過第四互連(未展示在圖6中)耦接于NMOS晶體管N1的漏極，NMOS晶體管N3的源極通過第五互連(未展示在圖6中)耦接于NMOS晶體管N2的漏極，NMOS晶體管N4的源極通過第六互連(未展示在圖6中)耦接于NMOS晶體管N3的漏極。在某些實施例中，第四、第五、第六互連放置于OD層中。NMOS晶體管N1-N4的柵極和PMOS晶體管P1-P4的柵極通過通孔661-664和金屬613(例如，輸入端IN)連接在一起，以便接收輸入信號S_IN。此外，PMOS晶體管P4的漏極通過通孔671、金屬614、通孔672、金屬631、通孔673及金屬612(例如，輸出端OUT)耦接于NMOS晶體管N4的漏極，以提供輸出信號S_OUT。請注意金屬611-615、621-624和631以及通孔651-652、661-664、671-673的布局僅為范例，并非用于限制本發(fā)明。

圖7是依據(jù)本發(fā)明另一實施例的半導體裝置700的示意圖。半導體裝置700包含PMOS晶體管P1-P4和NMOS晶體管N1-N4。在半導體裝置700中，PMOS晶體管P1-P2串行連接于電源VDD(即，電源電壓)和節(jié)點710之間，而PMOS晶體管P3-P4串行連接于節(jié)點710和輸出端OUT之間。舉例來說，PMOS晶體管P1耦接于電源VDD和PMOS晶體管P2之間，且PMOS晶體管P1的基極耦接于電源VDD。PMOS晶體管P2耦接于PMOS晶體管P1和節(jié)點710之間，且PMOS晶體管P2的基極耦接于PMOS晶體管P1的漏極。PMOS晶體管P3耦接于電源VDD和PMOS晶體管P4之間，且PMOS晶體管P3的基極耦接于電壓VDD。PMOS晶體管P4耦接于PMOS晶體管P3和輸出端OUT之間，且PMOS晶體管P4的基極耦接于PMOS晶體管P3的漏極。在某些實施例中，PMOS晶體管P1-P4大小相同。在某些實施例中，PMOS晶體管P1-P4大小不同。請注意，半導體裝置700的PMOS晶體管P1-P4與圖3的半導體裝置300的PMOS晶體管P1-P4和圖5的半導體裝置500的PMOS晶體管P1-P4相同。此外，NMOS晶體管N1-N2串行連接于地GND和節(jié)點710之間，且NMOS晶體管N3-N4串行連接于地GND和輸出端OUT之間。舉例來說，NMOS晶體管N1耦接于地GND和NMOS晶體管N2之間，且NMOS晶體管N1的基極耦接于地GND。NMOS晶體管N2耦接于NMOS晶體管N1和節(jié)點710之間，且NMOS晶體管N2的基極耦接于NMOS晶體管N1的漏極。此外，NMOS晶體管N3耦接于地GND和NMOS晶體管N4之間，且NMOS晶體管N3的基極耦接于地GND。NMOS晶體管N4耦接于NMOS晶體管N3和輸出端OUT之間，且NMOS晶 體管N4的基極耦接于NMOS晶體管N3的漏極。在某些實施例中，NMOS晶體管N1-N4大小相同。在某些實施例中，NMOS晶體管N1-N4大小不同。請注意，半導體裝置700的NMOS晶體管N1-N4與圖3的半導體裝置300的NMOS晶體管N1-N4和半導體裝置500的NMOS晶體管N1-N4相同。此外，NMOS晶體管N1-N2的柵極和PMOS晶體管P1-P2的柵極耦接于輸入端IN，而NMOS晶體管N3-N4的柵極和PMOS晶體管P3-P4的柵極耦接于節(jié)點710。在該實施例中，通過串行連接NMOS晶體管N1-N2以及串行連接PMOS晶體管P1-P2，NMOS晶體管N1-N2以及PMOS晶體管P1-P2形成了具有強延遲能力的第一逆變器，其中該第一逆變器提供與輸入信號S_IN互補的中間信號S_IF。此外，通過串行連接NMOS晶體管N3-N4以及串行連接PMOS晶體管P3-P4，NMOS晶體管N3-N4以及PMOS晶體管P3-P4形成了具有強延遲能力的第二逆變器，其中該第二逆變器提供與中間信號S_IF互補的輸出信號S_OUT。從而，通過串行連接第一及第二逆變器，半導體裝置700用作具有大延遲能力的緩沖器，例如半導體裝置700的輸出信號S_OUT具有第三延遲時間T_D3。從而，半導體裝置700可實施于芯片中的時鐘路徑或數(shù)據(jù)路徑中，以便增加時鐘路徑或數(shù)據(jù)路徑中的信號的延遲時間。對于相同的輸入信號S_IN，由半導體裝置500提供的輸出信號S_OUT的延遲時間(如T_D2)長于由半導體裝置700提供的輸出信號S_OUT的延遲時間(如T_D3)，而由半導體裝置700提供的輸出信號S_OUT的延遲時間(如T_D3)長于由半導體裝置300提供的輸出信號S_OUT的延遲時間(如T_D1)。

圖8是依據(jù)本發(fā)明實施例的圖7的半導體裝置700的半導體結(jié)構(gòu)800的俯視圖。半導體結(jié)構(gòu)800包含半導體基底210、半導體基底210上的多個金屬與對應通孔。如上所述，PMOS晶體管P1-P4和NMOS晶體管N1-N4實施于芯片的半導體基底210中。在該實施例中，金屬811-817放置于半導體基底210的第一金屬層上，金屬821-824放置于位于第一金屬層之上的第二金屬層上，金屬831-832放置于位于第二金屬層之上的第三金屬層上。為簡化描述，第一金屬層以下的半導體結(jié)構(gòu)800的連接將不做進一步描述。請一并參考圖7-8，金屬815耦接于電源VDD，金屬811耦接于地GND。PMOS晶體管P1和P3的源極通過通孔851耦接于金屬815。PMOS晶體管P2的源極通過第一互連(未展示在圖8中)耦接于PMOS晶體管P1的漏極，PMOS晶體管P4的源極通過第二互連(未展示在圖8中)耦接于PMOS晶體管P3的漏極。此外，NMOS晶體管N1和N3的源極通過通孔852耦接于金屬811。NMOS晶體管N2的源極通過第三 互連(未展示在圖8中)耦接于NMOS晶體管N1的漏極，NMOS晶體管N4的源極通過第四互連(未展示在圖8中)耦接于NMOS晶體管N3的漏極。在某些實施例中，第一、第二、第三、第四互連放置于OD層中。NMOS晶體管N1-N2的柵極和PMOS晶體管P1-P2的柵極通過通孔861-862和金屬816(例如，輸入端IN)連接在一起，以便接收輸入信號S_IN。此外，PMOS晶體管P2的漏極通過通孔881、金屬813、通孔882、金屬832、通孔883及金屬817(例如，節(jié)點710)耦接于NMOS晶體管N2的漏極，以提供中間信號S_IF。NMOS晶體管N3-N4的柵極和PMOS晶體管P3-P4的柵極通過通孔863-864和金屬813連接在一起，且更通過金屬813連接于PMOS晶體管P2和NMOS晶體管N2的漏極，以便接收中間信號S_IF。此外，PMOS晶體管P4的漏極通過通孔871、金屬814、通孔872、金屬831、通孔873及金屬812(例如，輸出端OUT)耦接于NMOS晶體管N4的漏極，以提供輸出信號S_OUT。請注意金屬811-817、821-824和831-832以及通孔851-852、861-864、871-873、881-883的布局僅為范例，并非用于限制本發(fā)明。

依據(jù)上述多個實施例，各種半導體裝置的半導體基底在半導體基底內(nèi)具有相同的基礎布局，即，PMOS晶體管P1-P4和NMOS晶體管N1-N4被用于各種半導體裝置。藉由通過半導體基底和OD層上的各種金屬層和對應通孔(例如，上層連接)來修改PMOS晶體管P1-P4和NMOS晶體管N1-N4的連接，每一半導體裝置可依據(jù)特定邏輯功能和輸入信號S_IN提供具有強驅(qū)動能力或大延遲能力的輸出信號S_OUT。由于半導體基底內(nèi)的基礎布局相同，各半導體裝置的系統(tǒng)布局依賴效應(systematic layout dependent effect，簡寫為LED)和片上變化(on-chip variation，簡寫為OCV)是相似的。提供使用半導體基底內(nèi)有相同基礎布局的半導體裝置來插入緩沖器或逆變器，來降低時序偏差，不同的工藝、溫度，和電壓角落將不會影響時鐘樹的時序偏差。請注意PMOS晶體管和NMOS晶體管的數(shù)量僅為示范。本領(lǐng)域技術(shù)人員可以修改其數(shù)量以實現(xiàn)所需半導體裝置。舉例來說，半導體裝置可包含6個PMOS晶體管和6個NMOS晶體管，或者8個PMOS晶體管和8個NMOS晶體管。

本說明書中所描述的本發(fā)明的各個實施方式僅用于說明的目的，并且可以在不脫離本公開的范圍和精神的情況下進行修改。因此，本說明書中所描述的各個實施方式并不意在限制，真正的范圍和精神由權(quán)利要求書來限定。