基于高性能bw100芯片的sar并行處理方法及裝置制造方法
【專利摘要】本發(fā)明涉及基于高性能BW100芯片的SAR并行處理方法，包括由FPGA控制器將回波數(shù)據(jù)乒乓發(fā)送至主、從BW100芯片處理，處理結(jié)果通過乒乓QDRII存儲器轉(zhuǎn)存至DDR3存儲器，完成回波進數(shù)和距離向處理；乒乓QDRII存儲器從DDR3存儲器內(nèi)取方位向數(shù)據(jù)并通過FPGA控制器乒乓發(fā)送至主、從BW100芯片處理，并乒乓接收處理結(jié)果，完成成像方位向處理；在完成多次距離向和方位向的處理后，完成整個成像處理。本發(fā)明還公開了基于高性能BW100芯片的SAR并行處理方法的裝置。本發(fā)明采用BW100芯片作為SAR成像處理核心處理器，具有并行計算能力強、數(shù)據(jù)通訊能力強，整體性能優(yōu)越，適用于SAR實時成像處理領(lǐng)域。
【專利說明】基于高性能BW100芯片的SAR并行處理方法及裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及SAR實時成像處理【技術(shù)領(lǐng)域】，尤其是一種基于高性能BW100芯片的SAR并行處理方法及裝置。
【背景技術(shù)】
[0002]新型高分辨SAR雷達對實時成像處理系統(tǒng)性能提出了很高的要求，在國產(chǎn)化的要求下，采用具有自主產(chǎn)權(quán)的高性能處理器具有非常重要的意義。
[0003]SAR實時成像處理具有計算量大、數(shù)據(jù)量大的特點，目前業(yè)界多選用AD公司的TS201以及TI的TMS320C6678作為核心處理芯片，TS201峰值運算能力為3.6GFlops ;TMS320C6678有8個核，峰值運算能力為128Gflops，從使用看TMS320C6678的處理能力僅為TS201 5?6倍，TMS320C6678實際性能下降的主要原因是SAR成像存在大數(shù)據(jù)吞吐，弓丨起數(shù)據(jù)通訊和計算能力存在不平衡。從系統(tǒng)性能分析看，處理好數(shù)據(jù)通訊和計算能力的平衡是提升整個實時成像處理能力的關(guān)鍵。數(shù)據(jù)通訊能力提升主要包括兩個部分，一是選擇大數(shù)據(jù)通訊帶寬的器件，二是改進行、列讀取的方式，改善跨頁存取效率降低的問題。
[0004]BfflOO是我國從體系結(jié)構(gòu)、指令集到軟硬件開發(fā)環(huán)境均具有完全自主知識產(chǎn)權(quán)的新一代高性能通用數(shù)字信號處理器，主頻達300MHz，峰值運算能力高達18GFL0PS，片內(nèi)存儲器容量為28Mbit，有4對300M雙向高速鏈路口，以及64位DDR2接口。BW100內(nèi)部計算性能優(yōu)越，但也存在數(shù)據(jù)通訊和計算能力存在不平衡的問題。此外，BW100沒有設(shè)計簇總線接口，不便于多處理器協(xié)同處理同一塊SAR數(shù)據(jù)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的首要目的在于提供一種并行計算能力強、SAR數(shù)據(jù)通訊能力強、行/列讀寫效率高的基于高性能BW100芯片的SAR并行處理方法，包括由FPGA控制器將回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片處理，主BW100芯片、從BW100芯片將處理結(jié)果通過乒乓QDRII存儲器轉(zhuǎn)存至FPGA控制器外掛的DDR3存儲器，完成回波進數(shù)和距離向處理；接著，乒乓QDRII存儲器從DDR3存儲器內(nèi)取方位向數(shù)據(jù)并通過FPGA控制器乒乓發(fā)送至主BfflOO芯片、從BW100芯片處理，并乒乓接收主BW100芯片、從BW100芯片的處理結(jié)果，完成成像方位向處理；在完成多次距離向和方位向的處理后，最后完成整個成像處理。
[0006]對回波進數(shù)和距離向處理包括下列順序的步驟:
(1)成像開始，F(xiàn)PGA控制器接收第一子塊回波數(shù)據(jù)，并將第一子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，所述乒乓QDRII是指第一 QDRII SRAM存儲器、第二 QDRIISRAM存儲器，主BW100芯片、從BW100芯片對第一子塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第一 QDRII SRAM存儲器；
(2)FPGA控制器接收第二子塊回波數(shù)據(jù)，并將第二子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，主BW100芯片、從BW100芯片對第二子塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第二 QDRII SRAM存儲器，同時，第一 QDRII SRAM存儲器將其內(nèi)存儲的數(shù)據(jù)發(fā)送至DDR3存儲器；
(3)FPGA控制器接收第三子塊回波數(shù)據(jù)，并將第三子塊回波數(shù)據(jù)乒乓發(fā)送至主BWlOO芯片、從BW100芯片，主BW100芯片、從BW100芯片對第三子塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第一 QDRII SRAM存儲器，同時，第二 QDRII SRAM存儲器將其內(nèi)存儲的數(shù)據(jù)發(fā)送至DDR3存儲器；
(4)以此類推，完成回波進數(shù)和數(shù)據(jù)向處理。
[0007]對成像方位向的處理包括下列順序的步驟:
(1)首先，F(xiàn)PGA控制器從DDR3存儲器取第一個方位向子塊處理數(shù)據(jù)到第一QDRII SRAM存儲器中；
(2)第一QDRII SRAM存儲器通過FPGA控制器將數(shù)據(jù)乒乓發(fā)送給主BW100芯片、從BW100芯片進行方位向處理，并乒乓接收主BW100芯片、從BW100芯片的方位向處理結(jié)果，同時，第二 QDRII SRAM存儲器預取第二個方位向子塊處理數(shù)據(jù)；
(3)第一QDRII SRAM存儲器將處理結(jié)果存儲到DDR3存儲器，并預取第三個方位向子塊處理數(shù)據(jù)，第二 QDRII SRAM存儲器通過FPGA控制器將數(shù)據(jù)乒乓發(fā)送給主BW100芯片、從BfflOO芯片進行方位向處理，并乒乓接收主BW100芯片、從BW100芯片方位向處理結(jié)果；
(4)以此類推，完成成像方位向處理。
[0008]所述FPGA控制器內(nèi)部的QDRII發(fā)緩存接收回波數(shù)據(jù)，QDRII發(fā)緩存采用乒乓發(fā)送的方式，依次通過LINKl收FIFO、第一 LINK接口將回波數(shù)據(jù)發(fā)送至主BW100芯片，依次通過LINK2收FIFO、第二 LINK接口將回波數(shù)據(jù)發(fā)送至從BW100芯片。
[0009]所述主BW100芯片將經(jīng)過處理的回波數(shù)據(jù)依次通過第一 LINK接口、LINKl發(fā)FIFO發(fā)送至QDRII收緩存，所述從BW100芯片將經(jīng)過處理的回波數(shù)據(jù)依次通過第二 LINK接口、LINK2發(fā)FIFO發(fā)送至QDRII收緩存。
[0010]所述QDRII收緩存將接收到的數(shù)據(jù)，通過發(fā)送至數(shù)據(jù)切換單元，由數(shù)據(jù)切換單元對第一、二 QDRII接口進行乒乓切換，使第一、二 QDRII SRAM存儲器中的一個接收本次經(jīng)回波處理的數(shù)據(jù)，另一個則將其內(nèi)存儲的上次經(jīng)處理的回波數(shù)據(jù)存入DDR3存儲器；在對DDR3存儲器進行存儲時，所述數(shù)據(jù)切換單元對第一、二 QDRII接口進行乒乓切換，切換到二者之一與DDR3收緩存連接，經(jīng)DDR3接口將數(shù)據(jù)存儲到DDR3存儲器中；將SAR數(shù)據(jù)矩陣劃分成多個子陣，子陣按32X32大小，每個子陣在DDR3存儲器中連續(xù)存放。
[0011]本發(fā)明的另一目的在于提供一種基于高性能BW100芯片的SAR并行處理方法的裝置，包括一個主BW100芯片和一個從BW100芯片，二者之間通過一個LINK 口相連，二者分別通過2路LINK 口與FPGA控制器的輸入輸出端相連，F(xiàn)PGA控制器外掛DDR3存儲器作為共享內(nèi)存，F(xiàn)PGA控制器的輸入輸出端還分別與第一、二QDRII SRAM存儲器的輸入輸出端相連。
[0012]所述主、從BW100芯片通過FPGA控制器內(nèi)部的第一數(shù)據(jù)通訊通道與第一、二 QDRIISRAM存儲器通訊，所述第一數(shù)據(jù)通訊通道包括第一、二 LINK接口，主BW100芯片通過第一LINK接口分別與LINKl收FIFO、LINKl發(fā)FIFO通訊，從BW100芯片通過第二 LINK接口分別與LINK2收FIFO、LINK2發(fā)FIFO通訊，用于接收回波數(shù)據(jù)輸入的QDRII發(fā)緩存的輸出端分別與LINKl收FIFO、LINK2收FIFO的輸入端相連，LINKl發(fā)FIFO、LINK2發(fā)FIFO的輸出端均與QDRII收緩存的輸入端相連，QDRII收緩存的輸出端與數(shù)據(jù)切換單元的輸入端相連，數(shù)據(jù)切換單元的輸出端與QDRII發(fā)緩存的輸入端相連，數(shù)據(jù)切換單元的輸入輸出端分別與第一、二 QDRII接口相連，第一、二 QDRII接口分別與第一、二 QDRII SRAM存儲器相連。
[0013]所述第一、二 QDRII SRAM存儲器通過FPGA控制器內(nèi)部的第二數(shù)據(jù)通訊通道與DDR3存儲器通訊，所述第二數(shù)據(jù)通訊通道包括分別與第一、二 QDRII SRAM存儲器相連的第一、二 QDRII接口，第一、二 QDRII接口的輸入輸出端均與數(shù)據(jù)切換單元的輸入輸出端相連，數(shù)據(jù)切換單元通過DDR3收緩存與DDR3接口的輸入端相連，DDR3接口與DDR3存儲器相連，DDR3接口的輸出端通過DDR3發(fā)緩存與數(shù)據(jù)切換單元的輸入端相連。
[0014]由上述技術(shù)方案可知，本發(fā)明采用國產(chǎn)化高性能BW100作為核心元器件，滿足國產(chǎn)化的要求；采用FPGA控制器外掛DDR3存儲器作為共享內(nèi)存，在解決多片BW100協(xié)同處理同一塊SAR數(shù)據(jù)的同時，避免研制周期過長導致DDR2存儲器停產(chǎn)；采用第一、二 QDRII SRAM乒乓完成SAR數(shù)據(jù)行、列讀寫緩沖，解決地址跳變訪問情況下，大量的翻頁操作引起的效率低下的問題。此外，本發(fā)明采用BW100芯片作為SAR成像處理核心處理器，同時具有并行計算能力強、數(shù)據(jù)通訊能力強，整體性能優(yōu)越，適用于SAR實時成像處理領(lǐng)域。
【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明的電路框圖。
[0016]圖2是主、從BW100芯片與第一、二 QDRII SRAM存儲器之間數(shù)據(jù)通訊的示意圖。
[0017]圖3是主、從BW100芯片與第一、二 QDRII SRAM存儲器之間數(shù)據(jù)通訊的工作時序圖。
[0018]圖4是第一、二 QDRII SRAM存儲器與DDR3存儲器之間數(shù)據(jù)通訊的示意圖。
[0019]圖5是第一、二 QDRII SRAM存儲器與DDR3存儲器之間數(shù)據(jù)通訊的工作時序圖。
[0020]圖6是DDR3存儲器數(shù)據(jù)存儲的示意圖。
【具體實施方式】
[0021]基于高性能BW100芯片的SAR并行處理方法，包括由FPGA控制器I將回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片處理，主BW100芯片、從BW100芯片將處理結(jié)果通過乒乓QDRII存儲器轉(zhuǎn)存至FPGA控制器I外掛的DDR3存儲器，完成回波進數(shù)和距離向處理；接著，乒乓QDRII存儲器從DDR3存儲器內(nèi)取方位向數(shù)據(jù)并通過FPGA控制器I乒乓發(fā)送至主BW100芯片、從BW100芯片處理，并乒乓接收主BW100芯片、從BW100芯片的處理結(jié)果，完成成像方位向處理；在完成多次距離向和方位向的處理后，最后完成整個成像處理，如圖1所示。
[0022]如圖1、2、4所示，對回波進數(shù)和距離向處理包括下列順序的步驟:首先，成像開始，F(xiàn)PGA控制器I接收第一子塊回波數(shù)據(jù)，并將第一子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，所述乒乓QDRII是指第一 QDRII SRAM存儲器、第二 QDRII SRAM存儲器，主BW100芯片、從BW100芯片對第一塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第一QDRII SRAM存儲器；其次，F(xiàn)PGA控制器I接收第二子塊回波數(shù)據(jù)，并將第二子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，主BW100芯片、從BW100芯片對第二子塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第二QDRII SRAM存儲器，同時，第一QDRII SRAM存儲器將其內(nèi)存儲的數(shù)據(jù)發(fā)送至DDR3存儲器；再次，F(xiàn)PGA控制器I接收第三子塊回波數(shù)據(jù)，并將第三子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，主BW100芯片、從BW100芯片對第三塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第一 QDRII SRAM存儲器，同時，第二QDRII SRAM存儲器將其內(nèi)存儲的數(shù)據(jù)發(fā)送至DDR3存儲器；最后，以此類推，完成回波進數(shù)和數(shù)據(jù)向處理。
[0023]如圖1、2、4所示，對成像方位向的處理包括下列順序的步驟:首先，F(xiàn)PGA控制器I從DDR3存儲器取第一個方位向子塊處理數(shù)據(jù)到第一 QDRII SRAM存儲器中；其次，第一QDRII SRAM存儲器通過FPGA控制器I將數(shù)據(jù)乒乓發(fā)送給主BW100芯片、從BW100芯片進行方位向處理，并乒乓接收主BW100芯片、從BW100芯片的方位向處理結(jié)果，同時，第二 QDRIISRAM存儲器預取第二個方位向子塊處理數(shù)據(jù)；再次，第一 QDRII SRAM存儲器將處理結(jié)果存儲到DDR3存儲器，并預取第三個方位向子塊處理數(shù)據(jù)，第二 QDRII SRAM存儲器通過FPGA控制器I將數(shù)據(jù)乒乓發(fā)送給主BW100芯片、從BW100芯片進行方位向處理，并乒乓接收主BfflOO芯片、從BW100芯片方位向處理結(jié)果；最后，以此類推，完成成像方位向處理。
[0024]如圖2、3、4、5所示，所述FPGA控制器I內(nèi)部的QDRII發(fā)緩存接收回波數(shù)據(jù)，QDRII發(fā)緩存采用乒乓發(fā)送的方式，依次通過LINKl收FIFO、第一 LINK接口將回波數(shù)據(jù)發(fā)送至主BfflOO芯片，依次通過LINK2收FIFO、第二 LINK接口將回波數(shù)據(jù)發(fā)送至從BW100芯片。所述主BW100芯片將經(jīng)過處理的回波數(shù)據(jù)依次通過第一 LINK接口、LINK1發(fā)FIFO發(fā)送至QDRII收緩存，所述從BW100芯片將經(jīng)過處理的回波數(shù)據(jù)依次通過第二 LINK接口、LINK2發(fā)FIFO發(fā)送至QDRII收緩存。所述QDRII收緩存將接收到的數(shù)據(jù)，通過發(fā)送至數(shù)據(jù)切換單元，由數(shù)據(jù)切換單元對第一、二 QDRII接口進行乒乓切換，使第一、二 QDRII SRAM存儲器中的一個接收本次經(jīng)回波處理的數(shù)據(jù)，另一個則將其內(nèi)存儲的上次經(jīng)處理的回波數(shù)據(jù)存入DDR3存儲器。在對DDR3存儲器進行存儲時，所述數(shù)據(jù)切換單元對第一、二 QDRII接口進行乒乓切換，切換到二者之一與DDR3收緩存連接，經(jīng)DDR3接口將數(shù)據(jù)存儲到DDR3存儲器中。
[0025]如圖2、3所示，BfflOO芯片與QDRII存儲器之間的數(shù)據(jù)通訊重點解決的是QDRII同時讀寫，兩片BW100芯片的LINK 口數(shù)據(jù)輪發(fā)以及LINK 口同時發(fā)送、接收，以及LINK 口與QDRII傳輸速度匹配問題。第一、二 LINK接口均包含兩路LINK轉(zhuǎn)換，每路LINK采用獨立收發(fā)通道，完成FIFO與LINK 口的協(xié)議變換，單LINK 口輸入、輸出數(shù)據(jù)率為300MX8bit。LINK收發(fā)FIFO完成LINK與QDRII之間傳輸速度和位寬匹配，實現(xiàn)150M/128bit (QDRII端) <——>75M/64bit<——>300M/16bit(LINK 端)的變換。QDRII 發(fā)、收緩存實現(xiàn)讀寫 QDRII SRAM 的緩沖；數(shù)據(jù)切換單元實現(xiàn)QDRII數(shù)據(jù)域BW100或DDR3的乒乓切換，圖2所示狀態(tài)選擇BW100芯片；QDRII接口實現(xiàn)FPGA控制器I到QDRII存儲器的訪問，將300M上下沿傳輸?shù)?2bit數(shù)據(jù)轉(zhuǎn)換成FPGA內(nèi)部的300M/64bit數(shù)據(jù)。QDRII存儲器存儲BW100芯片本次需要處理數(shù)據(jù)和處理完數(shù)據(jù)；時序控制模塊完成整個通訊的時序控制，圖3中的尾綴N表示從QDRII中取的下一次處理的數(shù)據(jù)，尾綴T表示BW100處理后的數(shù)據(jù)。
[0026]如圖4、5所示，QDRII存儲器與DDR3存儲器之間數(shù)據(jù)通訊重點解決的是QDRII全雙工讀寫和DDR3存儲器半雙工讀寫的時序、速率配合，以及DDR3數(shù)據(jù)存儲方案。DDR3接口實現(xiàn)FPGA控制器I到QDRII存儲器的訪問，數(shù)據(jù)分別存入DDR3收/發(fā)緩存完成DDR3存儲器與QDRII存儲器間傳輸速度和位寬匹配，實現(xiàn)400M/256bit (DDR3端)〈——>75M/256bit<——>150M/16bit(QDRII端)的變換；數(shù)據(jù)切換單元實現(xiàn)QDRII數(shù)據(jù)與BW100芯片或DDR3存儲器的乒乓切換，圖4所示狀態(tài)顯示選擇DDR3存儲器；QDRII接口實現(xiàn)FPGA控制器I到QDRII存儲器的訪問；QDRII存儲BW100上次處理完的數(shù)據(jù)和BW100下一次需要處理的數(shù)據(jù)；時序控制模塊完成整個通訊的時序控制，關(guān)鍵解決QDRII全雙工讀寫和DDR3半雙工讀寫的時序配合。在圖5中，數(shù)據(jù)按子陣塊進行傳輸，遍歷所有子陣后，傳輸結(jié)束尾綴Q表示從QDRII中取的處理好的數(shù)據(jù)，尾綴D表示從DDR3中取的下一次處理的數(shù)據(jù)。如圖6所示，本發(fā)明中數(shù)據(jù)存儲設(shè)計不再是按照距離或方位向連續(xù)存儲，而是將SAR數(shù)據(jù)矩陣劃分成多個子陣，子陣按32X32大小，每個子陣在DDR3存儲器中連續(xù)存放。
[0027]如圖1所示，本裝置包括一個主BW100芯片和一個從BW100芯片，二者之間通過一個LINK 口相連，二者分別通過2路LINK 口與FPGA控制器I的輸入輸出端相連，F(xiàn)PGA控制器I外掛DDR3存儲器作為共享內(nèi)存，F(xiàn)PGA控制器I的輸入輸出端還分別與第一、二 QDRIISRAM存儲器的輸入輸出端相連。本發(fā)明采用兩片高性能的BW100芯片完成SAR成像處理，處理能力達到36GFL0PS，兩片BW100芯片采用一主一從控制模式，通過LINK3完成處理器間的互聯(lián)，實現(xiàn)控制、數(shù)據(jù)通訊和狀態(tài)反饋。
[0028]如圖2所示，所述主、從BW100芯片通過FPGA內(nèi)部的第一數(shù)據(jù)通訊通道與第一、二QDRII SRAM存儲器通訊，所述第一數(shù)據(jù)通訊通道包括第一、二 LINK接口，主BW100芯片通過第一 LINK接口分別與LINKl收FIFO、LINKl發(fā)FIFO通訊，從BW100芯片通過第二 LINK接口分別與LINK2收FIFO、LINK2發(fā)FIFO通訊，用于接收回波數(shù)據(jù)輸入的QDRII發(fā)緩存的輸出端分別與LINKl收FIFO、LINK2收FIFO的輸入端相連，LINKl發(fā)FIFO、LINK2發(fā)FIFO的輸出端均與QDRII收緩存的輸入端相連，QDRII收緩存的輸出端與數(shù)據(jù)切換單元的輸入端相連，數(shù)據(jù)切換單元的輸出端與QDRII發(fā)緩存的輸入端相連，數(shù)據(jù)切換單元的輸入輸出端分別與第一、二 QDRII接口相連，第一、二 QDRII接口分別與第一、二 QDRII SRAM存儲器相連。每片BW100芯片在成像處理中，通過片上LINK0、LINK1的收通道接收從FPGA控制器I輸入的距離、方位線，并將處理后的結(jié)果通過LINK0、LINK1的發(fā)通道發(fā)送到FPGA控制器I。在BW100芯片內(nèi)部，LINK0、LINK1接收和發(fā)送都采用乒乓緩沖，實現(xiàn)收數(shù)據(jù)、計算、發(fā)數(shù)據(jù)的并行流水；BW100芯片的外部中斷連接大屏FPGA控制器I實現(xiàn)對外部指令的實時響應(yīng)；同時BW100芯片的GP1和串口都接到FPGA控制器I，實現(xiàn)系統(tǒng)調(diào)試和內(nèi)部狀態(tài)上報等輔助功倉泛。
[0029]如圖4所示，所述第一、二 QDRII SRAM存儲器通過FPGA控制器I內(nèi)部的第二數(shù)據(jù)通訊通道與DDR3存儲器通訊，所述第二數(shù)據(jù)通訊通道包括分別與第一、二 QDRII SRAM存儲器相連的第一、二 QDRII接口，第一、二 QDRII接口的輸入輸出端均與數(shù)據(jù)切換單元的輸入輸出端相連，數(shù)據(jù)切換單元通過DDR3收緩存與DDR3接口的輸入端相連，DDR3接口與DDR3存儲器相連，DDR3接口的輸出端通過DDR3發(fā)緩存與數(shù)據(jù)切換單元的輸入端相連。本發(fā)明采用共享式內(nèi)存，通過FPGA控制器I外掛IGByte的DDR3存儲器實現(xiàn)，BfflOO芯片與共享內(nèi)存的通訊是通過乒乓QDRII作為中間緩沖實現(xiàn)的，在某一時刻，一片QDRII將下一幀處理數(shù)據(jù)通過LINK 口發(fā)送給BW100芯片，并接收BW100芯片處理數(shù)據(jù)后，而另一片QDRII則將上次BW100處理的數(shù)據(jù)存入DDR3，并預取下一組數(shù)據(jù)。本發(fā)明的對外接口采用多路高速光纖信號實現(xiàn)回波輸入、記錄以及圖像記錄，圖像輸出采用LVDS信號，系統(tǒng)控制采用同步串口實現(xiàn)。
[0030]綜上所述，本發(fā)明采用國產(chǎn)化高性能BW100作為核心元器件，滿足國產(chǎn)化的要求；采用FPGA控制器I外掛DDR3存儲器作為共享內(nèi)存，在解決多片BW100協(xié)同處理同一塊SAR數(shù)據(jù)的同時，避免研制周期過長導致DDR2存儲器停產(chǎn)；采用第一、二 QDRII SRAM乒乓完成SAR數(shù)據(jù)行、列讀寫緩沖，解決地址跳變訪問情況下，大量的翻頁操作引起的效率低下的問題。
【權(quán)利要求】
1.基于高性能BWlOO芯片的SAR并行處理方法，其特征在于:由FPGA控制器將回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片處理，主BW100芯片、從BW100芯片將處理結(jié)果通過乒乓QDRII存儲器轉(zhuǎn)存至FPGA控制器外掛的DDR3存儲器，完成回波進數(shù)和距離向處理；接著，乒乓QDRII存儲器從DDR3存儲器內(nèi)取方位向數(shù)據(jù)并通過FPGA控制器乒乓發(fā)送至主BW100芯片、從BW100芯片處理，并乒乓接收主BW100芯片、從BW100芯片的處理結(jié)果，完成成像方位向處理；在完成多次距離向和方位向的處理后，最后完成整個成像處理。
2.根據(jù)權(quán)利要求1所述的基于高性能BW100芯片的SAR并行處理方法，其特征在于:對回波進數(shù)和距離向處理包括下列順序的步驟: (1)成像開始，F(xiàn)PGA控制器接收第一子塊回波數(shù)據(jù)，并將第一子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，所述乒乓QDRII是指第一 QDRII SRAM存儲器、第二 QDRIISRAM存儲器，主BW100芯片、從BW100芯片對第一子塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第一 QDRII SRAM存儲器； (2)FPGA控制器接收第二子塊回波數(shù)據(jù)，并將第二子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，主BW100芯片、從BW100芯片對第二子塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第二 QDRII SRAM存儲器，同時，第一 QDRII SRAM存儲器將其內(nèi)存儲的數(shù)據(jù)發(fā)送至DDR3存儲器； (3)FPGA控制器接收第三子塊回波數(shù)據(jù)，并將第三子塊回波數(shù)據(jù)乒乓發(fā)送至主BW100芯片、從BW100芯片，主BW100芯片、從BW100芯片對第三子塊回波數(shù)據(jù)進行距離向處理，將處理結(jié)果發(fā)送至第一 QDRII SRAM存儲器，同時，第二 QDRII SRAM存儲器將其內(nèi)存儲的數(shù)據(jù)發(fā)送至DDR3存儲器； (4)以此類推，完成回 波進數(shù)和數(shù)據(jù)向處理。
3.根據(jù)權(quán)利要求1所述的基于高性能BW100芯片的SAR并行處理方法，其特征在于:對成像方位向的處理包括下列順序的步驟: (I)首先，F(xiàn)PGA控制器從DDR3存儲器取第一個方位向子塊處理數(shù)據(jù)到第一 QDRII SRAM存儲器中； (2 )第一 QDRII SRAM存儲器通過FPGA控制器將數(shù)據(jù)乒乓發(fā)送給主BW100芯片、從BW100芯片進行方位向處理，并乒乓接收主BW100芯片、從BW100芯片的方位向處理結(jié)果，同時，第二 QDRII SRAM存儲器預取第二個方位向子塊處理數(shù)據(jù)； (3)第一QDRII SRAM存儲器將處理結(jié)果存儲到DDR3存儲器，并預取第三個方位向子塊處理數(shù)據(jù)，第二 QDRII SRAM存儲器通過FPGA控制器將數(shù)據(jù)乒乓發(fā)送給主BW100芯片、從BfflOO芯片進行方位向處理，并乒乓接收主BW100芯片、從BW100芯片方位向處理結(jié)果； (4)以此類推，完成成像方位向處理。
4.根據(jù)權(quán)利要求2所述的基于高性能BW100芯片的SAR并行處理方法，其特征在于:所述FPGA控制器內(nèi)部的QDRII發(fā)緩存接收回波數(shù)據(jù)，QDRII發(fā)緩存采用乒乓發(fā)送的方式，依次通過LINKl收FIFO、第一 LINK接口將回波數(shù)據(jù)發(fā)送至主BW100芯片，依次通過LINK2收FIFO、第二 LINK接口將回波數(shù)據(jù)發(fā)送至從BW100芯片。
5.根據(jù)權(quán)利要求2所述的基于高性能BW100芯片的SAR并行處理方法，其特征在于:所述主BW100芯片將經(jīng)過處理的回波數(shù)據(jù)依次通過第一 LINK接口、LINKl發(fā)FIFO發(fā)送至QDRII收緩存，所述從BW100芯片將經(jīng)過處理的回波數(shù)據(jù)依次通過第二 LINK接口、LINK2發(fā)FIFO發(fā)送至QDRII收緩存。
6.根據(jù)權(quán)利要求5所述的基于高性能BWlOO芯片的SAR并行處理方法，其特征在于:所述QDRII收緩存將接收到的數(shù)據(jù)，通過發(fā)送至數(shù)據(jù)切換單元，由數(shù)據(jù)切換單元對第一、二QDRII接口進行乒乓切換，使第一、二 QDRII SRAM存儲器中的一個接收本次經(jīng)回波處理的數(shù)據(jù)，另一個則將其內(nèi)存儲的上次經(jīng)處理的回波數(shù)據(jù)存入DDR3存儲器。
7.根據(jù)權(quán)利要求6所述的基于高性能BW100芯片的SAR并行處理方法，其特征在于:在對DDR3存儲器進行存儲時，所述數(shù)據(jù)切換單元對第一、二 QDRII接口進行乒乓切換，切換到二者之一與DDR3收緩存連接，經(jīng)DDR3接口將數(shù)據(jù)存儲到DDR3存儲器中；將SAR數(shù)據(jù)矩陣劃分成多個子陣，子陣按32X32大小，每個子陣在DDR3存儲器中連續(xù)存放。
8.實現(xiàn)權(quán)利要求1至7中任一項所述基于高性能BW100芯片的SAR并行處理方法的裝置，其特征在于:包括一個主BW100芯片和一個從BW100芯片，二者之間通過一個LINK 口相連，二者分別通過2路LINK 口與FPGA控制器的輸入輸出端相連，F(xiàn)PGA控制器外掛DDR3存儲器作為共享內(nèi)存，F(xiàn)PGA控制器的輸入輸出端還分別與第一、二 QDRII SRAM存儲器的輸入輸出端相連。
9.根據(jù)權(quán)利要求8所述的裝置，其特征在于:所述主、從BW100芯片通過FPGA內(nèi)部的第一數(shù)據(jù)通訊通道與第一、二 QDRII SRAM存儲器通訊，所述第一數(shù)據(jù)通訊通道包括第一、二LINK接口，主BW100芯片通過第一 LINK接口分別與LINKl收FIF0、LINK1發(fā)FIFO通訊，從BfflOO芯片通過第二 LINK接口分別與LINK2收FIF0、LINK2發(fā)FIFO通訊，用于接收回波數(shù)據(jù)輸入的QDRII發(fā)緩存 的輸出端分別與LINKl收FIF0、LINK2收FIFO的輸入端相連，LINKl發(fā)FIFO、LINK2發(fā)FIFO的輸出端均與QDRII收緩存的輸入端相連，QDRII收緩存的輸出端與數(shù)據(jù)切換單元的輸入端相連，數(shù)據(jù)切換單元的輸出端與QDRII發(fā)緩存的輸入端相連，數(shù)據(jù)切換單元的輸入輸出端分別與第一、二 QDRII接口相連，第一、二 QDRII接口分別與第一、二 QDRII SRAM存儲器相連。
10.根據(jù)權(quán)利要求8所述的裝置，其特征在于:所述第一、二QDRII SRAM存儲器通過FPGA控制器內(nèi)部的第二數(shù)據(jù)通訊通道與DDR3存儲器通訊，所述第二數(shù)據(jù)通訊通道包括分別與第一、二 QDRII SRAM存儲器相連的第一、二 QDRII接口，第一、二 QDRII接口的輸入輸出端均與數(shù)據(jù)切換單元的輸入輸出端相連，數(shù)據(jù)切換單元通過DDR3收緩存與DDR3接口的輸入端相連，DDR3接口與DDR3存儲器相連，DDR3接口的輸出端通過DDR3發(fā)緩存與數(shù)據(jù)切換單元的輸入端相連。
【文檔編號】G06F15/167GK104035913SQ201410248560
【公開日】2014年9月10日 申請日期:2014年6月6日 優(yōu)先權(quán)日:2014年6月6日
【發(fā)明者】孫曉暉, 孫家敬, 史鴻生, 姚虹, 齊子國, 丁泉 申請人:中國電子科技集團公司第三十八研究所