專利名稱：一種 TigerSHARC DSP LINK 口轉串行 RapidIO總線的實現方法
技術領域：
本發(fā)明涉及數字信號處理領域，具體地說是一種TigerSHARC DSP LINK 口轉串行 RapidIO總線的方法。
背景技術：
雷達，聲納等設備需要對數字信號處理進行復雜的運算，往往需要多個信號處理 器協(xié)作進行并行計算。在基于TigerSHARC DSP的信號處理系統(tǒng)中，TigerSHARC芯片提供 高速點對點的LINK 口進行片間通信，TigerSHARC芯片只能提供四個Link 口，一個LINK 口 只能進行兩顆芯片之間的點對點通信。傳統(tǒng)LINK 口系統(tǒng)互聯方式由于LINK 口有限和不支持多點數據傳輸，逐漸成為系 統(tǒng)設計的瓶頸。RapidIO以其高帶寬，低延時等特點為多處理器的系統(tǒng)互聯提供了良好的解 決方案，能滿足新一代數字信號處理機對高速，高帶寬，低延時，低功耗的苛刻需求。目前基 于TigerSHARC數字信號處理系統(tǒng)中廣泛采用的LINK 口互聯結構，如何將其應用在交換式 總線的高速互聯系統(tǒng)中，具有重大的現實意義。

發(fā)明內容
本發(fā)明的目的是提供一種TigerSHARC LINK 口到串行RapidIO總線的轉換方法， 把基于TigerSHARC LINK 口互聯的信號處理系統(tǒng)擴展到高速串行RapidIO交換架構中，可 應用于基于TigerSHARC系列處理器的新一代數字信號處理平臺，具有較強的通用性。本方案硬件平臺基于FPGA來實現TigerSHARC處理器的Link 口和串行RapidIO 總線之間的協(xié)議轉換，其主要功能模塊包括LINK 口收發(fā)控制模塊、數據緩存、TigerSHARC 系列數字信號處理器TS101/201、Xilinx公司支持串行RapidIO總線的IP CORE。其中，TigerSHARC系列數字信號處理器TS101/201的LINK接口分別與LINK 口收 發(fā)控制模塊和數據緩存相連，支持串行RapidIO總線的IP CORE的邏輯層接口分別與數據 緩存和收發(fā)控制狀態(tài)機相連。用戶通過對TigerSHARC系列數字信號處理器LINK 口的讀寫 來實現對串行RapidIO數據解析，其中基本操作包括讀操作、寫操作和錯誤處理。其主要功能模塊構成如圖1所示。其工作原理主要分為三部分，第一部分為TigerSHARC處理器的Link 口與FPGA 的數據交換；第二部分為FPGA內數據接收來源判斷和發(fā)送目的配置。第三部分為串行 RapidIO與FPGA的數據交換。首先，實現TigerSHARC處理器的Link 口與FPGA的數據交換的功能單元，在FPGA 中為每個LINK 口分別配置接收BUFFER和發(fā)送BUFFER。每個LINK 口在初始時均被配置為 接收模式，當任一 LINK 口接收BUFFER出現數據時，即啟動接收控制，將接收BUFFER中的數 據通過該LINK通道傳送給TigerSHARC處理器；當TigerSHARC處理器啟動LINK 口發(fā)送時， 數據全部裝入該LINK 口的發(fā)送BUFFER。
然后，實現FPGA內數據接收來源判斷和發(fā)送目的配置的功能模塊，為了實現點對 點的通信功能，就必須支持多個LINK 口中任何一個可以與任意串行RapidIO的數據交換。 在LINK 口發(fā)送串行RapidIO接收的方式下，當某個LINK 口的發(fā)送BUFFER中出現數據時， 啟動對該批數據的解析，取出其中的關鍵信息如數據包大小、路由方式、目的串行RapidIO 等，然后啟動目的串行RapidIO的發(fā)送狀態(tài)機，將數據傳送給串行RapidIO的IP核。在串行 RapidIO發(fā)送LINK 口接收的方式下，串行RapidIO的IP核接收到數據，啟動串行RapidIO 的接收狀態(tài)機，由RapidIO接收狀態(tài)機對數據包進行解析，取出其中的關鍵信息如數據包 大小、目的LINK 口等，然后由RapidIO控制狀態(tài)機將數據包中的數據寫入目的LINK 口的接 收 BUFFER 中。最后，實現TigerSHARC處理器的LINK 口與FPGA的數據交換的功能模塊，主要功 能由FPGA的串行RapidIO的IP核實現。本發(fā)明一種TigerSHARC DSP LINK 口轉串行RapidIO總線的實現方法，其優(yōu)點是1)解決了 TigerSHARC LINK 口不支持多點通信這一瓶頸，增加了系統(tǒng)的靈活性；2)可以把現有的大量基于TigerSHARC系列的信號處理設備應用到新型高性能的 系統(tǒng)結構，能節(jié)約大量資源，有利于降低系統(tǒng)的研制成本。


圖1是本發(fā)明轉換接口主要功能模塊示意圖。圖2是本發(fā)明發(fā)起配置訪問數據包格式表。圖3是本發(fā)明配置訪問返回數據表。圖4是本發(fā)明數據寫訪問數據包包頭格式表。圖5是本發(fā)明數據包字段定義表。
具體實施例方式本發(fā)明主要分為三部分，第一部分為TigerSHARC處理器的Link 口與FPGA的數據 交換；第二部分為FPGA內數據接收來源判斷和發(fā)送目的配置。第三部分為串行RapidIO與 FPGA的數據交換。以下對這三部分的具體實施方式
結合圖表進行詳細說明。TigerSHARC處理器的Link 口與FPGA的數據交換功能單元實現了 TigerSHARC處 理器的Link 口與FPGA在物理層的數據交換。其主要模塊包括接口電平轉換模塊、接收 BUFFER、發(fā)送BUFFER和收發(fā)控制模塊等。TigerSHARC處理器的Link 口與FPGA的數據交換功能單元為每個LINK 口分別配 置接收BUFFER和發(fā)送BUFFER。BUFFER的容量為1024，寬度8位，每個LINK 口在初始時均 被配置為接收模式，當任一 LINK 口的接收BUFFER出現數據并達到觸發(fā)數量時，收發(fā)控制模 塊立刻啟動接收控制，將接收BUFFER中的數據通過該LINK 口通道傳送給TigerSHARC處 理器；當TigerSHARC處理器啟動LINK 口發(fā)送時，收發(fā)控制模塊立刻啟動發(fā)送控制，首先檢 測BUFFER的數據是否都已完全發(fā)送完成，若完成，則將發(fā)送數據全部裝入該LINK 口的發(fā)送 BUFFER并進行發(fā)送。數據接收判斷和發(fā)送配置模塊主要完成FPGA內數據接收來源判斷和發(fā)送目的的 配置。數據接收判斷和發(fā)送配置模塊主要包括發(fā)送狀態(tài)機、接收狀態(tài)機和收發(fā)控制單元。
本發(fā)明的主要特點是實現了 LINK 口多點通信功能，因此其支持多個LINK 口中 任何一個與任意串行RapidIO的數據交換。因為訪問RapidIO的軟件接口和TigerSHARC 的LINK 口數據收發(fā)接口完全兼容，所以要實現LINK 口多點通信功能的主要增加部分是 RapidIO協(xié)議層的配置讀寫和數據傳輸接口。由于LINK 口協(xié)議傳輸的數據要求4字對齊方 式，訪問RapidIO接口時數據長度需要是其倍數。在每次上電后，在開始LINK 口與RapidIO串行數據通信前，首先需要進行信息配 置。其過程如下LINK 口首先需要發(fā)送發(fā)起配置訪問數據包到發(fā)送BUFFER，配置訪問數據 包具體信息描述如圖2所示，其長度固定為8-word。收發(fā)控制單元收到配置訪問數據包后 啟動對該批數據的解析，根據其配置信息將發(fā)送轉態(tài)機設置成相應的工作方式，然后發(fā)送 配置訪問返回數據到LINK 口，(配置訪問返回數據的格式如圖3所示，其配置訪問返回數 據包長度固定為4-word。WordO僅當發(fā)起配置讀，且Addr (2:0) = 0時有效；Wordl僅當發(fā) 起配置讀，且Addr (2:0) =1時有效。)LINK 口收到發(fā)送配置訪問返回數據后，信息配置流 程完成，開始進行正常數據通信。上述信息配置過程在每次上電至少需要進行一次，在工作 過程中，如需要更改配置信息，也可重復上述過程進行配置信息動態(tài)設置。在LINK 口發(fā)送串行RapidIO接收的方式下，其發(fā)送數據包格式如圖4所示。收發(fā) 控制單元收到數據包后，取出其中的關鍵信息如數據包大小、路由方式、目的串行RapidIO 等(數據各個信息位的具體描述見圖5)，然后啟動目的串行RapidIO的發(fā)送狀態(tài)機，將數據 傳送給串行RapidIO的IP核。在串行RapidIO發(fā)送LINK 口接收的方式下，其過程與LINK 口發(fā)送串行RapidIO 接收的方式原理相同，但數據流方向正好相反，首先串行RapidIO的IP核接收到來自外部 串行RapidIO的數據，然后啟動串行RapidIO的接收狀態(tài)機，由RapidIO接收狀態(tài)機對數據 包進行解析，取出其中的關鍵信息如數據包大小、目的LINK 口等，然后由RapidIO控制狀態(tài) 機將數據包中的數據寫入目的LINK 口的接收BUFFER中。串行RapidIO與FPGA的數據交換模塊實現串行RapidIO接口與FPGA的數據交換， 主要功能由FPGA的串行RapidIO的IP核直接實現。
權利要求
1.一種TigerSHARC DSP LINK 口轉串行RapidIO總線的實現方法，其特征在于LINK 口收發(fā)控制模塊、數據緩存、TigerSHARC系列數字信號處理器TS101/201、XilinX公司支持 串行RapidIO總線的IP CORE。
2.根據權利要求1所述的TigerSHARCDSP LINK 口轉串行RapidIO總線的實現方法， 其特征在于=TigerSHARC系列數字信號處理器TS101/201的LINK接口分別與LINK 口收發(fā) 控制模塊和數據緩存相連，支持串行RapidIO總線的IP CORE的邏輯層接口分別與數據緩 存和收發(fā)控制狀態(tài)機相連；用戶通過對TigerSHARC系列數字信號處理器LINK 口的讀寫來 實現對串行RapidIO數據解析，其中基本操作包括讀操作、寫操作和錯誤處理。
全文摘要
本發(fā)明為TigerSHARC數字信號處理器的LINK口到串行RapidIO總線的轉換方法，TigerSHARC系列數字信號處理器的LINK接口分別與LINK口收發(fā)控制模塊和數據緩存相連，支持串行RapidIO總線的IP CORE的邏輯層接口分別與數據緩存和收發(fā)控制狀態(tài)機相連。它具有各單元間通訊速度快、高穩(wěn)定性與高可靠性的特點。
文檔編號G06F13/40GK102004713SQ20101054986
公開日2011年4月6日 申請日期2010年11月19日 優(yōu)先權日2010年11月19日
發(fā)明者任全利, 何沖, 危峰, 李錫武, 袁浩 申請人:中國船舶重工集團公司第七○九研究所