專(zhuān)利名稱(chēng)：一種格雷碼解碼的并行設(shè)計(jì)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種解碼電路，尤其涉及一種格雷碼解碼的并行設(shè)計(jì)電路。
背景技術(shù)：
數(shù)字系統(tǒng)中只能識(shí)別O和1，各種數(shù)據(jù)要轉(zhuǎn)換為二進(jìn)制代碼計(jì)算機(jī)才能進(jìn)行處理。格雷碼(Gray碼)又叫循環(huán)二進(jìn)制碼或反射二進(jìn)制碼，它是一種無(wú)權(quán)碼，采用絕對(duì)編碼方式。典型格雷碼是一種具有反射特性和循環(huán)特性的單步自補(bǔ)碼，它的循環(huán)、單步特性消除了隨機(jī)取數(shù)時(shí)出現(xiàn)重大誤差的可能，它的反射、自補(bǔ)特性使得求反非常方便。格雷碼屬于可靠性編碼，是一種錯(cuò)誤最小化的編碼方式。自然二進(jìn)制碼可以直接由數(shù)/模轉(zhuǎn)換器轉(zhuǎn)換成模擬信號(hào)。但在某些情況下，例如從十進(jìn)制的3轉(zhuǎn)換成4時(shí)二進(jìn)制碼的每一位都要變，使數(shù)字電路產(chǎn)生很大的尖峰電流脈沖。格雷碼則沒(méi)有這一缺點(diǎn)，它是一種數(shù)字排序系統(tǒng)，其中的所有相鄰整數(shù)在它們的數(shù)字表示 中只有一個(gè)數(shù)字不同。因此它在任意兩個(gè)相鄰的數(shù)之間轉(zhuǎn)換時(shí)，只有一個(gè)數(shù)位發(fā)生變化，大大地減少了由一個(gè)狀態(tài)到下一個(gè)狀態(tài)時(shí)邏輯的混淆。另外由于最大數(shù)與最小數(shù)之間也僅一個(gè)數(shù)不同，因此通常又叫作格雷反射碼或循環(huán)碼?；谶@些該特性，格雷碼目前大量應(yīng)用于數(shù)模轉(zhuǎn)換以及異步FIFO等電路中。傳統(tǒng)的格雷碼解碼采用查表的方式來(lái)實(shí)現(xiàn)，但隨著格雷碼位寬的增加，其所帶來(lái)的資源開(kāi)銷(xiāo)越來(lái)越大，嚴(yán)重影響到芯片設(shè)計(jì)的面積及功耗。為能有效降低芯片面積和功耗，本發(fā)明旨在提供一種并行設(shè)計(jì)方法，降低芯片面積和功耗同時(shí)能滿(mǎn)足電路需求。

發(fā)明內(nèi)容
本發(fā)明目的提供一種格雷碼解碼的并行設(shè)計(jì)電路，采用多個(gè)異或運(yùn)算單元搭建組合電路來(lái)實(shí)現(xiàn)。通過(guò)本發(fā)明提供的電路解決方案，能夠有效降低格雷碼解碼的并行電路設(shè)計(jì)芯片的面積，同時(shí)有效降低芯片功耗，滿(mǎn)足應(yīng)用需求。一種格雷碼解碼的并行設(shè)計(jì)電路，由多個(gè)異或運(yùn)算單元構(gòu)成。異或運(yùn)算單元用于進(jìn)行異或運(yùn)算。本發(fā)明提供的設(shè)計(jì)電路采用八個(gè)異或運(yùn)算單元，輸入數(shù)據(jù)位寬為8比特。八個(gè)異或運(yùn)算模單元采樣外部輸入的八位數(shù)據(jù)，同時(shí)進(jìn)行異或運(yùn)算并產(chǎn)生運(yùn)算結(jié)果。整個(gè)設(shè)計(jì)電路由組合電路構(gòu)成,并行傳輸?shù)臄?shù)據(jù)能夠同時(shí)完成運(yùn)算并輸出結(jié)果。


圖I本發(fā)明提供的格雷碼解碼的并行設(shè)計(jì)電路結(jié)構(gòu)圖。
具體實(shí)施例方式以下結(jié)合附圖對(duì)本發(fā)明提供的格雷碼解碼的并行設(shè)計(jì)電路進(jìn)行詳細(xì)的描述。圖I給出了格雷碼解碼的并行設(shè)計(jì)電路的基本結(jié)構(gòu)圖。如圖I中所示，八個(gè)異或運(yùn)算單元XOR分別為異或X0R0、異或X0R1、異或X0R2、異或X0R3、異或X0R4、異或X0R5、異或X0R6以及異或X0R7。由八個(gè)異或XOR運(yùn)算單元采樣外部輸入的八位數(shù)據(jù)，同時(shí)進(jìn)行異或
運(yùn)算并廣生運(yùn)算結(jié)果。把外部輸入的并行數(shù)據(jù)din[7:0]分別按位輸入到不同的異或XOR單元。其中，din [O]表示din [7:0]中的第I位數(shù)據(jù)，din [I]表示din [7:0]中的第2位數(shù)據(jù),din [2]表示din [7:0]中的第3位數(shù)據(jù)，din [3]表示din [7:0]中的第4位數(shù)據(jù)，din [4]表示din [7:0]中的第5位數(shù)據(jù)，din [5]表示din [7:0]中的第6位數(shù)據(jù)，din [6]表示din [7:0]中的第7位數(shù)據(jù)，din[7]表示din[7:0]中的第8位數(shù)據(jù)。通過(guò)與后一位運(yùn)算所產(chǎn)生的結(jié)果進(jìn)行異或運(yùn)算，產(chǎn)生出當(dāng)前這一位的輸出結(jié)果，并通過(guò)dout[7:0]輸出。其中，dout
表示dout[7:0] 中的第I位數(shù)據(jù)，dout[l]表示dout[7:0]中的第2位數(shù)據(jù)，dout [2]表示dout[7:0]中的第3位數(shù)據(jù)，dout [3]表示dout [7:0]中的第4位數(shù)據(jù)，dout [4]表示dout [7:0]中的第5位數(shù)據(jù)，dout [5]表示dout [7:0]中的第6位數(shù)據(jù)，dout [6]表示dout [7:0]中的第7位數(shù)據(jù)，dout [7]表示dout [7:0]中的第8位數(shù)據(jù)。
權(quán)利要求
1.一種格雷碼解碼的并行設(shè)計(jì)電路，其特征在于所述并行設(shè)計(jì)電路由異或運(yùn)算單元搭建的組合電路構(gòu)成。
2.根據(jù)權(quán)利要求I所述的一種格雷碼解碼的并行設(shè)計(jì)電路，其特征在于所述異或運(yùn)算單元為八個(gè)。
3.根據(jù)權(quán)利要求I所述的一種格雷碼解碼的并行設(shè)計(jì)電路，其特征在于所述電路輸入數(shù)據(jù)和輸出數(shù)據(jù)的位寬均為八比特。
4.根據(jù)權(quán)利要求I所述的一種格雷碼解碼的并行設(shè)計(jì)電路，其特征在于所述八個(gè)異或運(yùn)算單元采樣外部輸入的八位數(shù)據(jù)，同時(shí)進(jìn)行異或運(yùn)算產(chǎn)生運(yùn)算結(jié)果。
全文摘要
本發(fā)明提供一種格雷碼解碼的并行設(shè)計(jì)電路，采用多個(gè)異或運(yùn)算單元搭建組合電路的設(shè)計(jì)模式，多個(gè)異或運(yùn)算單元同時(shí)進(jìn)行異或運(yùn)算并產(chǎn)生運(yùn)算結(jié)果。整個(gè)設(shè)計(jì)電路由組合電路構(gòu)成，并行傳輸?shù)臄?shù)據(jù)能夠同時(shí)完成運(yùn)算并輸出結(jié)果。通過(guò)本發(fā)明提供的電路解決方案，能夠有效降低格雷碼解碼的并行電路設(shè)計(jì)芯片的面積，同時(shí)有效降低芯片功耗，滿(mǎn)足應(yīng)用需求。
文檔編號(hào)H03M13/15GK102820891SQ20111015307
公開(kāi)日2012年12月12日 申請(qǐng)日期2011年6月8日 優(yōu)先權(quán)日2011年6月8日
發(fā)明者左耀華 申請(qǐng)人:上海華虹集成電路有限責(zé)任公司