專利名稱：一種基于fpga的高速數(shù)字信號采集與分析方法
技術(shù)領(lǐng)域：
本發(fā)明屬于一種信號采集與分析方法，特別是一種基于FPGA的高速數(shù)字信號采集與分析方法。
背景技術(shù)：
數(shù)字信號采集技術(shù)是以一定的時鐘頻率采集數(shù)字電平信號的技術(shù)，廣泛應(yīng)用于國防、航天、遙感、通信等諸多領(lǐng)域。高性能的信號采集系統(tǒng)，例如有邏輯分析儀等，具有造價昂貴、靈活性差的特性，使其應(yīng)用范圍受到限制?，F(xiàn)有技術(shù)中，常用的高速數(shù)字信號采集方法是采用高速數(shù)字信號采集回放卡，其數(shù)字信號采集需要使用大量ADC芯片，成本較高，實現(xiàn)復雜。

發(fā)明內(nèi)容
本發(fā)明的目的是為了克服現(xiàn)有方法的不足之處，提出一種在低速時鐘下對高速數(shù)字信號進行采集與分析的方法，通過FPGA設(shè)計電路使高速數(shù)字信號在時鐘周期內(nèi)進行多次延時后存儲并輸出，使得低速時鐘實現(xiàn)高采樣率成為可能。為達到上述目的，本發(fā)明的實現(xiàn)方案是一種基于FPGA的高速數(shù)字信號采集與分析方法，其實現(xiàn)電路由多級延時抽頭器、多級接收存儲器及信號分析電路三部分組成，所述方法包括以下步驟
步驟一，高速數(shù)字信號進入多級延時抽頭器輸出多級延時的信號；
步驟二，各級延時信號分別對應(yīng)輸入多級接收存儲器的D觸發(fā)器，在下一個時鐘到來時將當前輸入D觸發(fā)器的信號進行存儲并輸出，由此實現(xiàn)一個時鐘的信號采集；
步驟三，將采集到的數(shù)字信號傳入分析電路進行分析，并繼續(xù)下個時鐘周期的數(shù)字信號的采集。所述的多級延時抽頭器由多個串聯(lián)的延時單元組成，每個延時單元的輸出端分出一路作為多級延時抽頭器的輸出端。所述的多級接收存儲器由多個D觸發(fā)器組成，每個D觸發(fā)器的輸入端都與一個延時單元的輸出端相連，數(shù)量與延時單元相同。所述的延時單元可由FPGA內(nèi)部的查找表實現(xiàn)，經(jīng)過查找表后實現(xiàn)延時。所述的D觸發(fā)器為FPGA內(nèi)部的基本單元，并由同一時鐘及同一復位進行控制。所述的信號分析電路的輸入端與多級接收存儲器的輸出端相連，用以處理采集到的數(shù)字信號。本發(fā)明具有的有益效果是和通常所采用的信號采集與分析方法不同，本發(fā)明提供的方法無需使用大量ADC，僅使用FPGA即可實現(xiàn)對高速信號的采樣，與其它信號高速信號采樣方法相比，成本大大降低，且具有采樣精度高，設(shè)計易實現(xiàn)及靈活度高等優(yōu)點。下面結(jié)合附圖和具體實施方式
對本發(fā)明做進一步的詳細說明。


圖I為本發(fā)明本高速數(shù)字信號采集與分析方法的實現(xiàn)結(jié)構(gòu)示意圖。圖2為本發(fā)明本高速數(shù)字信號采集與分析方法的實現(xiàn)具體結(jié)構(gòu)圖。圖3為本發(fā)明基本延時單元示意圖。圖4為本發(fā)明D觸發(fā)器示意圖。圖5為本發(fā)明時鐘周期內(nèi)信號的延時采樣示意圖。
具體實施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明確，以下參照附圖對本發(fā)明進 一步詳細說明。本發(fā)明提供了一種基于FPGA的高速數(shù)字信號采集與分析方法，其實現(xiàn)結(jié)構(gòu)由多級延時抽頭器、多級接收存儲器和信號分析電路組成，多級延時抽頭器的輸出端與多級接收存儲器的輸入端相連，信號分析電路的輸入端與多級接收存儲器的輸出端相連，用以處理采集到的數(shù)字信號。具體結(jié)構(gòu)由圖I所示。其中多級延時抽頭器由n個(n小于采樣周期T除以延時時間A t)延時單元串聯(lián)而成，用于使信號在一個時鐘周期內(nèi)產(chǎn)生多級延時；多級接收存儲器由多個D觸發(fā)器組成，用于接收并輸出各級延時后所產(chǎn)生的信號，數(shù)量與延時單元相同，每個延時單元的輸出端分出一路與D觸發(fā)器的輸入端相連，如圖2所示。下面對各部分結(jié)構(gòu)進行詳細介紹
延時單元，如圖3所示，由FPGA內(nèi)部的查找表實現(xiàn)，對A0、A1、A2端輸入為0，信號從A3端輸入，經(jīng)過查找表后延時，從0端輸出。信號經(jīng)過查找表后延時最小延時時間，以實現(xiàn)一級延時效果，多個延時單元串聯(lián)便可實現(xiàn)多級延時。不同型號的FPGA芯片，最小延時時間略有差異。D觸發(fā)器，如圖4所示，為FPGA內(nèi)部基本單元，其中輸入端D與延時單元的輸出端相連，時鐘端CLK接同一時鐘信號，復位鍵統(tǒng)一連接。當一個時鐘上升沿到來時，D觸發(fā)器便將當前輸入的信號進行存儲并輸出，以實現(xiàn)對信號的采集。通過布局布線約束技術(shù)，把所使用的查找表和D觸發(fā)器排列在FPGA內(nèi)部相鄰的位置，以實現(xiàn)延時可控。信號延時采樣原理，如圖5所示。信號通過一個延時單元產(chǎn)生延時為A t，時鐘周期為T, n為延時單元個數(shù)，則信號最長延時時間A t*n應(yīng)小于時鐘周期T，即n應(yīng)取小于T A t的正整數(shù)。經(jīng)實驗，當系統(tǒng)采樣頻率為100MHz，延時單元延時為0. Ins時，則時鐘周期T為10ns，延時單元n應(yīng)小于10/0. 1=100。選取n為99，可在一個時鐘周期內(nèi)采集99個信號，采樣頻率等效于原來的99倍接近IOGHz，可精確采樣高速信號。
權(quán)利要求
1.一種基于FPGA的高速數(shù)字信號采集與分析方法，其特征在于其實現(xiàn)電路由多級延時抽頭器、多級接收存儲器及信號分析電路三部分組成，所述方法包括以下步驟 步驟一，高速數(shù)字信號進入多級延時抽頭器輸出多級延時的信號； 步驟二，各級延時信號分別對應(yīng)輸入多級接收存儲器的D觸發(fā)器，在下一個時鐘到來時將當前輸入D觸發(fā)器的信號進行存儲并輸出，由此實現(xiàn)一個時鐘的信號采集； 步驟三，將采集到的數(shù)字信號傳入信號分析電路進行分析，并繼續(xù)下個時鐘周期的數(shù)字信號的采集。
2.根據(jù)權(quán)利要求I所述的基于FPGA的高速數(shù)字信號采集與分析方法，其特征在于步驟一中所述的多級延時抽頭器由多個串聯(lián)的延時單元組成，每個延時單元的輸出端分出一路作為多級延時抽頭器的輸出。
3.根據(jù)權(quán)利要求2所述的基于FPGA的高速數(shù)字信號采集與分析方法，其特征在于所述的延時單元可由FPGA內(nèi)部的查找表實現(xiàn)，經(jīng)過查找表后實現(xiàn)延時。
4.根據(jù)權(quán)利要求I所述的基于FPGA的高速數(shù)字信號采集與分析方法，其特征在于步驟二中所述的多級接收存儲器由多個D觸發(fā)器組成，每個D觸發(fā)器的輸入端都與一個延時單元的輸出端相連，數(shù)量與延時單元相同。
5.根據(jù)權(quán)利要求4所述的基于FPGA的高速數(shù)字信號采集與分析方法，其特征在于所述的D觸發(fā)器為FPGA內(nèi)部的基本單元，并由同一時鐘及同一復位進行控制。
6.根據(jù)權(quán)利要求I所述的基于FPGA的高速數(shù)字信號采集與分析方法，其特征在于步驟三中所述的信號分析電路的輸入端與多級接收存儲器的輸出端相連，用以處理采集到的數(shù)字信號。
全文摘要
本發(fā)明公開了一種基于FPGA的高速數(shù)字信號采集與分析方法。在低速時鐘下，使高速信號在一個采樣周期內(nèi)依次通過n個級聯(lián)的延時單元(n小于采樣周期T除以延時時間t)，并用D觸發(fā)器存儲通過每個延時單元后的信號，以采集與分析高速信號。該設(shè)計方法，本發(fā)明用通過FPGA編程，使低速數(shù)字電路實現(xiàn)了高速數(shù)字信號的采集與分析，降低了成本，簡化了電路設(shè)計，具有很高的性價比。
文檔編號G06F17/40GK102968513SQ201210494630
公開日2013年3月13日 申請日期2012年11月28日 優(yōu)先權(quán)日2012年11月28日
發(fā)明者李洪濤, 朱曉華, 洪宏, 馬義耕 申請人:南京理工大學