一種基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)的制作方法
【專利說明】一種基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)
[0001]
技術(shù)領(lǐng)域
[0002]本發(fā)明屬于一種高速數(shù)字信號采集系統(tǒng)，具體是一種以低頻率時鐘對高頻率數(shù)字信號時行采集的系統(tǒng)。
【背景技術(shù)】
[0003]數(shù)字信號采集系統(tǒng)是電子信息及通信方面應(yīng)用中的重要組成部分，廣泛應(yīng)用于國防、航天、遙感等諸多領(lǐng)域。現(xiàn)有技術(shù)中，若自主構(gòu)建高速采集電路，則存在設(shè)計不夠靈活，成本$父尚，實現(xiàn)復(fù)雜等缺點。
[0004]發(fā)明專利高速采樣架構(gòu)(專利號:200680007612.7)，該專利采用電容電阻等模擬器件進行時鐘調(diào)相，且不可編程，相位調(diào)整的精度及靈活性比較欠缺。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是為克服現(xiàn)有方法的不足之處，提出一種在低速時鐘下對高速數(shù)字信號進行采集的方法，通過對低頻時鐘進行多次調(diào)相后，對高速數(shù)字信號進行采集。將低速時鐘實現(xiàn)對高速數(shù)字信號的采集變?yōu)榭赡堋?br>[0006]為實現(xiàn)低速時鐘采集高速數(shù)字信號，本發(fā)明的技術(shù)方案是:一種基于時鐘調(diào)相的高速數(shù)字采集系統(tǒng)，實現(xiàn)由低頻率匕的時鐘對高速率F:的數(shù)字信號進行采集。
[0007]所述的采集系統(tǒng)由同步復(fù)位模塊、Μ級時鐘調(diào)相模塊及Μ級采樣模塊三部分組成。
[0008]所述的模塊一為同步復(fù)位模塊，其可對輸入時鐘和輸入信號進行同步，以確保數(shù)據(jù)不丟失、使Μ級采樣器中的寄存器采集到穩(wěn)定的數(shù)字信號。并可以對整個系統(tǒng)進行復(fù)位；
所述的模塊二為Μ級時鐘調(diào)相模塊，其輸入為低頻采樣時鐘，輸出多級調(diào)相時鐘。該模塊由多級時鐘相位調(diào)相模塊級聯(lián)而成；
所述的模塊三為采樣模塊，Μ級時鐘調(diào)相模塊輸出的Μ級調(diào)相時鐘分別對應(yīng)Μ級采樣器中寄存器的輸入時鐘，在各級時鐘的上升沿，對輸入信號進行采樣。Μ級調(diào)相時鐘驅(qū)動寄存器采集不同時刻的輸入信號。從而完成對輸入數(shù)字信號的高速采集。
[0009]所述的同步復(fù)位模塊可對輸入數(shù)據(jù)和輸入時鐘進行同步，以確保數(shù)據(jù)不丟失，并在采樣模塊進行采樣時，確保數(shù)據(jù)處于穩(wěn)定狀態(tài)，以提高數(shù)據(jù)采集的正確性和抗干擾能力。并可通過外部輸入對整個系統(tǒng)進行復(fù)位，提高系統(tǒng)的穩(wěn)定性。
[0010]所述的Μ級時鐘調(diào)相模塊由Μ個基本時鐘調(diào)相模塊級聯(lián)而成。每個基本時鐘調(diào)相模塊由鎖相環(huán)和若干個基本時鐘相位調(diào)相單元級聯(lián)而成。鎖相環(huán)對時鐘相位進行粗調(diào)，基本時鐘相位調(diào)相單元對時鐘相位進行細調(diào)。前一級基本時鐘相位調(diào)相單元的輸出為后一級基本時鐘相位調(diào)相單元的輸入，最后一級的基本時鐘相位調(diào)相單元的輸出即為該時鐘調(diào)相模塊的輸出。
[0011]每個基本時鐘調(diào)相電路的鎖相環(huán)及基本時鐘相位延時單元的個數(shù)可以靈活設(shè)置。即鎖相環(huán)電路可以選擇為使用或不使用，基本時鐘相位延時單元的個數(shù)可以根據(jù)系統(tǒng)要求選擇1~N個，N由實際電路資源決定。
[0012]所述的采樣模塊由Μ級寄存器組成。每個寄存器的數(shù)據(jù)輸入端連接輸入數(shù)字信號。寄存器的輸入時鐘分別對應(yīng)調(diào)相模塊輸出的Μ級調(diào)相時鐘。
[0013]所述的采樣模塊，Μ個寄存器可以利用FPGA內(nèi)部基本單元實現(xiàn)，由調(diào)相后的時鐘及同步復(fù)位模塊進行控制。
[0014]所述的基本時鐘相位調(diào)相單元由FPGA內(nèi)部的查找表實現(xiàn)。利用查找表的固定時間延時對時鐘進行相位調(diào)整。
[0015]本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點為:與通常所采用的信號采集電路不同，本發(fā)明提供的電路僅使用FPGA即可實現(xiàn)以低速時鐘對高速數(shù)字信號進行采集。經(jīng)過調(diào)相的時鐘相當于將原時鐘信號的頻率提高了 Μ，因此可以采樣遠高于自身頻率的高速信號。本發(fā)明提出的高速采集系統(tǒng)與其它同類方式相比，成本大大降低，且具有設(shè)計易實現(xiàn)及靈活度高等優(yōu)點。
【附圖說明】
[0016]圖1為本發(fā)明系統(tǒng)結(jié)構(gòu)示意。
[0017]圖2為本發(fā)明尚速米樣結(jié)構(gòu)不意圖。
[0018]圖3為本發(fā)明時鐘調(diào)相延時模塊示意圖。
[0019]圖4為本發(fā)明查找表延時模塊示意圖。
[0020]圖5為本發(fā)明Μ級采樣器模塊示意圖。
[0021]圖6為本發(fā)明低速時鐘采集高速數(shù)字信號時序示意圖。
【具體實施方式】
[0022]下面結(jié)合附圖對本發(fā)明做進一步的詳細說明。
[0023]本發(fā)明基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)，其實現(xiàn)結(jié)構(gòu)由同步復(fù)位模塊、Μ級時鐘調(diào)相模塊及Μ級采樣器模塊三部分組成。其實現(xiàn)結(jié)構(gòu)如圖1所示。
[0024]其中高速數(shù)字信號采集系統(tǒng)的具體結(jié)構(gòu)，如圖2所示，Μ級時鐘調(diào)相模塊輸出的調(diào)相時鐘與Μ級采樣器的輸入端相連，Μ級采樣器可輸出并行信號，用于后續(xù)的數(shù)字信號處理。
[0025]下面對各模塊進行詳細介紹:
時鐘調(diào)相延時模塊如圖3所示，鎖相環(huán)可對輸入時鐘相位進行粗調(diào)。若干個基本時鐘調(diào)相延時單元級聯(lián)可實現(xiàn)對時鐘相位的精確調(diào)整。
[0026]每個基本時鐘調(diào)相電路的鎖相環(huán)及基本時鐘相位延時單元的個數(shù)可以靈活設(shè)置。即鎖相環(huán)電路可以選擇為使用或不使用，基本時鐘相位延時單元的個數(shù)可以根據(jù)系統(tǒng)要求選擇1~Ν個，Ν由實際電路資源決定。
[0027]Μ級時鐘調(diào)相模塊的第一級輸入為輸入時鐘，后續(xù)的Μ-1級輸入為上一級時鐘調(diào)相模塊的輸出，每一級調(diào)相之后的時鐘輸出分別為Clkl、Clk2…Clkm。各級時鐘分別輸出給Μ級采樣器中寄存器的時鐘輸入端。通過對輸入時鐘信號進行Μ級調(diào)相，可以得到Μ個不同相位的時鐘信號，即可以得到原時鐘的Μ倍頻的時鐘信號。由此可以實現(xiàn)對高速輸入信號的可靠米樣。
[0028]查找表延時模塊如圖4所示，每個查找表對輸入信號的固定延時為lOOps。例如:輸入的時鐘為100MHz，，即每個時鐘周期為10ns。若將時鐘經(jīng)過10個查找表級聯(lián)的基本時鐘調(diào)相延時單元，則可對輸入時鐘延時Ins。通過查找表對輸入信號的精確延時完成對時鐘相位的調(diào)整。
[0029]Μ級采樣器模塊如圖5所示，由Μ個寄存器組成，復(fù)位信號均為同步復(fù)位的輸出，數(shù)據(jù)輸入端為需要采集的高速數(shù)字信號。寄存器的時鐘為Μ級時鐘調(diào)相模塊的輸出。各級寄存器的輸出即為采集后的輸出信號。
[0030]低頻率時鐘經(jīng)過調(diào)相后采集高速數(shù)字信號時序如圖6所示。在Clkl、Clk2…及Clkm上升沿時，觸發(fā)Μ級采樣器中的寄存器，采集該時刻的數(shù)字信號，即可完成利用低頻率時鐘對高速數(shù)字信號的采集。
【主權(quán)項】
1.一種基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)，其特征在于:實現(xiàn)由低頻率Fs的時鐘對高速率匕的數(shù)字信號進行采集，該采集系統(tǒng)包括同步復(fù)位模塊、時鐘調(diào)相模塊及采樣模塊； 模塊一，同步復(fù)位模塊，對輸入時鐘和輸入信號進行同步，并可對整個系統(tǒng)進行復(fù)位； 模塊二，Μ級時鐘調(diào)相模塊，模塊輸入為低頻率采樣時鐘Fs，輸出為多級經(jīng)過調(diào)相的采樣時鐘，該模塊由鎖相環(huán)及基本時鐘相位延時單元構(gòu)成； 模塊三，米樣模塊，時鐘調(diào)相模塊輸出的Μ級調(diào)相時鐘輸入到米樣器模塊中，并分別作為Μ級寄存器的采樣時鐘信號，在各級時鐘上升沿，對輸入信號進行采樣；在Μ級調(diào)相時鐘的驅(qū)動下，Μ級寄存器采集不同時刻的輸入信號，從而完成對輸入數(shù)字信號的高速采集。2.根據(jù)權(quán)利要求1所述的基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)，其特征在于:模塊二中所述的Μ級時鐘調(diào)相模塊由Μ個基本時鐘調(diào)相模塊級聯(lián)而成，每個基本時鐘調(diào)相模塊由鎖相環(huán)和若干個基本時鐘相位調(diào)相單元級聯(lián)而成；鎖相環(huán)對時鐘相位進行粗調(diào)，基本時鐘相位調(diào)相單元對時鐘相位進行細調(diào)；前一級基本時鐘相位調(diào)相單元的輸出作為后一級基本時鐘相位調(diào)相單元的輸入，最后一級的基本時鐘相位調(diào)相單元的輸出即為該時鐘調(diào)相模塊的輸出。3.根據(jù)權(quán)利要求1所述的基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)，其特征在于:模塊三中所述的采樣模塊由Μ級寄存器組成，Μ個寄存器的輸入時鐘與時鐘調(diào)相模塊的輸出 對應(yīng)，在各個調(diào)相時鐘下，Μ級寄存器米樣輸入高速信號。4.根據(jù)權(quán)利要求1所述的基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)，其特征在于:輸入信號的速率為Fi，輸入采集時鐘的頻率為Fs，F(xiàn)i/F,的值由Μ以及每個時鐘相位調(diào)相模塊中的調(diào)相值決定。5.根據(jù)權(quán)利要求1或2所述的基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)，其特征在于:所述基本時鐘相位調(diào)相單元由FPGA內(nèi)部的查找表實現(xiàn)對時鐘相位的精確調(diào)整；信號從查找表的輸入到輸出的延時為lOOps，即通過一個或多個查找表，經(jīng)過延時，即可完成對時鐘相位的精確調(diào)整。6.根據(jù)權(quán)利要求2所描述的基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)，其特征在于??每個基本時鐘調(diào)相電路中的鎖相環(huán)電路及基本時鐘相位延時電路的個數(shù)可以設(shè)置，即鎖相環(huán)電路可以選擇為使用或不使用，基本時鐘相位延時電路的個數(shù)可以根據(jù)系統(tǒng)要求選擇1~N個，N由實際電路資源決定。
【專利摘要】本發(fā)明公開一種基于時鐘調(diào)相的高速數(shù)字信號采集系統(tǒng)。該系統(tǒng)由同步復(fù)位模塊、時鐘調(diào)相模塊及采樣模塊三部分組成。輸入時鐘經(jīng)時鐘調(diào)相模塊輸出M級經(jīng)過調(diào)相的時鐘，M級調(diào)相時鐘輸入采樣模塊，在各級調(diào)相時鐘上升沿，采樣模塊可以對輸入數(shù)據(jù)進行采集。本發(fā)明可通過FPGA編程及布局布線時鐘約束技術(shù)實現(xiàn)時鐘相位的精確控制，從而完成以低頻時鐘對高速數(shù)字信號的采集功能。本系統(tǒng)具有精度高、速度快、穩(wěn)定性好、電路設(shè)計簡單、通用性強等特點。
【IPC分類】H03M1/12
【公開號】CN105306058
【申請?zhí)枴緾N201510734091
【發(fā)明人】李洪濤, 李康, 朱曉華, 顧陳, 席峰, 朱璨, 侍宇峰, 陳勝垚, 王海青, 胡恒
【申請人】南京理工大學(xué)
【公開日】2016年2月3日
【申請日】2015年10月30日