專利名稱：復(fù)用jtag接口的fpga片內(nèi)邏輯分析儀系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及現(xiàn)場可編程門陣列(FPGA)技術(shù)領(lǐng)域，尤其涉及嵌入式調(diào)試系統(tǒng)復(fù)用現(xiàn)場可編程門陣列(FPGA)內(nèi)部聯(lián)合測試行動組(JTAG)接口和在線設(shè)置寄存器，來實現(xiàn)對現(xiàn)場可編程門陣列(FPGA)內(nèi)部信號進行觀測的方法。
背景技術(shù)：
在采用現(xiàn)場可編程門陣列(FPGA)等硬件邏輯驗證IC設(shè)計的過程中，通常需要邏輯分析儀來觀測硬件邏輯的內(nèi)部信號。一種驗證方法類似于Altera公司推出的SignalTap 工具，將這些功能代碼和被測試代碼一起經(jīng)過邏輯綜合和布線生成配置文件，下載到現(xiàn)場可編程門陣列(FPGA)等硬件邏輯，然后在測試過程中進行信號采樣并通過聯(lián)合測試行動組(JTAG)接口傳輸?shù)缴衔粰C進行分析。
實現(xiàn)FPAG片內(nèi)邏輯分析儀系統(tǒng)要處理的主要的問題是信號存儲和接口通信。當采樣信號數(shù)量很多或者采樣深度很大的情況下，存儲大量的采樣信號需要很多的存儲資源，而現(xiàn)場可編程門陣列(FPGA)當中的存儲器資源就會變得很緊張；另一個問題是接口通信，采用合適的硬件接口和傳輸協(xié)議來實現(xiàn)對現(xiàn)場可編程門陣列(FPGA)內(nèi)部信號和狀態(tài)數(shù)據(jù)的傳輸，直接影響到現(xiàn)場可編程門陣列(FPGA)片內(nèi)邏輯分析儀系統(tǒng)的處理數(shù)據(jù)的能力。
信號存儲的處理上，目前通常的做法是將采樣到的數(shù)據(jù)存儲到現(xiàn)場可編程門陣列 (FPGA)的邏輯單元，即現(xiàn)場可編程門陣列(FPGA)存儲器中，等到采樣結(jié)束后，再將采樣到的數(shù)據(jù)從現(xiàn)場可編程門陣列(FPGA)存儲器中提取出來，并通過聯(lián)合測試行動組(JTAG)接口傳送至上位機進行顯示和存儲。但是，采用此種方法僅適用于所要采樣的信號量和采樣深度低的環(huán)境，當要檢測的信號量較大或需要較深的采樣深度時，此種方法往往需要耗費大量的現(xiàn)場可編程門陣列(FPGA)等硬件邏輯資源。
接口通信的處理上，現(xiàn)階段通常的做法是通過聯(lián)合測試行動組(JTAG)接口實現(xiàn)計算機和現(xiàn)場可編程門陣列(FPGA)的通信，由于在一般的現(xiàn)場可編程門陣列(FPGA)芯片當中都自帶有聯(lián)合測試行動組(JTAG)接口用來實現(xiàn)下載和測試功能，復(fù)用聯(lián)合測試行動組(JTAG)接口可以簡化設(shè)計難度，但是目前復(fù)用聯(lián)合測試行動組(JTAG)接口的方法太復(fù)雜，不便于實現(xiàn)聯(lián)合測試行動組(JTAG)接口的復(fù)用，而且聯(lián)合測試行動組(JTAG)接口的數(shù)據(jù)傳輸是串行的，如何保證采樣數(shù)據(jù)和觸發(fā)狀態(tài)的同時傳輸也是一個需要解決的問題。
以下是對現(xiàn)場可編程門陣列(FPGA)片內(nèi)邏輯分析儀系統(tǒng)的專利檢索分析
Altera公司在申請日2002年4月14號，美國專利號6389558B1的專利中提出了使用電子設(shè)計自動化(EDA)軟件工具的方法實現(xiàn)現(xiàn)場可編程門陣列(FPGA)片內(nèi)邏輯分析儀的基本流程及其實現(xiàn)原理，并提出了利用觸發(fā)條件寄存器來實現(xiàn)在線設(shè)置觸發(fā)條件而無需重新編譯的方法。
Altera公司在申請日2001年11月1號，美國專利號2001/0037477A1的專利中提出了實現(xiàn)復(fù)用聯(lián)合測試行動組(JTAG)接口的方法，該方法主要包括使用未連接的I/O單元和使用邊界掃描寄存器的方法，這兩種方法都需要對JTAG掃描鏈執(zhí)行復(fù)雜的操作。
Xilinx公司在申請日2004年7月6號，美國專利號6760898B1的專利中提出了基于現(xiàn)場可編程門陣列(FPGA)的片上系統(tǒng)(SOC)的自動化調(diào)試工具，用來減少片上系統(tǒng) (SOC)驗證中人工參與的復(fù)雜度。
申請日2008年4月22號，美國專利號2008/0116919A1的專利提出了一種調(diào)試現(xiàn)場可編程門陣列(FPGA)的方法，包括被測試設(shè)計、可配置的信號選擇單元和一個高速串行發(fā)送器，同樣的問題是，該發(fā)明是不使用現(xiàn)場可編程門陣列(FPGA)片內(nèi)存儲器資源進行采樣信號的存儲，必須外接邏輯分析儀進行信號分析。
Agilent公司在申請日2009年4月14號，美國專利號7519879B2的專利中提出了往現(xiàn)場可編程門陣列(FPGA)中插入追蹤核，通過和聯(lián)合測試行動組(JTAG)兼容的串行通道，控制多路選擇器從多組信號中選擇一組進行輸出觀測，但是由于數(shù)據(jù)通道是多位輸出， 需要額外的輸出管腳進行信號輸出。
北京中星微電子有限公司在申請日2009年2月4號，中國專利號200710063841. 7 的專利提出了將采樣信號存儲到現(xiàn)場可編程門陣列(FPGA)片外的外部存儲器，再通過從外部存儲器讀出數(shù)據(jù)到邏輯分析儀進行分析，以此來減少所需的現(xiàn)場可編程門陣列(FPGA) 片內(nèi)存儲器資源。發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)和方法， 該系統(tǒng)通過復(fù)用現(xiàn)場可編程門陣列(FPGA)內(nèi)部的聯(lián)合測試行動組(JTAG)接口和在線設(shè)置采樣選擇寄存器的方法，來克服現(xiàn)有技術(shù)中使用片內(nèi)存儲器資源太多以及通信接口復(fù)雜的缺點，同時提出了一種利用聯(lián)合測試行動組(JTAG)接口分時傳輸采樣數(shù)據(jù)和觸發(fā)狀態(tài)信息的傳輸協(xié)議，來提高現(xiàn)場可編程門陣列(FPGA)片內(nèi)邏輯分析儀的調(diào)試效率和可靠性。
本發(fā)明的目的是通過以下技術(shù)方案實現(xiàn)的
一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，包括聯(lián)合測試行動組(JTAG) 接口、片內(nèi)邏輯分析儀(ELA)電路和人機界面模塊，其人機界面模塊和聯(lián)合測試行動組 (JTAG)接口用聯(lián)合測試行動組(JTAG)線纜連接，聯(lián)合測試行動組(JTAG)接口的三個輸入端TCK、TMS、TDI分別連到現(xiàn)場可編程門陣列(FPGA)內(nèi)部固定的布線節(jié)點A、B、C ；現(xiàn)場可編程門陣列(FPGA)軟件的布局布線系統(tǒng)對片內(nèi)邏輯分析儀(ELA)電路的輸入端口 TCKUSER、 TMSUSER、TDIUSER和輸出端口 TD0USER進行約束，并將輸入端口 TCKUSER、TMSUSER、TDIUSER 和輸出端口 TD0USER分別連到內(nèi)部固定節(jié)點A、B、C和聯(lián)合測試行動組(JTAG)接口的D端口 ；其中
人機界面模塊負責和聯(lián)合測試行動組(JTAG)接口通信，通過用戶操作控制聯(lián)合測試行動組(JTAG)時序往聯(lián)合測試行動組(JTAG)接口和片內(nèi)邏輯分析儀(ELA)電路發(fā)送指令和數(shù)據(jù)，并接受來自聯(lián)合測試行動組(JTAG)接口的采樣數(shù)據(jù)和狀態(tài)信息；
聯(lián)合測試行動組(JTAG)接口是現(xiàn)場可編程門陣列(FPGA)片內(nèi)的硬核，負責將從片內(nèi)邏輯分析儀(ELA)電路發(fā)送過來的采樣信息轉(zhuǎn)發(fā)給人機界面模塊，并對人機界面模塊的聯(lián)合測試行動組(JTAG)輸入信號進行布線約束從而實現(xiàn)聯(lián)合測試行動組(JTAG)接口的復(fù)用；
片內(nèi)邏輯分析儀(ELA)電路，負責觸發(fā)狀態(tài)的判斷、采樣數(shù)據(jù)的存儲及采樣數(shù)據(jù)和觸發(fā)狀態(tài)的輸出。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其所述聯(lián)合測試行動組 (JTAG)接口，通過比較聯(lián)合測試行動組(JTAG)接口指令寄存器中內(nèi)容和片內(nèi)邏輯分析儀 (ELA)指令，當兩者相等時才開始使能聯(lián)合測試行動組(JTAG)接口，否則聯(lián)合測試行動組 (JTAG)接口工作在其他指令模式；片內(nèi)邏輯分析儀(ELA)寄存器用來接收從片內(nèi)邏輯分析儀(ELA)電路傳送回來的TD0USER數(shù)據(jù)，并通過多路選擇器從聯(lián)合測試行動組(JTAG)接口的TDO端口輸出到人機界面模塊。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其所述聯(lián)合測試行動組 (JTAG)接口的復(fù)用，由兩方面組成
A)通過往聯(lián)合測試行動組(JTAG)接口中增加片內(nèi)邏輯分析儀(ELA)指令和片內(nèi)邏輯分析儀(ELA)寄存器結(jié)構(gòu)，用來支持聯(lián)合測試行動組(JTAG)接口工作在不同的指令模式下，只有指令寄存器中為片內(nèi)邏輯分析儀(ELA)指令時，聯(lián)合測試行動組(JTAG)接口才工作在片內(nèi)邏輯分析儀(ELA)指令模式下；
B)對聯(lián)合測試行動組(JTAG)輸入信號進行布線約束，從而實現(xiàn)聯(lián)合測試行動組 (JTAG)接口和片內(nèi)邏輯分析儀(ELA)電路之間的數(shù)據(jù)通路。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其所述片內(nèi)邏輯分析儀(ELA) 電路，包括聯(lián)合測試行動組(JTAG)狀態(tài)機、觸發(fā)狀態(tài)機、采樣選擇寄存器、觸發(fā)條件寄存器、觸發(fā)條件比較器、指令寄存器、采樣存儲器、存儲器讀寫控制器、輸出控制器及多路選擇器；
TDI、TCK信號線分別接入指令寄存器、觸發(fā)條件寄存器、采樣選擇寄存器，TMS、TCK 信號線接入聯(lián)合測試行動組(JTAG)狀態(tài)機，TCK信號線接入輸出控制器第一輸入端、采樣存儲器第二輸入端；觸發(fā)條件寄存器的輸出接觸發(fā)條件比較器的第二輸入端；聯(lián)合測試行動組(JTAG)狀態(tài)機第一輸出端、第二輸出端分別接存儲器讀寫控制器第二輸入端、輸出控制器第二輸入端；采樣選擇寄存器輸出端接多路選擇器輸入，輸出控制器輸出端接聯(lián)合測試行動組(JTAG)接口 D端；
指令寄存器、觸發(fā)條件比較器的輸出端、聯(lián)合測試行動組(JTAG)狀態(tài)機第三輸出端接觸發(fā)狀態(tài)機第二輸入端；存儲器讀寫控制器輸出端接采樣存儲器第三輸入端；
觸發(fā)狀態(tài)機、采樣存儲器的輸出端接輸出控制器第三輸入端；
系統(tǒng)時鐘信號分別接觸發(fā)條件比較器、觸發(fā)狀態(tài)機、存儲器讀寫控制器、采樣存儲器的第一輸入端；觸發(fā)信號接觸發(fā)條件比較器第三輸入端；采樣信號經(jīng)多路選擇器接采樣存儲器第四輸入端。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其所述采樣存儲器，是現(xiàn)場可編程門陣列(FPGA)的片內(nèi)雙端口存儲器。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其所述人機界面模塊，通過用戶來設(shè)置參數(shù)，指定多組采樣信號組、當前采樣信號組、觸發(fā)條件、采樣時鐘、采樣深度以及采樣模式，并根據(jù)用戶指定的參數(shù)生成相應(yīng)的片內(nèi)邏輯分析儀(ELA)電路；人機界面模塊還負責控制聯(lián)合測試行動組(JTAG)接口的時序，對片內(nèi)邏輯分析儀(ELA)電路的指令寄存器、采樣選擇寄存器及觸發(fā)條件寄存器進行設(shè)置，其中
設(shè)置指令寄存器使得整個系統(tǒng)工作在片內(nèi)邏輯分析儀(ELA)工作模式，片內(nèi)邏輯分析儀(ELA)電路的觸發(fā)電路和采樣電路處在片內(nèi)邏輯分析儀(ELA)工作模式之下時，聯(lián)合測試行動組(JTAG)接口將片內(nèi)邏輯分析儀(ELA)電路的采樣數(shù)據(jù)和觸發(fā)狀態(tài)作為聯(lián)合測試行動組(JTAG)接口的輸出；
設(shè)置采樣選擇寄存器，控制寫入采樣存儲器的數(shù)據(jù)是本次采樣用戶想要觀察的數(shù)據(jù)，當觀察不同組的采樣信號組時，需要重新設(shè)置片內(nèi)邏輯分析儀(ELA)電路的采樣選擇寄存器；
設(shè)置觸發(fā)條件寄存器，觸發(fā)條件寄存器中的值和觸發(fā)信號的值經(jīng)過觸發(fā)條件比較器進行比較，只有觸發(fā)條件比較器輸出為正時，表示觸發(fā)條件滿足，當需要設(shè)置不同的觸發(fā)條件時，需要重新設(shè)置片內(nèi)邏輯分析儀(ELA)電路的觸發(fā)條件寄存器。
一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其包括用戶通過人機界面模塊指定多組待采樣信號和當前采樣信號組；每次數(shù)據(jù)采樣之前由人機界面模塊通過聯(lián)合測試行動組(JTAG)接口往采樣選擇寄存器中輸入數(shù)據(jù)，以指定當前采樣信號組；實際采樣過程中，只有采樣選擇寄存器選中的采樣信號組寫入采樣存儲器，其他的采樣信號組只有在重新設(shè)置采樣選擇寄存器后才可以進入采樣存儲器；選擇不同的采樣信號組進行存儲只需重新設(shè)置采樣選擇寄存器中的值，而無需對現(xiàn)場可編程門陣列(FPGA)設(shè)計進行重新編譯。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其所述人機界面模塊接收輸出控制器送出的數(shù)據(jù)分為觸發(fā)狀態(tài)和采樣數(shù)據(jù)兩類；其中，觸發(fā)狀態(tài)包括四種空閑狀態(tài)、等待觸發(fā)狀態(tài)、觸發(fā)后狀態(tài)和傳數(shù)狀態(tài)。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其特征在于現(xiàn)場可編程門陣列(FPGA)和上位機通過聯(lián)合測試行動組(JTAG)接口傳輸數(shù)據(jù)的協(xié)議為
A)對片內(nèi)邏輯分析儀(ELA)電路的數(shù)據(jù)發(fā)送端而言，輸出控制器對采樣數(shù)據(jù)和觸發(fā)狀態(tài)進行并串轉(zhuǎn)換并按照數(shù)據(jù)幀的格式進行組裝輸出。數(shù)據(jù)幀的幀頭用來標志數(shù)據(jù)幀的開始位。在進行采樣數(shù)據(jù)和觸發(fā)狀態(tài)的并串轉(zhuǎn)換的同時進行循環(huán)冗余校驗(CRC)數(shù)據(jù)的計算，并將循環(huán)冗余校驗(CRC)數(shù)據(jù)在幀尾輸出；
B)對上位機接收端而言，上位機根據(jù)幀頭確定新一幀開始并開始按照順序接收后面的數(shù)據(jù)內(nèi)容。上位機將接收到的觸發(fā)狀態(tài)和采樣數(shù)據(jù)進行循環(huán)冗余校驗(CRC)編碼，只有當上位機中計算得到的循環(huán)冗余校驗(CRC)數(shù)據(jù)和接收到的循環(huán)冗余校驗(CRC)數(shù)據(jù)相等時，才認為接收到的數(shù)據(jù)幀是有效幀，此時繼續(xù)對上位機接收到的數(shù)據(jù)幀進行解析，否則丟棄該數(shù)據(jù)幀；當接收的觸發(fā)狀態(tài)為空閑狀態(tài)、等待觸發(fā)狀態(tài)和觸發(fā)后狀態(tài)時，人機界面模塊實時顯示片內(nèi)邏輯分析儀的工作狀態(tài)；只有當接收到觸發(fā)狀態(tài)為傳數(shù)狀態(tài)時，才將接收到的數(shù)據(jù)作為采樣數(shù)據(jù)進行解析；當所有采樣深度個數(shù)據(jù)都被成功接收以后，人機界面模塊動態(tài)刷新接收到的采樣數(shù)據(jù)。
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其包括步驟
(a)通過人機界面模塊設(shè)置片內(nèi)邏輯分析儀(ELA)參數(shù)；
(b)根據(jù)片內(nèi)邏輯分析儀(ELA)參數(shù)生成片內(nèi)邏輯分析儀(ELA)電路，和待測模塊一起進行編譯并下載；
(c)人機界面模塊控制聯(lián)合測試行動組(JTAG)時序?qū)χ噶罴拇嫫?、觸發(fā)條件寄存器及采樣選擇寄存器進行設(shè)置；
(d)片內(nèi)邏輯分析儀(ELA)電路對采樣信號進行采樣存儲，并將采樣數(shù)據(jù)和觸發(fā)狀態(tài)輸出到人機界面模塊進行顯示；
(e)當需要添加其他分組的采樣信號或改變觸發(fā)條件時則跳到步驟(C)繼續(xù)調(diào)試ο
所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其所述步驟(d)包括步驟
(dl)當觸發(fā)信號滿足觸發(fā)條件寄存器中的觸發(fā)條件時，將采樣選擇寄存器選擇的采樣信號存入現(xiàn)場可編程門陣列(FPGA)片內(nèi)存儲器塊；
(d2)觸發(fā)狀態(tài)的改變通過人機界面模塊進行實時顯示；
(d3)只有觸發(fā)狀態(tài)變?yōu)閭鲾?shù)狀態(tài)后，采樣數(shù)據(jù)才開始送到人機界面模塊；
(d4)人機界面模塊接收到所有長度的采樣數(shù)據(jù)后顯示采樣數(shù)據(jù)；
(d5)當片內(nèi)邏輯分析儀(ELA)電路工作在連續(xù)模式下時重復(fù)步驟(d2)到步驟 (d4)，否則本次采樣周期結(jié)束。
本發(fā)明的一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，通過布線約束實現(xiàn)了聯(lián)合測試行動組(JTAG)接口的復(fù)用，利用在線設(shè)置采樣選擇寄存器選擇采樣信號，降低了對片內(nèi)存儲器資源的需求。復(fù)用了聯(lián)合測試行動組(JTAG)接口控制多路選擇器的選擇，同時復(fù)用了聯(lián)合測試行動組(JTAG)接口進行最終采樣數(shù)據(jù)的輸出，減少了輸出管腳數(shù)量，且將采樣信號使用內(nèi)部存儲器進行存儲，無需外接邏輯分析儀。并且設(shè)計了一種簡單有效的數(shù)據(jù)傳輸協(xié)議，利用該協(xié)議可以通過一個端口同時觀測采樣數(shù)據(jù)和觸發(fā)狀態(tài)并保證了數(shù)據(jù)傳輸?shù)目煽啃浴?br> 本發(fā)明的一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，是通過在聯(lián)合測試行動組(JTAG)接口中新增邏輯分析儀的使能指令，并在布線階段實現(xiàn)聯(lián)合測試行動組 (JTAG)接口和內(nèi)部邏輯分析儀模塊之間的數(shù)據(jù)連通，方法簡單易行。并在已有技術(shù)的基礎(chǔ)之上提出了在線設(shè)置采樣信號而無需重新編譯，通過復(fù)用聯(lián)合測試行動組(JTAG)接口實現(xiàn)上位機和現(xiàn)場可編程門陣列(FPGA)之間的通信，并且聯(lián)合測試行動組(JTAG)接口能分時傳輸采樣數(shù)據(jù)和觸發(fā)狀態(tài)數(shù)據(jù)。


圖1是本發(fā)明一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)的聯(lián)合測試行動組 (JTAG)接口原理圖2是本發(fā)明一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)的總體結(jié)構(gòu)示意圖3是本發(fā)明一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)的片內(nèi)邏輯分析儀 (ELA)電路結(jié)構(gòu)和流程示意圖4是本發(fā)明一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)在線設(shè)置采樣信號結(jié)構(gòu)示意圖5是本發(fā)明一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)的數(shù)據(jù)幀結(jié)構(gòu)示意圖6是本發(fā)明一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)的流程圖。
具體實施方式
本發(fā)明的一種復(fù)用聯(lián)合測試行動組(JTAG)接口的現(xiàn)場可編程門陣列(FPGA)片內(nèi)邏輯分析儀系統(tǒng)的核心在于，通過增加指令和布線約束實現(xiàn)了聯(lián)合測試行動組(JTAG)接口的復(fù)用，利用在線設(shè)置采樣選擇寄存器選擇采樣信號降低了對片內(nèi)存儲器資源的需求， 并且設(shè)計了一種簡單可靠的數(shù)據(jù)傳輸協(xié)議實現(xiàn)同時觀測采樣數(shù)據(jù)和觸發(fā)狀態(tài)。
為了使本技術(shù)領(lǐng)域的人員更好的理解本發(fā)明方案，下面結(jié)合附圖和實施方式對本發(fā)明作進一步的詳細說明。
如圖1所示，本發(fā)明的一種復(fù)用聯(lián)合測試行動組(JTAG)接口的現(xiàn)場可編程門陣列 (FPGA)片內(nèi)邏輯分析儀系統(tǒng)，通過往聯(lián)合測試行動組(JTAG)接口內(nèi)部增加片內(nèi)邏輯分析儀電路(ELA)寄存器和發(fā)送片內(nèi)邏輯分析儀(ELA)指令，來實現(xiàn)聯(lián)合測試行動組(JTAG)接口的復(fù)用。
聯(lián)合測試行動組(JTAG)接口是現(xiàn)場可編程門陣列(FieIdProgrammabIe Gate Array，現(xiàn)場可編程門陣列(FPGA))中為實現(xiàn)與IEEEl 149. 1-2001協(xié)議兼容而加入的特定電路結(jié)構(gòu)。其功能是完成IEEE1149. 1-2001協(xié)議所規(guī)定的各種功能，在現(xiàn)場可編程門陣列 (FPGA)中主要實現(xiàn)現(xiàn)場可編程門陣列(FPGA)配置下載和邊界掃描等功能。在本發(fā)明系統(tǒng)中的聯(lián)合測試行動組(JTAG)接口負責將從片內(nèi)邏輯分析儀(ELA)電路發(fā)送過來的采樣信息轉(zhuǎn)發(fā)給人機界面模塊，并對人機界面模塊的聯(lián)合測試行動組(JTAG)輸入信號進行布線約束從而實現(xiàn)聯(lián)合測試行動組(JTAG)接口的復(fù)用。
本實施例中，通過比較聯(lián)合測試行動組(JTAG)接口指令寄存器中內(nèi)容和片內(nèi)邏輯分析儀(ELA)指令，只有當兩者相等時才開始使能聯(lián)合測試行動組(JTAG)接口，否則聯(lián)合測試行動組(JTAG)接口工作在其他指令模式；片內(nèi)邏輯分析儀(ELA)寄存器用來接收從片內(nèi)邏輯分析儀(ELA)電路傳送回來的TD0USER數(shù)據(jù)，并通過多路選擇器從聯(lián)合測試行動組(JTAG)接口的數(shù)據(jù)輸出(TDO)端口輸出到人機界面模塊。
如圖2所示，本發(fā)明一種復(fù)用聯(lián)合測試行動組(JTAG)接口的現(xiàn)場可編程門陣列 (FPGA)片內(nèi)邏輯分析儀系統(tǒng)的主體結(jié)構(gòu)包括三個部分，即人機界面模塊、聯(lián)合測試行動組 (JTAG)接口以及片內(nèi)邏輯分析儀(ELA)電路。
人機界面模塊通過用戶來設(shè)置參數(shù)，指定多組采樣信號組、當前采樣信號組、觸發(fā)條件、采樣時鐘、采樣深度以及采樣模式等，并根據(jù)用戶指定的參數(shù)生成相應(yīng)的片內(nèi)邏輯分析儀(ELA)電路；人機界面模塊還負責控制聯(lián)合測試行動組(JTAG)接口的時序，對片內(nèi)邏輯分析儀(ELA)電路的指令寄存器、采樣選擇寄存器及觸發(fā)條件寄存器進行設(shè)置，其中
設(shè)置指令寄存器使得整個系統(tǒng)工作在片內(nèi)邏輯分析儀(ELA)工作模式，其片內(nèi)邏輯分析儀(ELA)電路的觸發(fā)電路和采樣電路也處在片內(nèi)邏輯分析儀(ELA)工作模式之下， 聯(lián)合測試行動組(JTAG)接口將片內(nèi)邏輯分析儀(ELA)電路的采樣數(shù)據(jù)和觸發(fā)狀態(tài)作為聯(lián)合測試行動組(JTAG)接口的輸出；
設(shè)置采樣選擇寄存器，控制寫入采樣存儲器的數(shù)據(jù)是本次采樣用戶想要觀察的數(shù)據(jù)，當觀察不同組的采樣信號組時，都需要重新設(shè)置片內(nèi)邏輯分析儀(ELA)電路的采樣選擇寄存器；
設(shè)置觸發(fā)條件寄存器，觸發(fā)條件寄存器中的值和觸發(fā)信號的值經(jīng)過觸發(fā)條件比較器進行比較，只有觸發(fā)條件比較器輸出為真才表示觸發(fā)條件滿足，當需要設(shè)置不同的觸發(fā)條件時，都需要重新設(shè)置片內(nèi)邏輯分析儀(ELA)電路的觸發(fā)條件寄存器。
圖中人機界面模塊和聯(lián)合測試行動組(JTAG)接口用聯(lián)合測試行動組(JTAG)線纜連接。聯(lián)合測試行動組(JTAG)接口的三個輸入端時鐘信號(TCK)輸入端、模式選擇信號 (TMS)輸入端、數(shù)據(jù)輸入(TDI)輸入端分別連到現(xiàn)場可編程門陣列(FPGA)內(nèi)部固定的布線節(jié)點A、B、C;現(xiàn)場可編程門陣列FPGA)軟件的布局布線系統(tǒng)對片內(nèi)邏輯分析儀(ELA)電路的輸入端口 TCKUSER、TMSUSER、TDIUSER和輸出端口 TD0USER進行約束，并將他們分別布線到內(nèi)部固定節(jié)點A、B、C和聯(lián)合測試行動組(JTAG)接口的D端口。此數(shù)據(jù)通路保證了片內(nèi)邏輯分析儀(ELA)電路既可以接收到來自人機界面模塊的設(shè)置參數(shù)又可通過聯(lián)合測試行動組(JTAG)接口向人機界面模塊發(fā)送數(shù)據(jù)。
如圖3所示，本發(fā)明一種復(fù)用聯(lián)合測試行動組(JTAG)接口的現(xiàn)場可編程門陣列 FPGA)片內(nèi)邏輯分析儀系統(tǒng)的片內(nèi)邏輯分析儀(ELA)電路結(jié)構(gòu)包括聯(lián)合測試行動組(JTAG) 狀態(tài)機、觸發(fā)狀態(tài)機、采樣選擇寄存器、觸發(fā)條件寄存器、觸發(fā)條件比較器、指令寄存器、采樣存儲器、存儲器讀寫控制器以及輸出控制器；
聯(lián)合測試行動組(JTAG)狀態(tài)機，用于接收從人機界面模塊發(fā)送過來的狀態(tài)控制信息，協(xié)調(diào)片內(nèi)邏輯分析儀(ELA)電路的其他模塊進行工作；
觸發(fā)狀態(tài)機，用于記錄片內(nèi)邏輯分析儀(ELA)電路的觸發(fā)狀態(tài)，觸發(fā)狀態(tài)包括空閑狀態(tài)、等待觸發(fā)狀態(tài)、觸發(fā)后狀態(tài)以及傳數(shù)狀態(tài)；
采樣選擇寄存器，用于接收從人機界面模塊發(fā)送過來的采樣控制信息，選擇采樣信號中的其中一組進入采樣存儲器塊；
觸發(fā)條件寄存器，用于接收從人機界面模塊發(fā)送過來的觸發(fā)條件信息；
觸發(fā)條件比較器，用于比較觸發(fā)條件寄存器和實際觸發(fā)信號，產(chǎn)生觸發(fā)條件滿足信號；
指令寄存器，用于接收從人機界面模塊發(fā)送過來的指令信息，只有聯(lián)合測試行動組(JTAG)接口和片內(nèi)邏輯分析儀(ELA)電路的指令寄存器都為片內(nèi)邏輯分析儀(ELA) 使能指令時，兩個電路才同時工作在片內(nèi)邏輯分析儀(ELA)狀態(tài)下，否則片內(nèi)邏輯分析儀 (ELA)電路不作觸發(fā)判斷和采樣操作，聯(lián)合測試行動組(JTAG)接口工作在其他指令模式。
采樣存儲器，用于接收經(jīng)采樣選擇寄存器選擇的采樣數(shù)據(jù)并存儲到特定地址；
存儲器讀寫控制器，用于控制采樣存儲器的讀寫工作狀態(tài)以及讀寫地址；
輸出控制器，用于將觸發(fā)狀態(tài)和從采樣存儲器中讀出的采樣數(shù)據(jù)并串轉(zhuǎn)換輸出到聯(lián)合測試行動組(JTAG)接口。
如圖4所示，本發(fā)明一種復(fù)用聯(lián)合測試行動組(JTAG)接口的現(xiàn)場可編程門陣列 (FPGA)片內(nèi)邏輯分析儀系統(tǒng)的在線設(shè)置采樣信號結(jié)構(gòu)是將采樣選擇寄存器作為多路選擇器的控制端選擇多組采樣信號中的一組進入采樣存儲器來實現(xiàn)。
連接到多路選擇器的數(shù)據(jù)端的采樣信號組由用戶通過人機界面模塊設(shè)置，采樣選擇寄存器由人機界面模塊根據(jù)用戶設(shè)置好的采樣參數(shù)控制聯(lián)合測試行動組(JTAG)時序?qū)懭?。當用戶需要觀察不同的采樣信號組時，無需對現(xiàn)場可編程門陣列(FPGA)設(shè)計進行重新編譯，只需控制聯(lián)合測試行動組(JTAG)時序往采樣選擇寄存器中寫入相應(yīng)的數(shù)據(jù)，即可實現(xiàn)同一次編譯觀察多組采樣信號。由于進入每次采樣的只有其中一組采樣信號，觀察相同信號時候，用本發(fā)明的實施思想可以極大地減少采樣存儲器資源。從電路面積和性能方面考慮，這種設(shè)計方法不但可以節(jié)省RAM資源，而且可以使得電路時序很容易得到滿足。在時間效率方面，這種方法可以在保證時序穩(wěn)定的前提下編譯一次即可實現(xiàn)大量信號的調(diào)試， 節(jié)省了多次編譯所需要的編譯時間。
如圖5所示，本發(fā)明一種復(fù)用聯(lián)合測試行動組(JTAG)接口的現(xiàn)場可編程門陣列(FPGA)片內(nèi)邏輯分析儀系統(tǒng)的數(shù)據(jù)幀包括幀頭、觸發(fā)狀態(tài)、采樣數(shù)據(jù)和循環(huán)冗余校驗 (CRC)數(shù)據(jù)。
其中幀頭用于確定新一幀的起始位，循環(huán)冗余校驗(CRC)數(shù)據(jù)是對觸發(fā)狀態(tài)和采樣數(shù)據(jù)進行循環(huán)冗余校驗(CRC)后的值。觸發(fā)狀態(tài)分為四種空閑狀態(tài)、等待觸發(fā)狀態(tài)、 觸發(fā)后狀態(tài)和傳數(shù)狀態(tài)?？臻e狀態(tài)為系統(tǒng)初始狀態(tài)；等待觸發(fā)狀態(tài)表示片內(nèi)邏輯分析儀 (ELA)系統(tǒng)開始觸發(fā)前采樣并等待觸發(fā)條件的到來；觸發(fā)后狀態(tài)表示觸發(fā)條件滿足，繼續(xù)進行觸發(fā)后采樣；傳數(shù)狀態(tài)將觸發(fā)狀態(tài)數(shù)據(jù)和采樣數(shù)據(jù)按照數(shù)據(jù)傳輸幀的格式進行并串轉(zhuǎn)換后輸出。當所有采樣數(shù)據(jù)全部輸出后，觸發(fā)狀態(tài)重新回到空閑狀態(tài)開始新一輪采樣周期。 為了使多次采樣過程中采樣數(shù)據(jù)不產(chǎn)生混疊，每次采樣前必須先用新數(shù)據(jù)對所有存儲單元進行刷新。
本發(fā)明實施例定義了現(xiàn)場可編程門陣列(FPGA)和上位機通過聯(lián)合測試行動組 (JTAG)接口傳輸數(shù)據(jù)的協(xié)議為
A)對片內(nèi)邏輯分析儀(ELA)電路的數(shù)據(jù)發(fā)送端而言，輸出控制器對采樣數(shù)據(jù)和觸發(fā)狀態(tài)進行并串轉(zhuǎn)換并按照數(shù)據(jù)幀的格式進行組裝輸出。數(shù)據(jù)幀的幀頭用來標志數(shù)據(jù)幀的開始位。在進行采樣數(shù)據(jù)和觸發(fā)狀態(tài)的并串轉(zhuǎn)換的同時進行循環(huán)冗余校驗(CRC)數(shù)據(jù)的計算，并將循環(huán)冗余校驗(CRC)數(shù)據(jù)在幀尾輸出；
B)對上位機接收端而言，上位機根據(jù)幀頭確定新一幀開始并開始按照順序接收后面的數(shù)據(jù)內(nèi)容。上位機將接收到的觸發(fā)狀態(tài)和采樣數(shù)據(jù)進行循環(huán)冗余校驗(CRC)編碼，只有當上位機中計算得到的循環(huán)冗余校驗(CRC)數(shù)據(jù)和接收到的循環(huán)冗余校驗(CRC)數(shù)據(jù)相等時，才認為接收到的數(shù)據(jù)幀是有效幀，此時繼續(xù)對上位機接收到的數(shù)據(jù)幀進行解析，否則丟棄該數(shù)據(jù)幀；當接收的觸發(fā)狀態(tài)為空閑狀態(tài)、等待觸發(fā)狀態(tài)和觸發(fā)后狀態(tài)時，上人機界面模塊實時顯示片內(nèi)邏輯分析儀的工作狀態(tài)；只有當接收到觸發(fā)狀態(tài)為傳數(shù)狀態(tài)時，才將接收到的數(shù)據(jù)作為采樣數(shù)據(jù)進行解析；當所有采樣深度個數(shù)據(jù)都被成功接收以后，人機界面模塊動態(tài)刷新接收到的采樣數(shù)據(jù)。
如圖6所示，本發(fā)明一種復(fù)用聯(lián)合測試行動組(JTAG)接口的現(xiàn)場可編程門陣列 (FPGA)片內(nèi)邏輯分析儀系統(tǒng)的工作流程包含以下步驟
(a)通過人機界面模塊設(shè)置片內(nèi)邏輯分析儀(ELA)參數(shù)；
(b)根據(jù)片內(nèi)邏輯分析儀(ELA)參數(shù)生成片內(nèi)邏輯分析儀(ELA)電路，和待測模塊一起進行編譯并下載；
(c)人機界面模塊控制聯(lián)合測試行動組(JTAG)時序?qū)χ噶罴拇嫫?、觸發(fā)條件寄存器及采樣選擇寄存器進行設(shè)置；
(d)片內(nèi)邏輯分析儀(ELA)電路對采樣信號進行采樣存儲，并將采樣數(shù)據(jù)和觸發(fā)狀態(tài)輸出到人機界面模塊進行顯示；
(e)當需要添加其他分組的采樣信號或改變觸發(fā)條件時則跳到步驟(C)繼續(xù)調(diào)試；
步驟(d)進一步分為以下步驟
(dl)當觸發(fā)信號滿足觸發(fā)條件寄存器中的觸發(fā)條件時，將采樣選擇寄存器選擇的采樣信號存入現(xiàn)場可編程門陣列(FPGA)片內(nèi)存儲器塊；
(d2)觸發(fā)狀態(tài)的改變通過人機界面模塊進行實時顯示；
(d3)只有觸發(fā)狀態(tài)變?yōu)閭鲾?shù)狀態(tài)后，采樣數(shù)據(jù)才開始送到人機界面模塊；
(d4)人機界面模塊接收到所有長度的采樣數(shù)據(jù)后顯示采樣數(shù)據(jù)；
(d5)當片內(nèi)邏輯分析儀(ELA)電路工作在連續(xù)模式下時重復(fù)步驟(d2)到步驟 (d4)，否則本次采樣周期結(jié)束。
本發(fā)明中復(fù)用聯(lián)合測試行動組(JTAG)接口的方法和所有檢索到相關(guān)領(lǐng)域的專利中提出的方法不同，本發(fā)明通過增加聯(lián)合測試行動組(JTAG)接口中的指令，并通過在布線階段連接聯(lián)合測試行動組(JTAG)接口和片內(nèi)邏輯分析儀模塊的數(shù)據(jù)通路，實現(xiàn)聯(lián)合測試行動組(JTAG)接口接收來自外部上位機的控制輸入和輸出來自邏輯分析儀的相關(guān)數(shù)據(jù)。 本發(fā)明解決片內(nèi)存儲器資源緊張的方法是通過外部上位機控制采樣選擇寄存器，采樣選擇寄存器控制多路選擇器選擇多路采樣信號中的一組進行采樣存儲。當需要觀察另外一組采樣信號時，只需要再次改變采樣選擇寄存器中的內(nèi)容，無需重新編譯即可實現(xiàn)不同采樣信號組的觀察。另外，本發(fā)明公開了一種可以實現(xiàn)聯(lián)合測試行動組(JTAG)串行接口分時傳輸采樣信號和觸發(fā)狀態(tài)信息的一種方法。利用該方法，片內(nèi)邏輯分析儀中的內(nèi)部狀態(tài)可以進行輸出觀測，片內(nèi)邏輯分析儀中的可觀察性大大增強。
權(quán)利要求
1.一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，包括聯(lián)合測試行動組接口、片內(nèi)邏輯分析儀電路和人機界面模塊，其特征在于人機界面模塊和聯(lián)合測試行動組接口用聯(lián)合測試行動組線纜連接，聯(lián)合測試行動組接口的三個輸入端TCK、TMS、TDI分別連到現(xiàn)場可編程門陣列內(nèi)部固定的布線節(jié)點A、B、C ；現(xiàn)場可編程門陣列軟件的布局布線系統(tǒng)對片內(nèi)邏輯分析儀電路的輸入端口 TCKUSER、TMSUSER、TDIUSER和輸出端口 TD0USER進行約束，并將輸入端口 TCKUSER、TMSUSER、TDIUSER和輸出端口 TD0USER分別連到內(nèi)部固定節(jié)點A、B、C禾口聯(lián)合測試行動組接口的D端口 ；其中人機界面模塊負責和聯(lián)合測試行動組接口通信，通過用戶操作控制聯(lián)合測試行動組時序往聯(lián)合測試行動組接口和片內(nèi)邏輯分析儀電路發(fā)送指令和數(shù)據(jù)，并接受來自聯(lián)合測試行動組接口的采樣數(shù)據(jù)和狀態(tài)信息；聯(lián)合測試行動組接口是現(xiàn)場可編程門陣列片內(nèi)的硬核，負責將從片內(nèi)邏輯分析儀電路發(fā)送過來的采樣信息轉(zhuǎn)發(fā)給人機界面模塊，并對人機界面模塊的聯(lián)合測試行動組輸入信號進行布線約束從而實現(xiàn)聯(lián)合測試行動組接口的復(fù)用；片內(nèi)邏輯分析儀電路，負責觸發(fā)狀態(tài)的判斷、采樣數(shù)據(jù)的存儲及采樣數(shù)據(jù)和觸發(fā)狀態(tài)的輸出。
2.如權(quán)利要求1所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其特征在于所述聯(lián)合測試行動組接口，通過比較聯(lián)合測試行動組接口指令寄存器中內(nèi)容和片內(nèi)邏輯分析儀指令，當兩者相等時才開始使能聯(lián)合測試行動組接口，否則聯(lián)合測試行動組接口工作在其他指令模式；片內(nèi)邏輯分析儀寄存器用來接收從片內(nèi)邏輯分析儀電路傳送回來的TD0USER 數(shù)據(jù)，并通過多路選擇器從聯(lián)合測試行動組接口的TDO端口輸出到人機界面模塊。
3.如權(quán)利要求1所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其特征在于所述聯(lián)合測試行動組接口的復(fù)用，由兩方面組成A)通過往聯(lián)合測試行動組接口中增加片內(nèi)邏輯分析儀指令和片內(nèi)邏輯分析儀寄存器結(jié)構(gòu)，用來支持聯(lián)合測試行動組接口工作在不同的指令模式下，只有指令寄存器中為片內(nèi)邏輯分析儀指令時，聯(lián)合測試行動組接口才工作在片內(nèi)邏輯分析儀指令模式下；B)對聯(lián)合測試行動組輸入信號進行布線約束，從而實現(xiàn)聯(lián)合測試行動組接口和片內(nèi)邏輯分析儀電路之間的數(shù)據(jù)通路。
4.如權(quán)利要求1所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其特征在于所述片內(nèi)邏輯分析儀電路，包括聯(lián)合測試行動組狀態(tài)機、觸發(fā)狀態(tài)機、采樣選擇寄存器、觸發(fā)條件寄存器、觸發(fā)條件比較器、指令寄存器、采樣存儲器、存儲器讀寫控制器、輸出控制器及多路選擇器；TDI、TCK信號線分別接入指令寄存器、觸發(fā)條件寄存器、采樣選擇寄存器，TMS、TCK信號線接入聯(lián)合測試行動組狀態(tài)機，TCK信號線接入輸出控制器第一輸入端、采樣存儲器第二輸入端；觸發(fā)條件寄存器的輸出接觸發(fā)條件比較器的第二輸入端；聯(lián)合測試行動組狀態(tài)機第一輸出端、第二輸出端分別接存儲器讀寫控制器第二輸入端、輸出控制器第二輸入端；采樣選擇寄存器輸出端接多路選擇器輸入，輸出控制器輸出端接聯(lián)合測試行動組接口 D端；指令寄存器、觸發(fā)條件比較器的輸出端、聯(lián)合測試行動組狀態(tài)機第三輸出端接觸發(fā)狀態(tài)機第二輸入端；存儲器讀寫控制器輸出端接采樣存儲器第三輸入端；觸發(fā)狀態(tài)機、采樣存儲器的輸出端接輸出控制器第三輸入端；系統(tǒng)時鐘信號分別接觸發(fā)條件比較器、觸發(fā)狀態(tài)機、存儲器讀寫控制器、采樣存儲器的第一輸入端；觸發(fā)信號接觸發(fā)條件比較器第三輸入端；采樣信號經(jīng)多路選擇器接采樣存儲器第四輸入端。
5.如權(quán)利要求1所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其特征在于所述采樣存儲器，是現(xiàn)場可編程門陣列的片內(nèi)雙端口存儲器。
6.如權(quán)利要求1所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)，其特征在于所述人機界面模塊，通過用戶來設(shè)置參數(shù)，指定多組采樣信號組、當前采樣信號組、觸發(fā)條件、采樣時鐘、采樣深度以及采樣模式，并根據(jù)用戶指定的參數(shù)生成相應(yīng)的片內(nèi)邏輯分析儀電路； 人機界面模塊還負責控制聯(lián)合測試行動組接口的時序，對片內(nèi)邏輯分析儀電路的指令寄存器、采樣選擇寄存器及觸發(fā)條件寄存器進行設(shè)置，其中設(shè)置指令寄存器使得整個系統(tǒng)工作在片內(nèi)邏輯分析儀工作模式，片內(nèi)邏輯分析儀電路的觸發(fā)電路和采樣電路處在片內(nèi)邏輯分析儀工作模式之下時，聯(lián)合測試行動組接口將片內(nèi)邏輯分析儀電路的采樣數(shù)據(jù)和觸發(fā)狀態(tài)作為聯(lián)合測試行動組接口的輸出；設(shè)置采樣選擇寄存器，控制寫入采樣存儲器的數(shù)據(jù)是本次采樣用戶想要觀察的數(shù)據(jù)， 當觀察不同組的采樣信號組時，需要重新設(shè)置片內(nèi)邏輯分析儀電路的采樣選擇寄存器；設(shè)置觸發(fā)條件寄存器，觸發(fā)條件寄存器中的值和觸發(fā)信號的值經(jīng)過觸發(fā)條件比較器進行比較，只有觸發(fā)條件比較器輸出為正時，表示觸發(fā)條件滿足，當需要設(shè)置不同的觸發(fā)條件時，需要重新設(shè)置片內(nèi)邏輯分析儀電路的觸發(fā)條件寄存器。
7.一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其特征在于包括用戶通過人機界面模塊指定多組待采樣信號和當前采樣信號組；每次數(shù)據(jù)采樣之前由人機界面模塊通過聯(lián)合測試行動組接口往采樣選擇寄存器中輸入數(shù)據(jù)，以指定當前采樣信號組；實際采樣過程中，只有采樣選擇寄存器選中的采樣信號組寫入采樣存儲器，其他的采樣信號組只有在重新設(shè)置采樣選擇寄存器后才可以進入采樣存儲器；選擇不同的采樣信號組進行存儲只需重新設(shè)置采樣選擇寄存器中的值，而無需對現(xiàn)場可編程門陣列設(shè)計進行重新編譯。
8.如權(quán)利要求7所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其特征在于 所述人機界面模塊接收輸出控制器送出的數(shù)據(jù)分為觸發(fā)狀態(tài)和采樣數(shù)據(jù)兩類；觸發(fā)狀態(tài)包括四種空閑狀態(tài)、等待觸發(fā)狀態(tài)、觸發(fā)后狀態(tài)和傳數(shù)狀態(tài)，其中空閑狀態(tài)為系統(tǒng)初始狀態(tài)； 等待觸發(fā)狀態(tài)表示片內(nèi)邏輯分析儀系統(tǒng)開始觸發(fā)前采樣并等待觸發(fā)條件的到來；觸發(fā)后狀態(tài)表示觸發(fā)條件滿足，繼續(xù)進行觸發(fā)后采樣；傳數(shù)狀態(tài)將觸發(fā)狀態(tài)數(shù)據(jù)和采樣數(shù)據(jù)按照數(shù)據(jù)傳輸幀的格式進行并串轉(zhuǎn)換后輸出。當所有采樣數(shù)據(jù)全部輸出后，觸發(fā)狀態(tài)重新回到空閑狀態(tài)開始新一輪采樣周期。為了使多次采樣過程中采樣數(shù)據(jù)不產(chǎn)生混疊，每次采樣前必須先用新數(shù)據(jù)對所有存儲單元進行刷新。
9.如權(quán)利要求7所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其特征在于 為了在人機界面模塊分辨所述觸發(fā)狀態(tài)和采樣數(shù)據(jù)并保證數(shù)據(jù)傳輸?shù)目煽啃?，現(xiàn)場可編程門陣列和上位機通過聯(lián)合測試行動組接口傳輸數(shù)據(jù)的協(xié)議為A)對片內(nèi)邏輯分析儀電路的數(shù)據(jù)發(fā)送端而言，輸出控制器對采樣數(shù)據(jù)和觸發(fā)狀態(tài)進行并串轉(zhuǎn)換并按照數(shù)據(jù)幀的格式進行組裝輸出。數(shù)據(jù)幀的幀頭用來標志數(shù)據(jù)幀的開始位。在進行采樣數(shù)據(jù)和觸發(fā)狀態(tài)的并串轉(zhuǎn)換的同時進行循環(huán)冗余校驗數(shù)據(jù)的計算，并將循環(huán)冗余校驗數(shù)據(jù)在幀尾輸出；CN 102541707 AB)對上位機接收端而言，上位機根據(jù)幀頭確定新一幀開始并開始按照順序接收后面的數(shù)據(jù)內(nèi)容。上位機將接收到的觸發(fā)狀態(tài)和采樣數(shù)據(jù)進行循環(huán)冗余校驗編碼，只有當上位機中計算得到的循環(huán)冗余校驗數(shù)據(jù)和接收到的循環(huán)冗余校驗數(shù)據(jù)相等時，才認為接收到的數(shù)據(jù)幀是有效幀，此時繼續(xù)對上位機接收到的數(shù)據(jù)幀進行解析，否則丟棄該數(shù)據(jù)幀；當接收的觸發(fā)狀態(tài)為空閑狀態(tài)、等待觸發(fā)狀態(tài)和觸發(fā)后狀態(tài)時，人機界面模塊實時顯示片內(nèi)邏輯分析儀的工作狀態(tài)；只有當接收到觸發(fā)狀態(tài)為傳數(shù)狀態(tài)時，才將接收到的數(shù)據(jù)作為采樣數(shù)據(jù)進行解析；當所有采樣深度個數(shù)據(jù)都被成功接收以后，人機界面模塊動態(tài)刷新接收到的采樣數(shù)據(jù)。
10.如權(quán)利要求7所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其特征在于包括步驟(a)通過人機界面模塊設(shè)置片內(nèi)邏輯分析儀參數(shù)；(b)根據(jù)片內(nèi)邏輯分析儀參數(shù)生成片內(nèi)邏輯分析儀電路，和待測模塊一起進行編譯并下載；(c)人機界面模塊控制聯(lián)合測試行動組時序?qū)χ噶罴拇嫫?、觸發(fā)條件寄存器及采樣選擇寄存器進行設(shè)置；(d)片內(nèi)邏輯分析儀電路對采樣信號進行采樣存儲，并將采樣數(shù)據(jù)和觸發(fā)狀態(tài)輸出到人機界面模塊進行顯示；(e)當需要添加其他分組的采樣信號或改變觸發(fā)條件時則跳到步驟(c)繼續(xù)調(diào)試。
11.如權(quán)利要求10所述的復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀工作方法，其特征在于所述步驟(d)包括步驟(dl)當觸發(fā)信號滿足觸發(fā)條件寄存器中的觸發(fā)條件時，將采樣選擇寄存器選擇的采樣信號存入現(xiàn)場可編程門陣列片內(nèi)存儲器塊；(d2)觸發(fā)狀態(tài)的改變通過人機界面模塊進行實時顯示； (d3)只有觸發(fā)狀態(tài)變?yōu)閭鲾?shù)狀態(tài)后，采樣數(shù)據(jù)才開始送到人機界面模塊； (d4)人機界面模塊接收到所有長度的采樣數(shù)據(jù)后顯示采樣數(shù)據(jù)； (d5)當片內(nèi)邏輯分析儀電路工作在連續(xù)模式下時重復(fù)步驟(d2)到步驟(d4)，否則本次采樣周期結(jié)束。
全文摘要
本發(fā)明公開了一種復(fù)用JTAG接口的FPGA片內(nèi)邏輯分析儀系統(tǒng)和方法，涉及現(xiàn)場可編程門陣列技術(shù)，用來實現(xiàn)現(xiàn)場可編程門陣列(FPGA)內(nèi)部信號的調(diào)試和觀測，主要包含復(fù)用的聯(lián)合測試行動組(JTAG)接口、可在線選擇不同采樣信號的片內(nèi)邏輯分析儀電路以及同時接收采樣信號和觸發(fā)狀態(tài)的人機界面模塊。本發(fā)明的有益之處在于，提供了一種復(fù)用聯(lián)合測試行動組接口的方法來實現(xiàn)片內(nèi)邏輯分析儀系統(tǒng)，通過在線選擇采樣信號降低了片內(nèi)邏輯分析儀系統(tǒng)對片內(nèi)采樣存儲器資源的需求，其中所需的存儲器資源數(shù)量和采樣信號組的數(shù)量成反比，并提出了一種可以實現(xiàn)聯(lián)合測試行動組分時傳輸采樣信號和觸發(fā)狀態(tài)信息的方法，提高了現(xiàn)場可編程門陣列調(diào)試的效率。
文檔編號G06F11/25GK102541707SQ201010588370
公開日2012年7月4日 申請日期2010年12月15日 優(yōu)先權(quán)日2010年12月15日
發(fā)明者楊海鋼, 譚宜濤 申請人:中國科學(xué)院電子學(xué)研究所