專利名稱：周期信號平衡電路與芯片布局時平衡周期信號的方法
技術領域：
本發(fā)明涉及一種在電路設計布局中使周期信號(clock signal)同步的電路及方 法，更明確地說，涉及一種在電路設計布局中控制同一數(shù)據(jù)流中的存儲元件皆能接收到同 步的周期信號以避免造成準備時間錯誤(setup time error)與維持時間錯誤(hold time error)而產(chǎn)生數(shù)據(jù)錯誤的電路及方法。
背景技術：
數(shù)字電路設計人員于設計數(shù)字電路時，通常假設所設計的數(shù)字電路中的周期信號 皆為同步。然而，在實際上將所設計的數(shù)字電路進行芯片布局時，計算機輔助設計人員需考 量從周期信號源經(jīng)由周期信號樹(clock tree)所產(chǎn)生的周期信號到達各元件的路徑所需 的時間以及這些路徑的阻抗，以平衡各元件所接收到的周期信號，意即各元件所接收到的 周期信號皆為同步。如此一來，計算機輔助設計人員在設計周期信號的走線(routing)時， 便需考慮每個周期信號樹的分枝的路徑所需的時間與阻抗是否足夠相近以避免元件接收 到有相位差的周期信號而產(chǎn)生準備時間錯誤(setup time error)與維持時間錯誤(hold time error)，而產(chǎn)生數(shù)據(jù)錯誤的情況。在先前技術中，有需多方法可以平衡周期信號樹的分枝，舉例來說，如Steiner tree。然而上述方法皆是將所有的周期信號樹的分枝考慮進來以讓所有周期信號樹的 分枝皆為同步。這些作法雖然可以平衡周期信號樹的分枝，然而對于屬于不同數(shù)據(jù)流 (data-flow)的元件來說，由于這些元件屬于不同數(shù)據(jù)流，即使所接收的周期信號不同步， 也不會造成數(shù)據(jù)錯誤的情況。因此先前技術的作法反而是一種過度考慮(overkill)的方 法，不但增加走線的成本，亦會過度增加緩沖器的數(shù)目，而造成使用者的不便。

發(fā)明內(nèi)容
本發(fā)明提供一種周期信號平衡電路，用來同步一第一周期信號與一第二周期信號 同步。該周期信號平衡電路包含一緩沖增益控制電路以及一可調增益緩沖電路。該緩沖增 益控制電路比較該第一周期信號與該第二周期信號，用以產(chǎn)生一緩沖增益。該可調增益緩 沖電路耦合至該緩沖增益控制電路，其中該可調增益緩沖電路接收一第三周期信號，并根 據(jù)該緩沖增益的振幅，調整該第三周期信號的時間，并輸出已調整的該第三周期信號。本發(fā)明另提供一種于芯片布局時平衡周期信號的方法。該方法包含取得一芯片的 一數(shù)據(jù)流信息、根據(jù)該數(shù)據(jù)流信息，選擇一第一數(shù)據(jù)流，以及對牽涉該第一數(shù)據(jù)流的一第一 暫存器所接收的一第一周期信號與牽涉該第一數(shù)據(jù)流的一第二暫存器所接收的一第二周 期信號進行同步。其中該第一暫存器所處理的數(shù)據(jù)被直接傳送至該第二暫存器或僅經(jīng)由一 邏輯組合電路傳送至該第二暫存器。其中該第一數(shù)據(jù)流與該數(shù)據(jù)流信息中所包含的其他數(shù) 據(jù)流不相關。


圖1為說明本發(fā)明的周期信號平衡電路的示意圖。 圖2為說明本發(fā)明的可調增益緩沖電路的示意圖。 圖3為說明本發(fā)明的緩沖增益控制器的示意圖。 圖4為說明本發(fā)明的周期信號平衡電路應用于芯片布局時的示意圖。 圖5為說明周期信號樹的示意圖。圖6為說明本發(fā)明所提供對于同一數(shù)據(jù)流的周期信號進行平衡的示意圖, 圖7為說明本發(fā)明的于芯片布局中平衡周期信號的方法的流程圖。主要元件符號說明100、611、612、613、614周期信號平衡電路110緩沖增益控制電路120可調增益緩沖電路111相位檢測器112緩沖增益控制器1121電流控制器1122電荷幫浦1123強度計數(shù)器500周期信號樹701 --705步驟121 --12N、Bi B9緩沖器I1J2輸入端0輸出端SUP上升信號Sdn下降信號SCN緩沖增益CLK1 CLK10、CLK0, CLKs周期信號VDD>VSS電壓源Qll~QNI、Qi2 Qffi、Qi3 QN3、晶體管Ql4-QN4INV0, INVN反相器Ιχ電流Vx電壓FF1 ^FF8觸發(fā)器G1、G2、G3數(shù)據(jù)流PLL鎖相回路電路
具體實施例方式
有鑒于此，本發(fā)明提出一種平衡周期信號樹分枝的方法，針對同一數(shù)據(jù)流中的元 件，將其所接收的周期信號同步，以避免產(chǎn)生準備時間錯誤與維持時間錯誤，同時可降低整6體平衡周期信號樹分枝的成本。請參考圖1。圖1為說明本發(fā)明的周期信號平衡電路100的示意圖。如圖1所示， 周期信號平衡電路100包含緩沖增益控制電路110以及可調增益緩沖電路120。緩沖增益 控制電路110用來比較周期信號CXK1與CLKtj的相位，以據(jù)以輸出緩沖增益S。N，其中緩沖增 益S。N可為N位?？烧{增益緩沖電路120根據(jù)所接收的緩沖增益S。N的大小，將所接收的周 期信號CLK2緩沖，并輸出周期信號CLIV此外，周期信號CLK1與CLK2為由同一周期信號源 所產(chǎn)生，而由于周期信號CLK1與CLK2在芯片布局中走線的差異，兩者的相位會有些許差異。緩沖增益控制電路110包含相位檢測器111與緩沖增益控制器112。相位檢測器 111包含輸入端Ip I2以及輸出端Op 02。相位檢測器111的輸入端I1用來接收周期信號 CLK1 ；相位檢測器111的輸入端I2用來接收周期信號CLKtj ；相位檢測器111的輸出端O1用 來輸出上升信號；相位檢測器111的輸出端O2用來輸出下降信號SDN。當周期信號CLK1 的相位領先于周期信號CLKtj時，相位檢測器111輸出上升信號Sup ；當周期信號CLK1的相位 落后于周期信號CLKtj時，相位檢測器111輸出下降信號^in ；當周期信號CLK1與周期信號 CLK0同相時，相位檢測器111不輸出上升信號與下降信號SDN。緩沖增益控制器112包含輸入端Ip I2以及輸出端0。緩沖增益控制器112的輸 入端I1用來接收上升信號Sup ；緩沖增益控制器112的輸入端I2用來接收下降信號Sdn ；緩 沖增益控制器112的輸出端0用來輸出緩沖增益S。N。當緩沖增益控制器112接收到上升信 號時，緩沖增益控制器112所輸出的緩沖增益5。,上升(數(shù)值變大)；當緩沖增益控制器 112接收到下降信號^in時，緩沖增益控制器112所輸出的緩沖增益3。,下降(數(shù)值變小)； 當緩沖增益控制器112未接收到上升信號Sup或下降信號Sdn時，緩沖增益控制器112所輸 出的緩沖增益Scn維持不變(數(shù)值維持不變)?？烧{增益緩沖電路120根據(jù)緩沖增益、的大小，調整其輸出的周期信號CLKq的 電流。當緩沖增益越大，則可調增益緩沖電路120所輸出的電流越大(意即驅動能力較 強，所輸出的周期信號CLKtj較快)；當緩沖增益S。N越小，則可調增益緩沖電路120所輸出的 電流越小(意即驅動能力較弱，所輸出的周期信號CLKtj較慢)。以下將說明可調增益緩沖 電路120的工作原理。請參考圖2。圖2為說明本發(fā)明的可調增益緩沖電路120的示意圖。如圖2所示， 可調增益緩沖電路120包含N個緩沖器121 12N以及一反相器INVtl,且每個緩沖器具有 相同的電路架構。舉例來說，緩沖器121包含晶體管Qn、Q12、Q13與Q14,以及一反相器INV115 反相器INV1用來接收緩沖增益S。N的一緩沖增益位Sraa)并輸出緩沖增益位Sam)的反相信 號。晶體管Q11的第一端(源極)耦接于電壓源Vdd (提供電壓Vdd)；晶體管Q11的第二端(漏 極)耦接于晶體管Q12的第一端(源極)；晶體管Q11的控制端(柵極)耦接于反相器INVtl 的輸出端，用來接收周期信號CLK2的反相信號。晶體管Q12的第一端(源極)耦接于晶體 管Q11的第二端；晶體管Q12的第二端(漏極)耦接于晶體管Q13的第二端(漏極)；晶體管 Q12的控制端(柵極)耦接于反相器INV1的輸出端，用來接收緩沖增益位、(1)的反相信號。 晶體管A3的第一端(源極)耦接于晶體管Q14的第二端(漏極)；晶體管Q13的第二端(漏 極)耦接于晶體管Q12的第二端；晶體管Q13的控制端(柵極)耦接于反相器INV1的輸入端， 用來接收緩沖增益位、ω。晶體管Q14的第一端(源極)耦接于電壓源Vss (提供電壓Vss， 如一地端)；晶體管Q14的第二端(漏極)耦接于晶體管Q13的第一端；晶體管Q14的控制端(柵極)耦接于反相器INVtl的輸入端，用來接收周期信號CLK2。等效上來說，晶體管Q11的控制端與晶體管Q14的控制端作為緩沖器121的輸入端， 用來接收周期信號CLK2 ；晶體管Q12的第二端與晶體管Q13的第二端作為緩沖器121的輸出 端，用來輸出緩沖后的周期信號CLKy緩沖增益位Sam)用來控制緩沖器121是否要輸出緩 沖后的周期信號CLKy舉例來說，當緩沖增益位S。N(1)代表「關閉」(如邏輯0)，則緩沖器 121關閉不輸出緩沖后的周期信號CLKtj ；當緩沖增益位^a)代表「開啟」(如邏輯1)，則緩 沖器121開啟以輸出緩沖后的周期信號CLKy此外，各緩沖器121 12N的輸出端皆耦接在一起。設每個緩沖器121 12N于 開啟時輸出電流為IP。當緩沖器121 12N中只有1個緩沖器開啟時(意即SCN(1) Sam 中只有1個表示開啟)，則緩沖后的周期信號CLKtj具有Ip大小的電流；當緩沖器121 12N 中只有2個緩沖器開啟時(意即、ω Scmw中只有2個表示開啟)，則緩沖后的周期信號 CLKtj具有2ΙΡ大小的電流；當緩沖器121 12Ν中有N個緩沖器開啟時(意即^m) S浦 皆表示開啟)，則緩沖后的周期信號CLKtj具有NX Ip大小的電流。如此一來，可調增益緩沖電 路120便可根據(jù)代表「開啟」的緩沖增益位數(shù)，來調整輸出的周期信號CLKtj的電流大小，以 進而調整輸出的周期信號CLKJA相位。更明確地說，通過本發(fā)明的緩沖增益控制電路110， 來比較周期信號CLK1與CLKtj的相位，進而控制緩沖增益S。N中表示「開啟」的位數(shù)，以調整 可調增益緩沖電路120的輸出電流大小，使得最后輸出的周期信號CLKtj能與周期信號CLK1 同相。請參考圖3。圖3為說明本發(fā)明的緩沖增益控制器112的示意圖。如圖3所示，緩 沖增益控制器112包含電流控制器1121、電荷幫浦(charge pump) 1122，以及一強度計數(shù)器 1123。電荷幫浦1122包含一電容C，其上載有電壓Vx。電流控制器1121根據(jù)上升信號Sup 與下降信號^in，來汲取/提供一預定大小為Ix的電流至電荷幫浦1122，以調整電壓Vx。更 明確地說，當電流控制器1121接收到上升信號時，電流控制器1121提供電流Ix至電荷 幫浦1122，以提升電壓Vx ；當電流控制器1121接收到下降信號Sdn時，電流控制器1121從 電荷幫浦1122汲取電流Ix，以降低電壓Vx。強度計數(shù)器1123根據(jù)電壓Vx的大小，輸出緩 沖增益、。也就是說，當電壓Vx越大，則緩沖增益、表示「開啟」的位數(shù)越多；當電壓Vx 越小，則緩沖增益S。N表示「開啟」的位數(shù)越少。請參考圖4。圖4為說明本發(fā)明的周期信號平衡電路100應用于芯片布局時的示 意圖。本發(fā)明可應用于同一數(shù)據(jù)流的任兩相鄰的存儲元件(暫存器)之間。由于暫存器的 實施例不勝枚舉，如觸發(fā)器、鎖存器...等。在本發(fā)明中，僅舉觸發(fā)器為實施例以方便說明， 然其余暫存器的實施例皆可應用于本發(fā)明中。在圖4中，觸發(fā)器FF1與FF2屬于同一數(shù)據(jù)流 且為相鄰，意即在觸發(fā)器FF1與FF2之間，除了組合邏輯電路之外，并沒有其他的觸發(fā)器。本 發(fā)明的周期信號平衡電路100即用來平衡觸發(fā)器FF1與FF2所接收的周期信號，以使觸發(fā)器 FF1與FF2所接收的周期信號同步。如圖4所示，周期信號CLK1除傳送給觸發(fā)器FF1之外， 還傳送給緩沖增益控制電路110 ；周期信號CLKtj除傳送給觸發(fā)器FF2之外，還傳送給緩沖增 益控制電路110。如此，緩沖增益控制電路110便可根據(jù)周期信號CLK1與CLKtj的相位差，控 制可調增益緩沖電路120的緩沖增益S。N，以使最后輸出的周期信號CLKtj能與周期信號CLK1 同步，意即觸發(fā)器FF1與FF2所接收的周期信號CLK1與CLKtj能同步，而不會產(chǎn)生準備時間錯 誤與維持時間錯誤，而可調增益緩沖電路120便可將周期信號CLK2,根據(jù)所接收的緩沖增益Scn的大小，輸出與周期信號CLK1同相的周期信號CLIV請參考圖5。圖5為說明周期信號樹500的示意圖。如圖5所示，周期信號樹500 可由一周期信號源CLKs,經(jīng)過各層緩沖器以進行分支(fan out)。周期信號源CLKs可由芯 片中的鎖相回路(Phase Lock Loop,PLL)電路來提供，而各緩沖器設定可分支的數(shù)目為2， 如此以形成圖5所示的周期信號樹500。更明確地說，周期信號樹500可分為五級。緩沖器 B1位于第一級、緩沖器化與 位于第二級、緩沖器B4與&以及周期信號CLK1與CLKltl位于 第三級、緩沖器 B9位于第四級、周期信號CLK2 CLK9位于第五級。周期信號源CLKs通 過第一級緩沖器B1緩沖并分支給第二級緩沖器化與 。第二級緩沖器化與 再將所接收 到的周期信號分支，以分別提供給第三級緩沖器B4與&并產(chǎn)生第三級的周期信號CLK1與 CLK100第三級緩沖器B4與&再分支以分別提供給第四級緩沖器B6 B9。緩沖器 B9 據(jù)以分別產(chǎn)生第五級的周期信號CLK2 CLK9。請參考圖6。圖6為說明本發(fā)明于芯片布局時所提供對于同一數(shù)據(jù)流的周期信號 進行平衡的示意圖。設觸發(fā)器FF1 FF3屬于同一數(shù)據(jù)流G1、觸發(fā)器FF4 FF6屬于同一數(shù) 據(jù)流&、觸發(fā)器FF7 FF8屬于同一數(shù)據(jù)流( ，且觸發(fā)器FF1 FF8的位置(placement)已 為固定，因此本發(fā)明可選擇性地僅需對同一數(shù)據(jù)流中相鄰的觸發(fā)器所接收的周期信號，來 進行平衡(同步)的動作。如圖6所示，本發(fā)明分別設置周期信號平衡電路611、612、613 與614，其功能與前述周期信號平衡電路100相同，意即緩沖器B3、B5、B6與&皆須使用本發(fā) 明所公開的可調增益緩沖電路120，而其余緩沖器Bi、B2、B4、B7與B9僅需使用一般的緩沖器 即可。如此一來，在同一數(shù)據(jù)流且相鄰的觸發(fā)器之間，由于有周期信號平衡電路611 614 的設置，便不會有準備時間錯誤與維持時間錯誤的情況發(fā)生。此外，電路在經(jīng)由本發(fā)明的 周期信號平衡電路的設置后，計算機輔助設計人員對于周期信號的走線方式便不需過多考 慮，如考慮周期信號所經(jīng)過緩沖器的數(shù)目、周期信號的走線長度...等，而能夠讓計算機輔 助設計人員能夠更方便地設計周期信號的走線。請繼續(xù)參考圖6。以下將更進一步解釋圖6中設置本發(fā)明的周期信號平衡電路100 的規(guī)則以及原理。在數(shù)據(jù)流G1中，觸發(fā)器FF1與FF2接收從同一個緩沖器B6所產(chǎn)生的周期 信號CLK2與CLK3,因此于觸發(fā)器FF1與FF2之間并不需設置周期信號平衡電路。然而由于 觸發(fā)器FF2與FF3所接收的周期信號為從不同的緩沖器產(chǎn)生(觸發(fā)器FF2接收緩沖器 所 產(chǎn)生的周期信號CLK3、觸發(fā)器FF3接收緩沖器B7所產(chǎn)生的周期信號CLK4)，因此本發(fā)明需將 觸發(fā)器FF2與FF3之間的周期信號進行平衡，意即將緩沖器$所產(chǎn)生的周期信號CLK4輸入 周期信號平衡電路613中的緩沖增益控制電路110，同時并將緩沖器~設為可調增益緩沖 電路120，如此以平衡觸發(fā)器FF2所接收的周期信號CLK3與觸發(fā)器FF3所接收的周期信號 CLK4。在數(shù)據(jù)流(；2中，觸發(fā)器FF4與FF6接收從同一個緩沖器&所產(chǎn)生的周期信號CLK6與 CLK7,而觸發(fā)器FF5接收從緩沖器B7所產(chǎn)生的周期信號CLK5,因此本發(fā)明需將觸發(fā)器FF5與 FF6之間的周期信號進行平衡，意即將緩沖器&所產(chǎn)生的周期信號CLK7輸入周期信號平衡 電路614中的緩沖增益控制電路110，同時并將緩沖器&設為可調增益緩沖電路120，如此 以平衡觸發(fā)器FF5所接收的周期信號CLK5與觸發(fā)器FF6所接收的周期信號CLK7。此外，由于 緩沖器&所產(chǎn)生的周期信號CLK6與CLK7已與緩沖器B7所產(chǎn)生的周期信號CLK5平衡，因此 觸發(fā)器FF4與FF5所接收到的周期信號CLK6與CLK5實際上也會是平衡的，而不會有不同步 的問題。在數(shù)據(jù)流G3中，觸發(fā)器FF7與FF8接收從同一個緩沖器B9所產(chǎn)生的周期信號CLK8與CLK9,因此于觸發(fā)器FF7與FF8之間并不需設置周期信號平衡電路，意即緩沖器B9僅使用 一般的緩沖器即可。此外，為了避免周期信號樹中位于后級的周期信號相位差異太大而使得在加入本 發(fā)明的周期信號平衡電路之后能夠拉近的相位有限，本發(fā)明較佳地先平衡在周期信號樹中 位于前級的周期信號。如圖6所示，周期信號平衡電路611與612的作用即是先將位于周 期信號樹中前級的周期信號平衡，因此才會將緩沖器I設為可調增益緩沖電路120并于周 期信號平衡電路611中設置緩沖增益控制電路110、將緩沖器 設為可調增益緩沖電路120 并于周期信號平衡電路612中設置緩沖增益控制電路110。然若周期信號樹后級的周期信 號相位問題不是很嚴重，則周期信號平衡電路611與612便可省略而將緩沖器 與&設為 一般的緩沖器即可。請參考圖7。圖7為說明本發(fā)明的于芯片布局中平衡周期信號的方法700的流程 圖。步驟說明如下步驟701 取得一芯片所設計的數(shù)據(jù)流信息，進行步驟702 ；步驟702 根據(jù)所取得的數(shù)據(jù)流信息，選定該數(shù)據(jù)流信息中的一第一數(shù)據(jù)流，進行 步驟703 ；步驟703 針對該第一數(shù)據(jù)流相關的暫存器，平衡這些暫存器所接收的周期信號， 進行步驟704 ；步驟704 判斷該數(shù)據(jù)流信息中是否所有數(shù)據(jù)流所對應的暫存器所接收的周期信 號皆已被平衡過；若是，進行步驟705 ；若否，回到步驟702 ；步驟705:結束。在步驟702中，計算機輔助設計人員可根據(jù)所取得的數(shù)據(jù)流信息，將數(shù)據(jù)流分組 成各個互不相關的數(shù)據(jù)流。也就是說，在步驟702中所選定的第一數(shù)據(jù)流，其數(shù)據(jù)流向僅于 該第一數(shù)據(jù)流所牽涉到的暫存器而不會流向其他數(shù)據(jù)流所牽涉到的暫存器，意即第一數(shù)據(jù) 流所牽涉到的暫存器可以與其他數(shù)據(jù)流分隔開來，以進行平衡周期信號的評估。
在步驟703中，本發(fā)明的方法700會對同一數(shù)據(jù)流中相鄰的暫存器，設置對應的周 期信號平衡電路100，以解決相鄰暫存器由于周期信號不同步而產(chǎn)生的準備時間錯誤與維 持時間錯誤的問題。相鄰暫存器于本發(fā)明的定義為兩者之間的數(shù)據(jù)流并沒有經(jīng)過另外一個 暫存器，而是只有組合邏輯電路設置于相鄰暫存器之間，或者前一級暫存器所處理的數(shù)據(jù) 直接傳送至下一級暫存器。然而，如果相鄰暫存器接收從同一個緩沖器產(chǎn)生的周期信號，則 可不需進行平衡，如前述圖6的相關描述。此外，在步驟703中，本發(fā)明的方法700僅會對屬于同一數(shù)據(jù)流的暫存器所接收的 周期信號進行平衡，意即若兩暫存器不屬于同一數(shù)據(jù)流(兩暫存器所處理的數(shù)據(jù)不會互相 影響)，則本發(fā)明的方法700便不會對該兩暫存器所接收的周期信號進行平衡。綜上所述，根據(jù)本發(fā)明所提供的周期信號平衡電路與方法，可以有效地避免暫存 器產(chǎn)生準備時間錯誤與維持時間錯誤，同時又不會使得周期信號的走線過于復雜，且可以 有效地減少用來延遲的緩沖器的數(shù)目，如此便可簡化計算機輔助設計人員在針對周期信號 走線時的復雜程度，提供給使用者更大的便利性。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求書所做的均等變化與修 飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種周期信號平衡電路，用來同步一第一周期信號與一第二周期信號同步，該周期 信號平衡電路包含一緩沖增益控制電路，比較該第一周期信號與該第二周期信號，用以產(chǎn)生一緩沖增益；以及一可調增益緩沖電路，耦合至該緩沖增益控制電路，其中該可調增益緩沖電路接收一 第三周期信號，并根據(jù)該緩沖增益的振幅，調整該第三周期信號的時間，并輸出已調整的該 第三周期信號。
2.如權利要求1所述的周期信號平衡電路，其中該緩沖增益控制電路包括一相位檢測 器，用來比較該第一周期信號與該第二周期信號的相位以據(jù)以輸出一上升信號或一下降信 號；以及一緩沖增益控制器，耦合至該相位檢測器，用來根據(jù)該上升信號或該下降信號，產(chǎn) 生該緩沖增益。
3.如權利要求2所述的周期信號平衡電路，其中該可調增益緩沖電路包括多個緩沖 器，其中該多個緩沖器中的每個緩沖器的輸入端用來接收該第三周期信號，該每個緩沖器 的輸出端相互耦接以輸出已調整的該第三周期信號；其中該可調增益緩沖電路根據(jù)該緩沖 增益的大小控制該多個緩沖器開啟的數(shù)目；其中該第一周期信號與該第三周期信號由同一 周期信號源所產(chǎn)生；其中該第一暫存器所處理的數(shù)據(jù)與該第二暫存器相關；其中該第一暫 存器輸出的數(shù)據(jù)僅通過一組合邏輯電路傳送至該第二暫存器。
4.如權利要求2所述的周期信號平衡電路，其中當該第一周期信號的相位領先于該第 二周期信號的相位時，該相位檢測器輸出該上升信號；當該第一周期信號的相位落后于該 第二周期信號的相位時，該相位檢測器輸出該下降信號。
5.如權利要求2所述的周期信號平衡電路，其中當該緩沖增益控制器接收到該上升信 號時，該緩沖增益上升；當該緩沖增益控制器接收到該下降信號時，該緩沖增益下降。
6.如權利要求3所述的周期信號平衡電路，其中該多個緩沖器的數(shù)目為N，該緩沖增益 包含N位；當該緩沖增益上升時，該N位中表示開啟的數(shù)目上升；當該緩沖增益下降時，該N 位中表示開啟的數(shù)目下降。
7.如權利要求6所述的周期信號平衡電路，其中該緩沖增益控制器包含一電流控制器，用來根據(jù)該上升信號或該下降信號，產(chǎn)生或汲取一預定電流；一電荷幫浦，耦接于該電流控制器，其上載有一電壓；一強度計數(shù)器，用來根據(jù)該電壓的大小，輸出該緩沖增益，其中該緩沖增益的該N位中 表示開啟的數(shù)目與該電壓有關；其中當該電流控制器接收到該上升信號時，該電流控制器以該預定電流對該電荷幫浦 充電以提升該電壓；其中當該電流控制器接收到該下降信號時，該電流控制器以該預定電流對該電荷幫浦 放電以降低該電壓。
8.如權利要求6所述的周期信號平衡電路，其中該可調增益緩沖電路還包含一第一反 相器，用來接收該第三周期信號并據(jù)以產(chǎn)生該第三周期信號的反相信號。
9.如權利要求6所述的周期信號平衡電路，其中該N個緩沖器的每個緩沖器包含一第二反相器，用來接收該緩沖增益的一對應位并據(jù)以輸出該對應位的反相信號；一第一晶體管，包含一第一端，耦接于一第一電壓源； 一第二端；以及一控制端，耦接于該第一反相器的輸出端，以接收該第三周期信號的反相信號； 一第二晶體管，包含一第一端，耦接于該第一晶體管的該第二端； 一第二端，用來作為該緩沖器的輸出端；以及一控制端，耦接于該第二反相器的輸出端，用來接收該緩沖增益的該對應位的反相信號；一第三晶體管，包含Λ-Λ-上山一弟一兄而；一第二端，耦接于該第二晶體管的該第二端；以及一控制端，耦接于該第二反相器的輸入端，用來接收該緩沖增益的該對應位；以及一第四晶體管，包含一第一端，耦接于一第二電壓源；一第二端，耦接于該第三晶體管的該第一端；以及一控制端，耦接于該第一反相器的輸入端，用來接收該第三周期信號；其中當該緩沖增益的該對應位表示開啟時，該緩沖器開啟以輸出該第三周期信號；其中當該緩沖增益的該對應位表示關閉時，該緩沖器關閉以不輸出該第三周期信號；其中該第二電壓源為一地端。
10.一種于芯片布局時平衡周期信號的方法，包含 取得一芯片的一數(shù)據(jù)流信息；根據(jù)該數(shù)據(jù)流信息，選擇一第一數(shù)據(jù)流；以及對牽涉該第一數(shù)據(jù)流的一第一周期信號與牽涉該第一數(shù)據(jù)流的一第二暫存器所接收 的一第二周期信號進行同步；其中該第一暫存器所處理的數(shù)據(jù)被直接傳送至該第二暫存器或僅經(jīng)由一邏輯組合電 路傳送至該第二暫存器；其中該第一數(shù)據(jù)流與該數(shù)據(jù)流信息中所包含的其他數(shù)據(jù)流不相關。
11.如權利要求10所述的方法，其中對牽涉該第一數(shù)據(jù)流的該第一暫存器所接收的該 第一周期信號與牽涉該第一數(shù)據(jù)流的該第二暫存器所接收的該第二周期信號進行同步包 含接收一第三周期信號，并以一第一可調增益緩沖電路進行緩沖以產(chǎn)生該第二周期信 號；以及以一第一相位檢測器，比較該第一周期信號與該第二周期信號，以調整該第一可調增 益緩沖電路的一緩沖增益；其中該第一周期信號與該第三周期信號由同一周期信號源所產(chǎn)生。
12.如權利要求11所述的方法，其中以該第一相位比較器比較該第一周期信號與該第 二周期信號，以調整該第一可調增益緩沖電路的該緩沖增益包含當該第一周期信號的相位領先于該第二周期信號時，提升該緩沖增益以提升該第一可 調增益緩沖電路的輸出電流；以及當該第一周期信號的相位落后于該第二周期信號時，降低該緩沖增益以降低該第一可 調增益緩沖電路的輸出電流。
13.如權利要求12所述的方法，還包含對牽涉該第一數(shù)據(jù)流的該第二暫存器所接收的該第二周期信號與牽涉該第一數(shù)據(jù)流 的一第三暫存器所接收的一第四周期信號進行同步；其中該第二暫存器所處理的數(shù)據(jù)被直接傳送至該第三暫存器或僅經(jīng)由一邏輯組合電 路傳送至該第三暫存器。
14.如權利要求13所述的方法，其中對牽涉該第一數(shù)據(jù)流的該第二暫存器所接收的該 第二周期信號與牽涉該第一數(shù)據(jù)流的該第三暫存器所接收的該第四周期信號進行同步包 含接收一第五周期信號，并以一第二可調增益緩沖電路進行緩沖以產(chǎn)生該第四周期信 號；以及以一第二相位檢測器，比較該第二周期信號與該第四周期信號，以調整該第二可調增 益緩沖電路的一緩沖增益；其中該第一周期信號、該第三周期信號與該第五周期信號由同一周期信號源所產(chǎn)生。
15.如權利要求14所述的方法，其中以該第二相位比較器比較該第二周期信號與該第 四周期信號，以調整該第二可調增益緩沖電路的該緩沖增益包含當該第二周期信號的相位領先于該第四周期信號時，提升該緩沖增益以提升該第二可 調增益緩沖電路的輸出電流；以及當該第二周期信號的相位落后于該第四周期信號時，降低該緩沖增益以降低該第二可 調增益緩沖電路的輸出電流。
16.如權利要求10所述的方法，其中該第一周期信號與該第二周期信號非為由同一緩 沖器所產(chǎn)生。
全文摘要
周期信號平衡電路與芯片布局時平衡周期信號的方法。該方法包含取得一芯片的一數(shù)據(jù)流信息、根據(jù)該數(shù)據(jù)流信息，選擇一第一數(shù)據(jù)流，以及對牽涉該第一數(shù)據(jù)流的一第一暫存器所接收的一第一周期信號與牽涉該第一數(shù)據(jù)流的一第二暫存器所接收的一第二周期信號進行同步。其中該第一暫存器所處理的數(shù)據(jù)被直接傳送至該第二暫存器或僅經(jīng)由一邏輯組合電路傳送至該第二暫存器。其中該第一數(shù)據(jù)流與該數(shù)據(jù)流信息中所包含的其他數(shù)據(jù)流不相關。
文檔編號G06F17/50GK102054060SQ20091020798
公開日2011年5月11日 申請日期2009年11月4日 優(yōu)先權日2009年11月4日
發(fā)明者高得畬 申請人:普誠科技股份有限公司