專利名稱：微控制器波形發(fā)生的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子裝置，更確切地說，還涉及采用微控制器的波 形發(fā)生。
背景技術(shù)：
經(jīng)常需要用微控制器以可預(yù)測的時序和/或頻率產(chǎn)生連續(xù)的位組合格式(bit pattern)。遺憾地是，作為中央處理單元(CPU)指 令執(zhí)行的直接結(jié)果，這種期望格式的發(fā)生經(jīng)常是不現(xiàn)實的，這是因為 CPU指令時序變化、較高優(yōu)先CPU任務(wù)、異步中斷服務(wù)或類似的原因。 實際上，操作系統(tǒng)和許多微控制器應(yīng)用的其它開銷任務(wù)經(jīng)常阻礙用 CPU進行直接連續(xù)位組合格式的發(fā)生。因此，需要對這個領(lǐng)域的進一步改進。發(fā)明內(nèi)容本發(fā)明的一個實施例是一種獨特的用于產(chǎn)生位組合格式的電子 裝置。本發(fā)明的另一個實施例包括用微控制器產(chǎn)生波形的獨特的裝 置、方法、系統(tǒng)和設(shè)備。進一步的實施例包括提供一種微控制器集成電路，該微控制器 集成電路包括可編程處理器、與處理器操作性耦接的嵌入式存儲器、 與處理器和存儲器操作性耦接的波形控制電路、以及用于耦接到外部 電路的若干端子。依照處理器所執(zhí)行的編程，波形位組合格式被存儲 在存儲器中。根據(jù)指定的時序，波形電路通過一個或多個端子控制存 儲器中所存儲的波形位組合格式的同步傳送。在此傳送過程中，處理 器可以執(zhí)行一個不同處理的指令序列。更進一步的實施例包括提供具有可編程處理器的微控制器集 成電路、嵌入式存儲器、波形控制電路、以及若干輸入/輸出管腳；用處理器執(zhí)行第一指令序列；通過一個或多個管腳啟動存儲器中所存 儲的波形位組合格式的傳送并控制傳送的時序；以及在此傳送過程 中，處理器執(zhí)行第二指令序列。而另一個實施例針對一種設(shè)備，該設(shè)備包括微控制器集成電 路裝置，該微控制器集成電路裝置包括嵌入式存儲器、與存儲器操作 性耦接的波形控制電路、若干輸入/輸出管腳、以及可編程處理器。 每個輸入/輸出管腳均被構(gòu)成用來在存儲器和至少一個不同的嵌入式 裝置之間可選擇地切換。處理器包括這樣的裝置，該裝置執(zhí)行第一指 令序列用以把波形位組合格式存儲在嵌入式存儲器中以及給波形位 組合格式指定時序。波形電路包括這樣的裝置，當(dāng)處理器執(zhí)行第二指 令序列用以進行一個不同處理時，根據(jù)時序，該裝置通過一個或多個 輸入/輸出管腳控制存儲器中所存儲的波形位組合格式的同步傳送。本發(fā)明的一個目的是提供獨特的用于產(chǎn)生位組合格式的電子裝置。本發(fā)明的另一個目的是提供獨特的裝置、方法、系統(tǒng)或設(shè)備以 通過微控制器產(chǎn)生波形。通過本文所包括的描述和圖表，本發(fā)明的進一步的目的、實施 例、形式、特征、好處和優(yōu)點將變得明確。


圖1是電子裝置系統(tǒng)的框圖。圖2是對應(yīng)于圖1的系統(tǒng)的操作的流程圖。
具體實施方式
由于在很多不同的形式中可以體現(xiàn)本發(fā)明，為了加速對本發(fā)明 的理論的理解，現(xiàn)在參考圖中所示出的實施例，以及使用具體的語言 來描述相同的內(nèi)容。然而，應(yīng)該理解，這并不意味著限制本發(fā)明的范 圍。在所述的實施例中，任何的改變和進一步的改進、以及在此所述 的本發(fā)明的理論的任何進一步的應(yīng)用都會被本發(fā)明所涉及領(lǐng)域的技 術(shù)人員認為是正常發(fā)生的。本發(fā)明的一個實施例針對微控制器集成電路，該微控制器集成 電路包括與處理器操作性耦接的嵌入式存儲器、與存儲器操作性耦接 的波形控制邏輯、以及可編程處理器。該處理器執(zhí)行第一處理，該處 理包括以指定的波形傳送時序，把波形位組合格式存儲到嵌入式存儲 器中。在波形邏輯的控制下，通過一個或多個端子執(zhí)行來自存儲器的 波形位組合格式的傳送。當(dāng)傳送發(fā)生時，處理器執(zhí)行不同處理。圖1描述了本發(fā)明的采用電子裝置系統(tǒng)20的形式的另一實施例。系統(tǒng)20包括微控制器集成電路22，微控制器集成電路22是固 態(tài)的并且可以使用標(biāo)準的照相平版印刷技術(shù)制造。微控制器電路22 定義了微控制器24，微控制器24包括可操作來執(zhí)行多種微控制器操 作的嵌入式電路。該嵌入式電路包括處理器30、中斷控制邏輯32、 輸入/輸出結(jié)構(gòu)寄存器34、以及其它嵌入式裝置36。處理器30屬于 可編程類型，其執(zhí)行復(fù)雜指令集計算(CISC)類型、精簡指令集計算 (RISC)類型、或本領(lǐng)域的技術(shù)人員能想到的其它不同類型的指令序 列。在一種形式中，指令經(jīng)由局域總線被存儲在與處理器30耦接的 存儲器中。這種存儲器可包括靜態(tài)隨機存儲器(SR認)、永久性閃速 存儲器、動態(tài)隨機存儲器(DRAM)、和/或本領(lǐng)域的技術(shù)人員能想到 的其它類型。中斷控制邏輯32管理與微控制器24相關(guān)的內(nèi)部和外部中斷， 以及通過適合的內(nèi)部總線，與處理器30耦接。裝置36包括任何各種標(biāo)準的輸入裝置、輸出裝置、輸入/輸出 (I/O)裝置和/或不同的專用電路裝置。裝置36可以包括一個或多 個計時器、實時時鐘、模數(shù)(A/D)轉(zhuǎn)換器、數(shù)模(D/A)轉(zhuǎn)換器、通 用異步收發(fā)/傳輸器(UART)接口和/或各種其它串行通信接口、外部 中斷路徑、脈寬調(diào)制器或類似裝置，僅列舉了幾個?？梢允褂酶咚賰?nèi) 部總線把處理器30和裝置36耦接起來用以提供彼此間有選擇的雙向 通信。在這種形式的一種變化形式中，經(jīng)由接口電橋(未示出)，總 線被耦接到處理器30。飛利浦半導(dǎo)體型號LPC2114和LPC2124是包 括處理器、中斷控制邏輯、I/O以及各種類型可以被包括在微處理器 電路22中的專用嵌入式裝置的微控制器結(jié)構(gòu)的非限制性例子。微控制器24進一步包括波形發(fā)生電路40。電路40包括波形位 組合格式存儲器42以及通過總線38與處理器30耦接的波形控制邏 輯電路44。處理器30對存儲器42進行讀/寫訪問。用于編程和/或 處理器數(shù)據(jù)存儲的存儲器42和其它與處理器30耦接的存儲器可以相 同或不同，并且總線38和耦接到這樣的處理器存儲器、中斷控制邏 輯32、裝置36或類似裝置的總線可以相同或不同。波形邏輯44被 操作性地耦接到存儲器42用以提供對其的控制，而不增加明顯的沿 總線38的通信量。波形邏輯44包括至少一個計時器46，計時器46 以標(biāo)準的方式與處理器30的操作同步。例如，處理器30和計時器 46可以共用一個公用時鐘和/或不同的時基電路(未示出)。波形邏 輯44響應(yīng)于經(jīng)由總線38從處理器30所接收到的輸入，用以基于存 儲器42中所存儲的組合格式信息來控制波形發(fā)生的某些方面，此后， 連同圖2將詳細描述這個過程。微控制器24還包括若干共用的輸入/輸出管腳48，更具體地被 指定為管腳PO、 Pl、， PN;其中變量"N"涉及總共N+1個管腳。 每個管腳48被連接到管腳電平邏輯選擇塊50，在圖1中被指定為PIN SEL 0、 PIN SEL 1，…，以及PIN SEL N，其中，圖1中的垂直的省 略號代表管腳P2到管腳PN-1，以及塊PIN SEL 2到PIN SEL N-l。 還提供了標(biāo)號50a、 50b以及50c，用來更具體地分別表示塊PIN SEL 0、 PIN SEL 1以及PIN SEL N。每個塊50被配置用以從存儲器42中進行選擇，并且從其它裝 置36中選擇"x"個路徑，其中x是至少為1的整數(shù)值。還可以把塊 42的一些輸出、所有輸出或沒有任何輸出直接連接到輸入/輸出管 腳。基于一個寄存器34所存儲的且提供的選擇位輸入值，執(zhí)行在存 儲器42和裝置36之間的選擇，或"切換"，其中，選擇位輸入值是 由處理器30加載的。箭頭方向代表來自其它裝置36的輸出信號，應(yīng) 該明白，對于某些實施例， 一個或多個這種輸出信號可以作為輸入通 過管腳48，其中至少一部分管腳48在輸出操作和輸出操作之間是可 切換的。在一個確切的，非限制性的實施例中，管腳48的一些或全 部是一般用途的輸入/輸出類型的管腳。同樣地，在其它實施例中，管腳48的一些或全部可以被專用于僅輸出。可選地或附加地，可以 把至少"x"個路徑中的一些與存儲器或除了裝置36外的其它裝置(未 示出)聯(lián)系起來。管腳48對應(yīng)于微控制器電路22的端子52，端子 52可以被更確切地指定為與管腳P0、 Pl以及PN相對應(yīng)的端子52a、 52b以及52c。管腳48 (端子52)用于與微控制器集成電路22外部 的電路和/或信號路徑耦接。微控制器電路22外部的總線60被耦接到管腳48和電路裝置 62。總線60還被耦接到內(nèi)部數(shù)據(jù)鎖存器70。鎖存器70被嵌入在微 控制器集成電路22中。應(yīng)該理解的是鎖存器70可以被包括在裝置 36內(nèi)；然而，在圖1中，分離地示出用以保持清楚。而且，可以經(jīng) 由一般用途的輸入/輸出管腳或類似管腳提供從總線60和/或裝置62 到鎖存器70的輸入。鎖存器70還接收來自裝置62的輸入。在一個 特定的結(jié)構(gòu)中，裝置62包括存儲器，并且總線60用來從該外部存儲 器選通數(shù)據(jù)進入鎖存器70。圖2以流程圖的形式示出系統(tǒng)20的一種類型的操作過程120; 其中相同的標(biāo)號表示上述的相同特征。過程120以操作122開始。在 操作122中，處理器30執(zhí)行編程，包括一個具有指令序列的例程， 該指令序列以期望的時序/頻率關(guān)系通過一個或多個管腳48控制在 總線60上的期望波形的發(fā)生。不是在處理器30執(zhí)行的指令時直接從 指令產(chǎn)生這種波形，而是利用波形發(fā)生電路40。更具體地說，處理 器30所執(zhí)行的例程經(jīng)由總線38控制數(shù)據(jù)在存儲器42中的存儲。該 數(shù)據(jù)提供了將被傳送到總線60上的波形位組合格式。在一個非限制 的應(yīng)用中，這種波形位組合格式被選擇用來適當(dāng)?shù)貜难b置62選通數(shù) 據(jù)進入鎖存器70。繼操作122，過程120以操作124繼續(xù)，操作124進一步設(shè)置波 形發(fā)生。在操作124中，波形發(fā)生設(shè)置包括把選擇數(shù)據(jù)存儲在一個或 多個寄存器34中以通過塊50選擇存儲器42作為輸入源。因此，來 自存儲器42的通過塊50的輸出經(jīng)由被選管腳48 (端子52)被提供 給總線60。應(yīng)該理解，在操作124中，可以使用選擇塊50來改變從 存儲器42接收輸入的管腳48的數(shù)量?？蛇x地，對于一個給定的實施例，可以固定這個數(shù)量。繼操作124，執(zhí)行操作126。在操作126中，波形邏輯44響應(yīng) 于來自處理器30的輸入用以從存儲器42通過管腳48開始波形位組 合格式的傳送。這種輸入可以包括一個或多個控制傳送的一些方面的 命令，所述方面例如頻率或其它傳送時序參數(shù)。例如，傳送可以被指 定為"僅一次"類型或設(shè)置為重復(fù)。在一個重復(fù)類型的實施例中，可 給微控制器24配置了被波形電路44識別的處理器命令結(jié)構(gòu)，該處理 器命令結(jié)構(gòu)具體指定了有限數(shù)量的重復(fù)或無限數(shù)量的重復(fù)?？蛇x地或 附加地，在開始傳送和/或重復(fù)傳送前，處理器30和波形邏輯44可 以被用來提供可變的延遲。波形邏輯44利用計時器46來控制頻率以 及其它時序方面(如果存在)，因此，至少相對于處理器30的操作， 波形位組合格式傳送到總線60是同步的。繼操作126，過程120以操作130和140繼續(xù)，操作130和140 至少部分地彼此重疊一一典型地大部分被同時執(zhí)行(即并行)。在操 作130中，在波形邏輯44的控制下，執(zhí)行波形的傳送。并行地，當(dāng) 電路40獨立地傳送波形時，在可對應(yīng)于不同處理或功能的操作140 中，處理器30繼續(xù)執(zhí)行該例程的不同段或指令序列。在一個特定的 形式中，當(dāng)波形發(fā)生在操作130中繼續(xù)時，在操作140中，不同的處 理包括或迸行中斷。過程120以條件145繼續(xù)，該條件145測試是否繼續(xù)操作。如 果條件145的測試結(jié)果為真(肯定的)，則過程120停止。如果條件 145的測試結(jié)果為假(否定的)，則過程120以條件150繼續(xù)。應(yīng)該 理解，條件145的測試可以是軟件和/或硬件驅(qū)動，因此它應(yīng)該來源 于處理器30正在執(zhí)行的例程，或不依賴正在執(zhí)行的例程。條件150測試是否發(fā)送不同的波形。如果條件150的測試結(jié)果 為真(肯定的)，則過程120返回到操作122用以存儲下一個位組合 格式用于不同波形的生成，以及針對新波形，重復(fù)操作122、 124、 126、 130和140。如果條件150的測試結(jié)果為假(否定的)，則過程 120進行到條件160。條件160測試是否終止波形傳送。如果條件160的測試結(jié)果為真(肯定的)，則波形傳送在操作162中終止。在一個實施例中，在 沒有經(jīng)由總線38和/或處理器30的進一步的輸入或控制的情況下， 波形邏輯44執(zhí)行操作150的波形傳送終止。在另一實施例中，處理 器30經(jīng)由總線38提供一個或多個輸入，該輸入使波形邏輯44終止 傳送。繼操作162，過程120返回條件145。如果條件160的測試結(jié) 果為假(否定的)，則過程120返回操作130和140。應(yīng)該理解，通 過處理器30的編程，能夠執(zhí)行條件150和/或160;然而，通過硬件 輸入或所屬領(lǐng)域技術(shù)人員所知的其它方式可以執(zhí)行這種測試并獲得 結(jié)果。本申請的很多其它實施例是可以預(yù)想到的。例如，在很多不同 集成電路結(jié)構(gòu)中可以應(yīng)用本申請的教導(dǎo)。另一個例子包括提供一種集 成電路，該集成電路具有可編程處理器、存儲器、與處理器和存儲器 操作性耦接的波形邏輯、以及若干端子；按照指定的時序，通過一個 或多個端子控制存儲器所存儲的波形位組合格式的傳送；以及在這個 傳送過程中，處理器執(zhí)行指令序列用于一個不同的處理。進一步的例子仍然包括一種集成電路，該集成電路包括可編程 處理器、與處理器操作性耦接的存儲器、與處理器和存儲器操作性耦 接的波形控制電路以及若干端子。處理器包括這樣的裝置，根據(jù)第一 指令序列，該裝置把波形位組合格式存儲到存儲器中，以及在波形邏 輯的控制下，在對應(yīng)于位組合格式的波形的傳送過程中，執(zhí)行第二指 令序列用于不同處理。波形邏輯包括這樣的裝置，根據(jù)期望的時序， 該裝置用于通過一個或多個端子控制在存儲器中所存儲的波形位組 合格式的傳送。這里所描述的任何理論、操作機理、證據(jù)或發(fā)現(xiàn)的意圖是進一 步提高對本發(fā)明的理解，并不是意圖以任何方式將本發(fā)明限制為這種 理論、操作機理、證據(jù)或發(fā)現(xiàn)。雖然在附圖和前面的描述中已經(jīng)詳細 描述和說明了本發(fā)明，但是所述圖和描述的表達被認為是性質(zhì)上的描 述而不是限制，應(yīng)該理解，僅僅示出和描述了被選的實施例，并期望 保護所有本文或權(quán)利要求已經(jīng)定義的本發(fā)明內(nèi)容的范圍內(nèi)的等價物、變化以及修改。
權(quán)利要求
1.一種方法，包括提供一種微控制器集成電路，該微控制器集成電路包括可編程處理器、與處理器操作性耦接的嵌入式存儲器、與微控制器和存儲器操作性耦接的波形控制電路以及若干端子，每個端子均被構(gòu)成用于耦接到微控制器集成電路；根據(jù)處理器所執(zhí)行的編程，把波形位組合格式存儲到存儲器中；根據(jù)期望的同步的時序，通過微控制器集成電路外部的一個或多個端子，用波形電路控制存儲器中所存儲的波形位組合格式的傳送；以及在此傳送過程中，用處理器執(zhí)行不同處理的指令序列。
2. 根據(jù)權(quán)利要求l的方法，其中處理器、存儲器以及波形電路 被耦接到公用總線。
3. 根據(jù)權(quán)利要求l的方法，其包括，響應(yīng)于處理器，用波形控 制電路啟動傳送。
4. 根據(jù)權(quán)利要求l的方法，其包括，響應(yīng)于處理器所執(zhí)行的編 程，重復(fù)波形位組合格式的傳送。
5. 根據(jù)權(quán)利要求l的方法，其中不同處理包括用處理器來進行 中斷。
6. 根據(jù)權(quán)利要求l的方法，其包括，根據(jù)處理器在一個或多個 寄存器中所存儲的值，選擇一個或多個輸出端f。
7. 根據(jù)權(quán)利要求1的方法，其中提供了作為通用輸入/輸出管 腳的端子，該方法包括，在存儲器和一個或多個其它嵌入式裝置之間， 有選擇地切換每個輸入/輸出管腳。
8. 根據(jù)權(quán)利要求l的方法，其包括，響應(yīng)于波形位組合格式的 傳送，控制從微控制器集成電路外部的電路裝置對微控制器集成電路 的信息輸入。
9. 一種設(shè)備，包含微控制器集成電路裝置，該微控制器集成 電路裝置包括嵌入式存儲器；與所述存儲器操作性耦接的波形控制電路；若干端子，每個端 子均被構(gòu)成用以提供對微控制器集成電路的外部連接；以及可編程處 理器，響應(yīng)于第一指令序列的執(zhí)行，用來以期望的傳送時序把波形位 組合格式存儲到嵌入式存儲器中，當(dāng)處理器執(zhí)行第二指令序列用來通 過處理器執(zhí)行不同處理時，波形電路響應(yīng)于可編程處理器，根據(jù)期望 的時序，通過一個或多個端子控制所述存儲器中所存儲的波形位組合 格式的同步傳送。
10. 根據(jù)權(quán)利要求9的設(shè)備，其中處理器、存儲器以及波形控 制電路被耦接到公用總線。
11. 根據(jù)權(quán)利要求9的設(shè)備，其中每個端子都是共享的通用輸 入/輸出管腳，并且微控制器集成電路包括一個或多個其它嵌入式裝 置和一個或多個寄存器，所述寄存器用以在存儲器和一個或多個其它 嵌入式裝置之間有選擇地切換每個端子。
12. 根據(jù)權(quán)利要求9的設(shè)備，其中波形控制電路包括計時器， 該計時器與處理器所執(zhí)行的指令同步。
13. 根據(jù)權(quán)利要求9的設(shè)備，其中微控制器集成電路包括這樣 的裝置，在不同處理執(zhí)行的過程中，該裝置用于進行中斷。
14. 根據(jù)權(quán)利要求9的設(shè)備，進一步包括與微控制器集成電路 的一個或多個端子連接的外部電路裝置以及微控制器集成電路，微控制器集成電路包括這樣的裝置，響應(yīng)于波形位組合格式，該裝置用于 從電路裝置接收輸入數(shù)據(jù)。
15. —種方法，包括提供微控制器集成電路，該微控制器集 成電路包括可編程處理器、與處理器操作性耦接的嵌入式存儲器、與 處理器和存儲器操作性耦接的波形控制電路以及若干輸入/輸出管 腳，每個輸入/輸出管腳均被構(gòu)成用以在存儲器和至少一個不同的嵌 入式裝置之間有選擇地切換；和用處理器執(zhí)行第一指令序列；響應(yīng)于第一指令序列的執(zhí)行，通 過一個或多個輸入/輸出管腳，波形電路啟動在存儲器中所存儲的波 形位組合格式的傳送并控制傳送的時序；以及在傳送過程中，用處理 器執(zhí)行第二指令序列，傳送是在波形電路的控制下進行的。
16. 根據(jù)權(quán)利要求15的方法，其包括，在第二指令序列的執(zhí)行 過程中，重復(fù)波形位組合格式的傳送。
17. 根據(jù)權(quán)利要求15的方法，其中第二指令序列的執(zhí)行包括用 處理器進行中斷。
18. 根據(jù)權(quán)利要求15的方法，其包括，根據(jù)處理器在寄存器中 所存儲的值，選擇一個或多個輸入/輸出管腳。
19. 根據(jù)權(quán)利要求15的方法，其包括，響應(yīng)于波形位組合格式 的傳送，控制從微控制器集成電路外的電路裝置對微控制器的信息輸 入。
20. —種設(shè)備，包括微控制器集成電路裝置，該微控制器集 成電路裝置包括嵌入式存儲器；與所述存儲器操作性耦接的波形控 制電路；若干輸入/輸出管腳，每個輸入/輸出管腳均被構(gòu)成用來在所 述存儲器和至少一個不同的嵌入式裝置之間有選擇地切換；以及可編程處理器，可編程處理器包括這樣的裝置，該裝置用于執(zhí)行第一指令 序列用以把波形位組合格式存儲在嵌入式存儲器中，并且用以指定波 形位組合格式的時序；以及其中，波形電路包括這樣的裝置，當(dāng)處理 器執(zhí)行第二指令序列來用處理器執(zhí)行不同的處理時，根據(jù)時序，該裝 置通過一個或多個管腳控制在所述存儲器中所存儲的波形位組合格 式的同步傳送。
全文摘要
本發(fā)明的一個實施例是一種微控制器(24)，該微控制器包括嵌入式存儲器(42)、被操作性耦接到存儲器(42)的波形控制電路(44)，若干端子(52)以及可編程處理器(30)。處理器(30)響應(yīng)于第一指令序列的執(zhí)行，以期望的傳送時序把波形位組合格式存儲到存儲器(42)中。當(dāng)處理器(30)執(zhí)行第二指令序列用來進行不同處理時，波形電路(44)響應(yīng)于處理器(30)，根據(jù)時序，通過一個或多個端子(52)控制存儲器(42)中所存儲的波形位組合格式的傳送。
文檔編號G06F15/78GK101243424SQ200680030472
公開日2008年8月13日 申請日期2006年8月22日 優(yōu)先權(quán)日2005年8月22日
發(fā)明者格雷格·古德休, 潘卡·什里瓦斯塔瓦, 阿塔·科哈恩 申請人:Nxp股份有限公司