專利名稱：處理器總線最佳化驗(yàn)證方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種處理器總線最佳化驗(yàn)證方法，特別是涉及一種應(yīng)用于AMD K8操作平臺(tái)(plat form)的處理器總線最佳化驗(yàn)證方法。
背景技術(shù)：
Legacy I/O總線結(jié)構(gòu)因其低成本以及利用已建立的標(biāo)準(zhǔn)軟件以及硬件標(biāo)準(zhǔn)而容易實(shí)施等特性，因此廣泛使用于嵌入式系統(tǒng)(embedded system)中。然其最高操作頻率僅為66MHz左右，因此，現(xiàn)今操作頻率達(dá)500MHz以上的處理器，必須使用具有更高頻寬以及操作頻率的總線。
閃電數(shù)據(jù)傳輸I/O總線(Lightning Data Transport，LDT，I/O Bus)，亦稱高傳輸I/O總線(Hyper Transport，HT，I/O Bus)，滿足了目前計(jì)算機(jī)網(wǎng)絡(luò)、通訊系統(tǒng)以及其它嵌入式系統(tǒng)所需的高頻寬需求，為一種具有靈活性、擴(kuò)充性以及容易使用的總線架構(gòu)。LDT I/O總線能夠提供下一代處理器以及通訊系統(tǒng)所需的頻寬(width)，再者，LDT I/O總線還具有可調(diào)整的總線頻寬以及操作速度等功能，以符合電源、空間以及成本的需求。
傳統(tǒng)LDT I/O總線的頻寬與操作頻率的最佳化必須通過(guò)執(zhí)行LDT總線中斷(disconnection)以及重新連接(reconnection)程序以使得LDT總線操作于預(yù)期的頻寬與操作頻率。
圖1示出了傳統(tǒng)的具有LDT總線的計(jì)算機(jī)系統(tǒng)架構(gòu)圖。如圖所示，處理器10與北橋14之間具有一LDT總線12。在此，處理器以AMD所制造的K8 CPU為例。而北橋14與南橋18之間具有另一總線16。當(dāng)要執(zhí)行處理器電源管理程序以及總線最佳化程序時(shí)，位于處理器10與北橋14之間的LDT總線12必須執(zhí)行中斷以及重新聯(lián)機(jī)的操作，上述操作需受到由南橋18所輸出的信號(hào)LDTSTOP#的電平變化所控制。信號(hào)LDTSTOP#的電平在正常情形為第一電平(以高電平為例)，當(dāng)南橋?qū)⑿盘?hào)LDTSTOP#的電平拉低為第二電平時(shí)(以低電平為例)，此稱為設(shè)定(assert)信號(hào)LDTSTOP#，而當(dāng)處理器10以及北橋14皆接收到設(shè)定(assert)的信號(hào)LDTSTOP#時(shí)，則LDT總線12中斷聯(lián)機(jī)。此時(shí)，南橋18內(nèi)部的計(jì)數(shù)器19開(kāi)始計(jì)數(shù)，待達(dá)到一既定值后，則南橋?qū)⑿盘?hào)LDTSTOP#的電平再恢復(fù)為原本的第一電平(高電平)，此稱為解除(deassert)信號(hào)LDTSTOP#。當(dāng)處理器10以及北橋14皆接收到解除(deassert)的信號(hào)LDTSTOP#時(shí)，則LDT總線12重新聯(lián)機(jī)，以套用新的LDT，總線操作頻率以及頻寬，或者是處理器的操作電壓與頻率。
圖2示出了傳統(tǒng)LDT I/O總線的頻寬與操作頻率最佳化的操作流程圖。首先，在系統(tǒng)電源啟動(dòng)后，由基本輸入/輸出系統(tǒng)(Basic Input/OutputSystem，BIOS)初始(initialize)LDT總線的啟始設(shè)定，包括設(shè)定處理器與北橋之間的LDT總線的總線啟始頻寬與總線啟始頻率以及最佳化時(shí)的總線操作頻寬與操作頻率(S1)。舉例來(lái)說(shuō)，在計(jì)算機(jī)系統(tǒng)啟動(dòng)后，總線啟始頻寬可為8位，但最佳化時(shí)可調(diào)整為16位。再者，總線啟始頻率可為200MHz，但可最佳化為400MHz、600MHz或800MHz等頻率。上述最佳化時(shí)的總線操作頻寬與操作頻率設(shè)定于BIOS中。接下來(lái)，BIOS依序初始處理器以及包含北橋以及南橋的芯片組的電源管理緩存器，并設(shè)定最佳化時(shí)的總線操作頻寬與操作頻率(S2)。接下來(lái)，BIOS于南橋啟動(dòng)一自動(dòng)恢復(fù)(Auto Resume)的計(jì)數(shù)器(S3)，接下來(lái)，BIOS并發(fā)出讀取指令至南橋的輸入輸出端口(PowerManagement I/O，PMIO)偏移15th以設(shè)定(asserting)信號(hào)LDTSTOP#(S4)。在此，對(duì)信號(hào)LDTSTOP#執(zhí)行設(shè)定的操作是將原本為高電平的信號(hào)LDTSTOP#轉(zhuǎn)換為低電平信號(hào)。當(dāng)南橋?qū)⑿盘?hào)LDTSTOP#設(shè)定為低電平時(shí)，則位于處理器以及北橋之間的LDT總線即中斷連接(S5)。
接下來(lái)，當(dāng)于步驟S3所啟動(dòng)的計(jì)數(shù)器的計(jì)數(shù)值達(dá)到一既定值時(shí)，則南橋?qū)⑿盘?hào)LDTSTOP#解除(deassert)為高電平(S6)，亦即將先前設(shè)定為低電平的信號(hào)LDTSTOP#恢復(fù)為高電平。當(dāng)信號(hào)LDTSTOP#重新恢復(fù)為高電平后，則位于處理器以及北橋之間的LDT總線即恢復(fù)連接(S7)，并根據(jù)于先前BIOS所設(shè)定的最佳化的總線操作頻寬與操作頻率作為重新聯(lián)機(jī)后的LDT總線的操作頻寬與頻率，完成了LDT I/O總線的頻寬與操作頻率的最佳化。
上述總線最佳化程序，必須藉由執(zhí)行LDT總線的中斷以及重新聯(lián)機(jī)的操作才能完成調(diào)整總線的頻寬與操作頻率的操作。然而，若LDT總線的中斷以及重新聯(lián)機(jī)的操作未完全執(zhí)行，則總線的狀態(tài)并不會(huì)改變，無(wú)法達(dá)到將總線最佳化的效果，因此導(dǎo)致系統(tǒng)效能無(wú)法有效提升。
然而，傳統(tǒng)技術(shù)在判斷總線是否已完成最佳化程序上，遭遇了許多困難。以軟件而言，軟件工程師幾乎無(wú)法確定總線是否已完成最佳化程序。以硬件而言，系統(tǒng)工程師必須利用示波器的探針直接檢測(cè)輸出信號(hào)LDTSTOP#的接腳的電平變化來(lái)判斷總線是否已完成最佳化程序，此檢測(cè)操作相當(dāng)?shù)穆闊Ｔ僬?，縱使已檢測(cè)到輸出信號(hào)LDTSTOP#的接腳的電平被設(shè)定(assert)以及解除(deassert)，若南橋18與處理器10或北橋14其中任何一者的電路聯(lián)機(jī)發(fā)生斷路的情形，則處理器10與北橋14無(wú)法同時(shí)接收到被設(shè)定(assert)以及解除(deassert)的信號(hào)LDTSTOP#，因此總線的頻寬與操作頻率仍然不會(huì)最佳化。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問(wèn)題，本發(fā)明主要目的是提供一種總線最佳化驗(yàn)證方法，以確認(rèn)信號(hào)LDTSTOP#被設(shè)定(assert)以及解除(deassert)的程序完全被執(zhí)行完畢，以避免計(jì)算機(jī)系統(tǒng)因?yàn)榭偩€未被最佳化而導(dǎo)致整體系統(tǒng)效能不佳的情形。
為實(shí)現(xiàn)上述的目的，本發(fā)明提出一種處理器總線最佳化驗(yàn)證方法。首先，設(shè)定處理器與北橋之間總線的總線啟始頻寬與總線啟始頻率以及總線操作頻寬與總線操作頻率，接下來(lái)，發(fā)出讀取南橋的指令，接下來(lái)，南橋輸出總線中斷處理器與北橋芯片組之間的總線的聯(lián)機(jī)，并啟始計(jì)數(shù)器的計(jì)數(shù)值以及輸出具有第一電平的最佳化驗(yàn)證信號(hào)。當(dāng)計(jì)數(shù)器的計(jì)數(shù)值累積達(dá)一既定值，則南橋輸出總線連接信號(hào)，并將上述最佳化驗(yàn)證信號(hào)的電平轉(zhuǎn)換為第二電平。最后，總線根據(jù)總線連接信號(hào)以及第二電平的最佳化驗(yàn)證信號(hào)而重新連接處理器與北橋，并工作于另一總線操作頻寬與總線操作頻率。
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并結(jié)合附圖詳細(xì)說(shuō)明如下。


圖1示出了傳統(tǒng)具有LDT總線的計(jì)算機(jī)系統(tǒng)架構(gòu)圖。
圖2示出了傳統(tǒng)LDT I/O總線的頻寬與操作頻率最佳化的操作流程圖。
圖3示出了根據(jù)本發(fā)明實(shí)施例所述的具有LDT總線的計(jì)算機(jī)系統(tǒng)架構(gòu)圖。
圖4示出了根據(jù)本發(fā)明實(shí)施例所述的電平檢測(cè)電路的電路圖。
圖5示出了根據(jù)本發(fā)明實(shí)施例所述的處理器總線最佳化驗(yàn)證方法的操作流程圖。
符號(hào)說(shuō)明10～處理器12～LDT總線14～北橋16～總線18～南橋21～電平檢測(cè)電路LDTSTOP#～信號(hào)具體實(shí)施方式
參閱圖3，圖3示出了根據(jù)本發(fā)明實(shí)施例所述的具有LDT總線的計(jì)算機(jī)系統(tǒng)架構(gòu)圖。如圖所示，處理器20與北橋24之間具有一LDT總線22，或稱HT總線。在此，處理器20是以AMD所制造的K8 CPU為例。而北橋24與南橋28之間具有另一總線26。當(dāng)要執(zhí)行總線最佳化程序時(shí)，位于處理器20與北橋24之間的LDT總線22必須執(zhí)行中斷以及重新聯(lián)機(jī)的操作，上述操作受到南橋28所輸出的信號(hào)LDTSTOP#的電平變化所控制。信號(hào)LDTSTOP#的電平在正常情形為第一電平(以高電平為例)，當(dāng)南橋29將信號(hào)LDTSTOP#的電平拉低為第二電平時(shí)(以低電平為例)，此稱為設(shè)定(assert)信號(hào)LDTSTOP#，則LDT總線22中斷聯(lián)機(jī)。此時(shí)，南橋28內(nèi)部的計(jì)數(shù)器29開(kāi)始計(jì)數(shù)，待達(dá)到一既定值后，則南橋?qū)⑿盘?hào)LDTSTOP#的電平再恢復(fù)為原本的第一電平(高電平)，此稱為解除(deassert)信號(hào)LDTSTOP#，則LDT總線22重新聯(lián)機(jī)，以套用新的LDT總線操作頻率以及頻寬。
再者，根據(jù)本發(fā)明實(shí)施例所述的總線最佳化驗(yàn)證方法，增設(shè)一信號(hào)電平檢測(cè)電路21來(lái)判斷信號(hào)LDTSTOP#是否已執(zhí)行設(shè)定(assert)以及解除(deassert)的程序。
圖4示出了根據(jù)本發(fā)明實(shí)施例所述的電平檢測(cè)電路21的電路圖。根據(jù)本發(fā)明實(shí)施例所述的電平檢測(cè)電路21包括一觸發(fā)器40，以及耦接于觸發(fā)器40的D端子的或邏輯門(mén)42。在此電平檢測(cè)電路21中，系統(tǒng)在或邏輯門(mén)42的輸入端42A輸入邏輯電平“1”的信號(hào)，此時(shí)于觸發(fā)器40的Q端子輸出邏輯電平“1”的信號(hào)LSTSTOP_STATUS。當(dāng)觸發(fā)器40的RST端子所接收的信號(hào)LDTSTOP#由低電平上升到高電平時(shí)，則觸發(fā)器40的Q端子輸出的信號(hào)LSTSTOP_STATUS的邏輯電平清除為“0”。由于信號(hào)LDTSTOP#的電平于正常情況下系保持于高電平，當(dāng)信號(hào)LDTSTOP#被設(shè)定(assert)為低電平，再被解除(deassert)為高電平時(shí)，觸發(fā)器40的Q端子所輸出的信號(hào)LSTSTOP_STATUS的邏輯電平才會(huì)為“0”。因此，藉由檢測(cè)觸發(fā)器40的Q端子所輸出的，即可判斷信號(hào)LDTSTOP#完成執(zhí)行設(shè)定(assert)以及解除(deassert)的程序。
再者，關(guān)于電平檢測(cè)電路21所設(shè)置的位置可置于南橋20的輸出端，以及處理器20和北橋24接收信號(hào)LDTSTOP#的輸入端，如圖3所示。另外，根據(jù)本發(fā)明實(shí)施例圖4中所示的電平檢測(cè)電路的電路結(jié)構(gòu)僅為一較佳實(shí)施例，然而，檢測(cè)信號(hào)LSTSTOP_STATUS邏輯電平的操作同樣也可利用其它電路來(lái)實(shí)現(xiàn)，并不限定于圖4中所示的電平檢測(cè)電路結(jié)構(gòu)。
圖5示出了根據(jù)本發(fā)明實(shí)施例所述的處理器總線最佳化驗(yàn)證方法的操作流程圖。根據(jù)本發(fā)明實(shí)施例，首先，在系統(tǒng)電源啟動(dòng)后，由基本輸入/輸出系統(tǒng)(Basic Input/Output System，BIOS)初始(initialize)LDT總線的啟始設(shè)定，包括設(shè)定處理器與北橋之間的LDT總線的總線啟始頻寬與總線啟始頻率以及最佳化時(shí)的總線操作頻寬與操作頻率(S21)。舉例來(lái)說(shuō)，總線啟始頻寬可為8位，但最佳化時(shí)可調(diào)整為16位。再者，總線啟始頻率可為200MHz，但可最佳化為400MHz、600MHz或800MHz等頻率。上述最佳化時(shí)的總線操作頻寬與操作頻率系設(shè)定于BIOS中。接下來(lái)，由BIOS依序初始處理器以及包含北橋以及南橋的芯片組的電源管理緩存器，以處理相關(guān)的電源設(shè)定(S22)。接下來(lái)，BIOS將處理器與北橋之間的LDT總線的總線最佳化的操作頻寬與操作頻率設(shè)定于緩存器中(S23)，例如，將總線最佳化操作頻寬設(shè)定為16位、將總線最佳化操作頻率設(shè)定為800MHz。接下來(lái)，BIOS于南橋啟動(dòng)一自動(dòng)恢復(fù)(Auto Resume)的計(jì)數(shù)器(S24)。當(dāng)自動(dòng)恢復(fù)(Auto Resume)的計(jì)數(shù)器的計(jì)數(shù)值累計(jì)到一既定值時(shí)，則解除(deassert)信號(hào)LDTSTOP#。
接下來(lái)，在如圖4所示的電平檢測(cè)電路21的邏輯門(mén)42的輸入端42A輸入邏輯電平“1”的信號(hào)，使得觸發(fā)器40的Q端子輸出邏輯電平“1”的信號(hào)LSTSTOP_STATUS(S25)。接下來(lái)，BIOS發(fā)出讀取指令至南橋的輸入輸出端口(Power Management I/O，PMIO)偏移15th以設(shè)定(asserting)信號(hào)LDTSTOP#(S26)。在此，對(duì)信號(hào)LDTSTOP#執(zhí)行設(shè)定的操作是將原本為高電平的信號(hào)LDTSTOP#轉(zhuǎn)換為低電平信號(hào)。當(dāng)南橋?qū)⑿盘?hào)LDTSTOP#設(shè)定為低電平時(shí)，則位于處理器以及北橋之間的LDT總線即中斷連接(S27)。
接下來(lái)，當(dāng)在步驟S24所啟動(dòng)的計(jì)數(shù)器的計(jì)數(shù)值達(dá)到一既定值時(shí)，則南橋?qū)⑿盘?hào)LDTSTOP#解除(deassert)為高電平(S28)，亦即將先前設(shè)定為低電平的信號(hào)LDTSTOP#恢復(fù)為高電平。當(dāng)信號(hào)LDTSTOP#解除(deassert)為高電平后，由于信號(hào)LDTSTOP#耦接于電平檢測(cè)電路21的的RST端子，因此觸發(fā)器40的Q端子輸出的信號(hào)LSTSTOP_STATUS的邏輯電平清除為“0”(S29)。接下來(lái)，檢測(cè)觸發(fā)器40的Q端子輸出的信號(hào)LSTSTOP_STATUS的邏輯電平(S30)，以判斷信號(hào)LDTSTOP#是否已完成設(shè)定(assert)以及解除(deassert)的完整程序。接下來(lái)，處理器判斷觸發(fā)器40的Q端子輸出的信號(hào)LSTSTOP_STATUS的邏輯電平是否為“0”(S31)，若不為“0”，則回到步驟S30，繼續(xù)檢測(cè)觸發(fā)器40的Q端子輸出的信號(hào)LSTSTOP_STATUS的邏輯電平。若于步驟S31的判斷出LSTSTOP_STATUS的邏輯電平為“0”，則位于處理器以及北橋之間的LDT總線即恢復(fù)連接，并根據(jù)于先前BIOS所設(shè)定的最佳化的總線操作頻寬與操作頻率作為重新聯(lián)機(jī)后的LDT總線的操作頻寬與頻率(S32)，完成了LDT I/O總線的頻寬與操作頻率的最佳化。
根據(jù)本發(fā)明實(shí)施例所述的處理器總線最佳化驗(yàn)證方法，藉由檢測(cè)設(shè)置于南橋的電平檢測(cè)電路21所輸出的LSTSTOP_STATUS的邏輯電平即可判斷信號(hào)LDTSTOP#是否已完成設(shè)定(assert)以及解除(deassert)的完整程序。再者，若在北橋或者處理器于接收信號(hào)LDTSTOP#的輸入端處設(shè)置電平檢測(cè)電路，還可確保完成設(shè)定(assert)以及解除(deassert)完整程序的信號(hào)LDTSTOP#正常連接至北橋或者處理器，確認(rèn)位于北橋以及處理器之間的總線能夠遵循信號(hào)LDTSTOP#電平的變化確實(shí)完成中斷聯(lián)機(jī)以及恢復(fù)聯(lián)機(jī)的操作。
本發(fā)明雖以較佳實(shí)施例披露如上，然其并非用以限定本發(fā)明的范圍，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍的前提下，可做若干的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍以本發(fā)明的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種處理器總線最佳化驗(yàn)證方法，適用于一處理器、一北橋芯片組、耦接于該處理器與北橋芯片組之間的總線以及耦接于該北橋芯片組的南橋芯片組，包括下列步驟設(shè)定該處理器與北橋芯片組之間總線的總線啟始頻寬與總線啟始頻率以及總線操作頻寬與總線操作頻率；發(fā)出讀取該南橋芯片組的指令；該南橋芯片組接收到該指令后，輸出一總線中斷信號(hào)以中斷該處理器與北橋芯片組之間的總線的聯(lián)機(jī)，并啟始一計(jì)數(shù)器的計(jì)數(shù)值，以及輸出具有一第一電平的一最佳化驗(yàn)證信號(hào)；當(dāng)該計(jì)數(shù)器的計(jì)數(shù)值累積達(dá)一既定值，則該南橋芯片組輸出一總線連接信號(hào)，并將該最佳化驗(yàn)證信號(hào)的電平轉(zhuǎn)換為一第二電平；以及該總線根據(jù)該總線連接信號(hào)以及具有第二電平的最佳化驗(yàn)證信號(hào)而重新連接該處理器與北橋芯片組，并工作于另一總線操作頻寬與總線操作頻率。
2.如權(quán)利要求1所述的處理器總線最佳化驗(yàn)證方法，還包括設(shè)定該總線的最佳化操作頻寬與最佳化操作頻率的步驟。
3.如權(quán)利要求2所述的處理器總線最佳化驗(yàn)證方法，其中該另一總線操作頻寬與總線操作頻率為該總線的最佳化操作頻寬與最佳化操作頻率。
4.如權(quán)利要求1所述的處理器總線最佳化驗(yàn)證方法，其中該總線中斷信號(hào)以及總線連接信號(hào)藉由設(shè)定以及解除由該南橋芯片組的一輸出端所輸出的信號(hào)。
5.一種處理器總線最佳化驗(yàn)證方法，適用于一處理器、一北橋芯片組、耦接于該處理器與北橋芯片組之間的總線以及耦接于該北橋芯片組的南橋芯片組，包括下列步驟設(shè)定該處理器與北橋芯片組之間總線的總線啟始頻寬與總線啟始頻率以及總線操作頻寬與總線操作頻率；設(shè)定該總線的最佳化操作頻寬與最佳化操作頻率；發(fā)出讀取該南橋芯片組的指令；該南橋芯片組接收到該指令后，輸出一總線中斷信號(hào)以中斷該處理器與北橋芯片組之間的總線的聯(lián)機(jī)，并啟始一計(jì)數(shù)器的計(jì)數(shù)值，以及輸出具有一第一電平的一最佳化驗(yàn)證信號(hào)；當(dāng)該計(jì)數(shù)器的計(jì)數(shù)值累積達(dá)一既定值，則該南橋芯片組輸出一總線連接信號(hào)，并將該最佳化驗(yàn)證信號(hào)的電平轉(zhuǎn)換為一第二電平；以及該總線根據(jù)該總線連接信號(hào)以及具有第二電平的最佳化驗(yàn)證信號(hào)而重新連接該處理器與北橋芯片組，并工作于該總線操作頻寬與總線操作頻率。
6.如權(quán)利要求5所述的處理器總線最佳化驗(yàn)證方法，其中該總線中斷信號(hào)以及總線連接信號(hào)是由同一輸出端所輸出。
7.如權(quán)利要求5所述的處理器總線最佳化驗(yàn)證方法，其中該最佳化驗(yàn)證信號(hào)是由一電平檢測(cè)電路所輸出。
8.如權(quán)利要求7所述的處理器總線最佳化驗(yàn)證方法，其中該電平檢測(cè)電路包括一觸發(fā)器以及耦接于該觸發(fā)器的一或邏輯門(mén)，當(dāng)該南橋芯片組輸出該總線中斷信號(hào)時(shí)，則該觸發(fā)器輸出具有第一電平的最佳化驗(yàn)證信號(hào)，當(dāng)該南橋芯片組輸出該總線連接信號(hào)時(shí)，則該觸發(fā)器輸出具有第二電平的最佳化驗(yàn)證信號(hào)。
9.如權(quán)利要求5所述的處理器總線最佳化驗(yàn)證方法，其中該電平檢測(cè)電路設(shè)置于該南橋芯片組的輸出端。
10.如權(quán)利要求5所述的處理器總線最佳化驗(yàn)證方法，其中該電平檢測(cè)電路設(shè)置于該北橋芯片組或處理器的輸入端。
全文摘要
一種處理器總線最佳化驗(yàn)證方法。首先，設(shè)定處理器與北橋芯片組之間總線的總線啟始頻寬與總線啟始頻率以及總線操作頻寬與總線操作頻率，接下來(lái)，發(fā)出讀取南橋芯片組的指令，接下來(lái)，南橋芯片組輸出總線中斷信號(hào)以中斷處理器與北橋芯片組之間的總線的聯(lián)機(jī)，并啟始計(jì)數(shù)器的計(jì)數(shù)值以及輸出具有第一電平的最佳化驗(yàn)證信號(hào)。當(dāng)計(jì)數(shù)器的計(jì)數(shù)值累積達(dá)一既定值，則南橋芯片組輸出總線連接信號(hào)，并將上述最佳化驗(yàn)證信號(hào)的電平轉(zhuǎn)換為第二電平。最后，總線根據(jù)總線連接信號(hào)以及第二電平的最佳化驗(yàn)證信號(hào)而重新連接處理器與北橋芯片組，并工作于另一總線操作頻寬與總線操作頻率。
文檔編號(hào)G06F13/38GK1558335SQ200410002889
公開(kāi)日2004年12月29日 申請(qǐng)日期2004年1月20日 優(yōu)先權(quán)日2004年1月20日
發(fā)明者徐明椲, 彭盛昌, 徐 明 申請(qǐng)人:威盛電子股份有限公司