專利名稱：一種利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種針對(duì)多個(gè)處理器高速并行加載程序的方法，具體涉及一種利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法。這里的處理器泛指所有上電后需要加載程序的器件，比如目前通用的大規(guī)?？删幊踢壿嬈骷﨔PGA就包括在內(nèi)。
背景技術(shù)：
近年來，隨著嵌入式技術(shù)的發(fā)展，嵌入式系統(tǒng)以其低功耗、高性能、實(shí)時(shí)性好等特點(diǎn)在工業(yè)控制、醫(yī)療、航天、航空等領(lǐng)域得到越來越廣泛的應(yīng)用。但是，隨著這些領(lǐng)域的技術(shù)要求越來越高，原來的單處理器系統(tǒng)已難以滿足，于是應(yīng)運(yùn)而生了多處理器的分布式嵌入式系統(tǒng)。系統(tǒng)中不僅僅有處理器，還有大規(guī)?？删幊踢壿嬈骷?下文提及的處理器也包括大規(guī)?？删幊踢壿嬈骷?。其優(yōu)點(diǎn)是把一個(gè)或多個(gè)任務(wù)進(jìn)行拆分由多個(gè)不同處理器并行完成，對(duì)每一個(gè)處理器的要求都不是很高，各處理器之間協(xié)同工作，提升了處理能力，豐富了接口，大大提高了系統(tǒng)工作效率。更為重要的是，相對(duì)于以前采用單一處理器來講，降低了系統(tǒng)工作頻率，減少了發(fā)熱量和功耗，還有利于電磁兼容性，提高了可靠性。在設(shè)計(jì)安排方面，由于把多個(gè)任務(wù)分解給不同的處理器，該任務(wù)就可以由不同的人來并行完成，只需相互之間制定好通信接口即可，這樣就降低了應(yīng)用程序的開發(fā)難度，縮短了開發(fā)周期，降低了開發(fā)成本。目前逐漸新興出單芯片的多核處理器，有替代多處理器的趨勢(shì)，有獨(dú)到之處，不過還處于試用階段，技術(shù)沒有得到廣泛地驗(yàn)證。所以其電路設(shè)計(jì)方法主要有兩種一是采用多口 RAM或大規(guī)?？删幊唐骷綦x處理器之間的總線，完成處理器間的互聯(lián)防止沖突，程序加載時(shí)以一個(gè)處理器為主器件其它為從器件，主器件控制各從器件的加載，逐一進(jìn)行；二是通過控制不同處理器的上電順序來實(shí)現(xiàn)加載。目前，這兩種方法的共同缺點(diǎn)是程序必須串行加載，即只有當(dāng)一個(gè)處理器的程序加載完畢之后另一個(gè)才能開始加載。當(dāng)一個(gè)系統(tǒng)中有多個(gè)處理器時(shí)，加載時(shí)間會(huì)更長(zhǎng)，很不適應(yīng)于實(shí)時(shí)性要求高的場(chǎng)合。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供了一種利用總線開關(guān)隔離各處理器實(shí)現(xiàn)程序并行加載運(yùn)行的方法。其通過隔離處理器數(shù)據(jù)總線實(shí)現(xiàn)處理器并行分別同時(shí)加載，改變了以往只能串行加載的方法。假設(shè)有N個(gè)處理器,每個(gè)處理器加載時(shí)間分別是Tl、T2、…、Tn,其中第m 個(gè)處理器加載時(shí)間Tm為最長(zhǎng)。那么，串行加載的時(shí)間為所有處理器加載時(shí)間相加之和，即 Tsum = Τ1+Τ2+···+Τηι+…+Tn ;并行加載的時(shí)間Tsum等于第m個(gè)處理器加載時(shí)間Tm,即Tsum =Tm。很明顯，并行加載所需時(shí)間遠(yuǎn)遠(yuǎn)小于串行加載時(shí)間，具有很好的實(shí)時(shí)性。該方法關(guān)鍵是把處理器上電后IO 口自身的固有特性和對(duì)總線開關(guān)的控制結(jié)合起來，確保每個(gè)處理器加載時(shí)都不會(huì)影響和其數(shù)據(jù)總線關(guān)聯(lián)的處理器加載所需要的狀態(tài)。本發(fā)明的技術(shù)解決方案是
一種利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特殊之處在于，該方法包括
I利用對(duì)總線開關(guān)輸出使能端OE的控制來隔離所有互聯(lián)的處理器數(shù)據(jù)總線；
2選用上電復(fù)位及程序加載期間其IO管腳輸出為高電平的處理器，把該處理器的某個(gè)IO管腳接到該總線開關(guān)的使能端OE上，該IO管腳定義為0Ε_ΕΝ ;若所用的處理器上電復(fù)位及程序加載期間其IO管腳輸出為低電平，則應(yīng)采用反相器取反后再接到OE上；
3編寫處理器程序代碼，在每個(gè)處理器程序加載結(jié)束后、等待時(shí)間Tw后，
使IO管腳0Ε_ΕΝ輸出低電平，并一直保持；
或把每個(gè)總線開關(guān)的控制端采用與門控制，其輸入為兩個(gè)相連的處理器IO管腳輸出進(jìn)行控制；把與門控制采用可編程器件CPLD來實(shí)現(xiàn)。上述利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特殊之處在于
若有多個(gè)處理器互聯(lián)時(shí)，則選擇多個(gè)不同的IO管腳101、102……分別接到對(duì)應(yīng)的總線開關(guān)的控制使能端OE上；
按上面3所示編寫不同的延時(shí)控制指令，控制使能端0E，即可。上述每個(gè)等待時(shí)間Tw相同或不同，其取決于其代碼大小及加載速度；其等待時(shí)間 Tw為所有處理器的最長(zhǎng)加載時(shí)間之差減去該處理器自身加載的時(shí)間。上述利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特殊之處在于若為加載更可靠，應(yīng)在等待時(shí)間Tw再加上適當(dāng)余量At，At根據(jù)系統(tǒng)自身特點(diǎn)而定。上述編寫處理器程序代碼的程序包括匯編以及C語(yǔ)言，若采用FPGA則還應(yīng)包括 VHDL 及 Verilog。本發(fā)明的優(yōu)點(diǎn)在于
I.程序加載速度快，實(shí)現(xiàn)了程序的并行加載，特別適合于實(shí)時(shí)性要求高、
上電后需要迅速做出響應(yīng)的場(chǎng)合。2.方法簡(jiǎn)單，易于排故。由于可分別獨(dú)立加載，相互之間的加載不受外部
因素影響。一個(gè)處理器加載失敗時(shí)通過測(cè)量OE端電平就容易識(shí)別確認(rèn)，使得電路設(shè)計(jì)和調(diào)試更簡(jiǎn)單更容易。3.高靈活性。特別是在有多片處理器和FPGA互聯(lián)時(shí)，不需擔(dān)心加載時(shí)序上的配合，使得軟件編寫方便。4.很高的可靠性。利用處理器上電后IO 口自身的固有特性控制總線開關(guān)的輸出，不依賴任何外部電路。


圖I為總線開關(guān)輸入輸出邏輯關(guān)系圖2為上電后四片處理器采用軟件延時(shí)方法實(shí)現(xiàn)加載的示意圖3為上電后四片處理器采用硬件控制方法實(shí)現(xiàn)加載的示意圖。
具體實(shí)施例方式本發(fā)明是把處理器的某個(gè)IO管腳連接到總線開關(guān)控制端0E，用來控制總線開關(guān)的輸出?？偩€開關(guān)控制端只有在低電平時(shí)才能使數(shù)據(jù)雙向流動(dòng)，在高電平時(shí)被禁止輸出處于高阻狀態(tài)，斷開相連的處理器物理和電氣連接關(guān)系。
參見圖I中所示，處理器在上電加載器件其IO管腳輸出固定為高電平，如IO I 和IO 2，這是其固有特性，不受其它因素影響。只有當(dāng)處理器加載完畢后，通過其程序控制才能輸出低電平。只有此時(shí)，才能使總線開關(guān)輸入輸出實(shí)現(xiàn)數(shù)據(jù)雙向流動(dòng)，然后才能正常工作。因此，無(wú)論哪一個(gè)處理器先加載完畢，只要總線開關(guān)沒有使能，那么已經(jīng)加載完畢的處理器就無(wú)法影響總線狀態(tài)從而影響另一個(gè)未加載完的處理器加載。詳見圖2和圖3所示。本發(fā)明的具體過程是
I電路設(shè)計(jì)時(shí)應(yīng)選用總線開關(guān)來隔離處理器，選用的總線開關(guān)數(shù)量為系統(tǒng)總的處理器的數(shù)量減一。2任選一處理器把其某個(gè)IO管腳(命名為C0NTRL_0E)接到該總線開關(guān)的使能端OE上。3編寫處理器代碼，在加載結(jié)束后等待時(shí)間Tw后使IO管腳C0NTRL_0E輸出低電平，并一直保持。4若有多片處理器互聯(lián)時(shí)，方法類似，則可選擇不同的IO管腳分別接到對(duì)應(yīng)的總線開關(guān)的控制使能端，本發(fā)明以四片處理器為例，參見圖2。5按上面3所示編寫不同的延時(shí)控制指令，控制使能端0E2、0E3……，即可。6也可改為用硬件控制加載。若要采用硬件方法控制加載，則可采用圖3
方式進(jìn)行。把每個(gè)總線開關(guān)的控制端采用與門控制，其輸入為兩個(gè)相連的處理器IO管腳輸出進(jìn)行控制。這樣，無(wú)需采用軟件延時(shí)，把與門采用可編程器件CPLD來實(shí)現(xiàn)，整個(gè)電路實(shí)現(xiàn)更為靈活。
權(quán)利要求
1.一種利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特征在于，該方法包括I利用對(duì)總線開關(guān)輸出使能端OE的控制來隔離所有互聯(lián)的處理器數(shù)據(jù)總線；2選用上電復(fù)位及程序加載期間其IO管腳輸出為高電平的處理器，把該處理器的某個(gè)IO管腳接到該總線開關(guān)的使能端OE上，該IO管腳定義為0Ε_ΕΝ ;若所用的處理器上電復(fù)位及程序加載期間其IO管腳輸出為低電平，則應(yīng)采用反相器取反后再接到OE上；3編寫處理器程序代碼，在每個(gè)處理器程序加載結(jié)束后延時(shí)等待時(shí)間Tw，使IO管腳0Ε_ΕΝ輸出低電平，并一直保持；或把每個(gè)總線開關(guān)的控制端采用與門控制，其輸入為兩個(gè)相連的處理器IO管腳輸出進(jìn)行控制；把與門控制采用可編程器件CPLD來實(shí)現(xiàn)。
2.根據(jù)權(quán)利要求I所述利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特征在于若有多個(gè)處理器互聯(lián)時(shí)，則選擇多個(gè)不同的IO管腳101、102……分別接到對(duì)應(yīng)的總線開關(guān)的控制使能端OE上；按上面3所示編寫不同的延時(shí)控制指令，控制使能端0E，即可。
3.根據(jù)權(quán)利要求I或2任一所述利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特征在于所述每個(gè)等待時(shí)間Tw相同或不同，其取決于其代碼大小及加載速度；其等待時(shí)間Tw為所有處理器的最長(zhǎng)加載時(shí)間之差減去該處理器自身加載的時(shí)間。
4.根據(jù)權(quán)利要求3所述利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特征在于若為加載更可靠，應(yīng)在等待時(shí)間Tw再加上適當(dāng)余量At，At根據(jù)系統(tǒng)自身特點(diǎn)而定。
5.根據(jù)權(quán)利要求4所述利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，其特征在于所述編寫處理器程序代碼的程序包括匯編以及C語(yǔ)言，若采用FPGA則還應(yīng)包括VHDL 及 Verilog0
全文摘要
一種利用總線開關(guān)控制多處理器實(shí)現(xiàn)高速并行加載的方法，包括利用對(duì)總線開關(guān)輸出使能端OE的控制來隔離所有互聯(lián)的處理器數(shù)據(jù)總線；選用上電復(fù)位及程序加載期間其IO管腳輸出為高電平的處理器，把該處理器的某個(gè)IO管腳接到該總線開關(guān)的使能端OE上，該IO管腳定義為OE_EN；若所用的處理器上電復(fù)位及程序加載期間其IO管腳輸出為低電平，則應(yīng)采用反相器取反后再接到OE上；編寫處理器程序代碼，在每個(gè)處理器程序加載開始后延時(shí)等待時(shí)間Tw，使IO管腳OE_EN輸出低電平，并一直保持。本發(fā)明使程序加載速度快，實(shí)現(xiàn)了多個(gè)程序的并行加載，特別適合于實(shí)時(shí)性要求高、上電后需要迅速做出響應(yīng)的場(chǎng)合，且簡(jiǎn)單、易于排故、很高的可靠性。
文檔編號(hào)G06F13/20GK102591819SQ20111043648
公開日2012年7月18日 申請(qǐng)日期2011年12月23日 優(yōu)先權(quán)日2011年12月23日
發(fā)明者何健, 劉升 申請(qǐng)人:西安奇維科技股份有限公司