本實用新型涉及一種控制系統(tǒng)，具體涉及基于DSP和FPGA的微盤控制系統(tǒng)。

背景技術(shù)：

在計算機有著廣泛應(yīng)用的當今，數(shù)據(jù)采集在計算機數(shù)據(jù)處理及控制領(lǐng)域是一個非常重要的方面，它是連接計算機數(shù)字處理越來越趨向于數(shù)字化處理。數(shù)據(jù)采集技術(shù)是信息科學的一個重要分支，它是以傳感器技術(shù)、信號檢測與處理、計算機技術(shù)以及電子學燈學科為基礎(chǔ)形成的綜合應(yīng)用的技術(shù)學科。研究信息數(shù)據(jù)的采集、存儲、處理以及控制等在雷達、通信、水聲、遙感、地質(zhì)勘探、振動工程、無損檢測、語音處理、智能儀器、工業(yè)自動控制以及生物科學工程等諸多領(lǐng)域有著廣泛的應(yīng)用。但是現(xiàn)有技術(shù)中存在著一些問題還有待改進，例如傳感器數(shù)據(jù)采集速度較慢，所采集的數(shù)據(jù)精度較低，整個數(shù)據(jù)處理的系統(tǒng)穩(wěn)定性也有待提高。

隨著處理器技術(shù)的迅猛發(fā)展，以嵌入式計算機系統(tǒng)為核心的數(shù)據(jù)采集系統(tǒng)已在測量領(lǐng)域占有統(tǒng)治地位，數(shù)據(jù)采集系統(tǒng)就是將現(xiàn)場采集到的數(shù)據(jù)進行處理、傳輸、顯示和存儲等操作的設(shè)備。一般情況下，數(shù)據(jù)采集系統(tǒng)有三大部分組成，第一部分是對模擬信號的預(yù)處理，主要是對信號進行濾波和放大等。第二部分是模擬/數(shù)字轉(zhuǎn)換，將模擬信號轉(zhuǎn)變?yōu)橐子诒惶幚淼臄?shù)字信號。第三部分是數(shù)字信號的處理、存儲以及處理結(jié)果的顯示和輸出。

技術(shù)實現(xiàn)要素：

本實用新型所要解決的技術(shù)問題是數(shù)據(jù)采集速度慢、精度低、系統(tǒng)穩(wěn)定性差，目的在于提供基于DSP和FPGA的微盤控制系統(tǒng)，F(xiàn)PGA能夠解決低層的信號預(yù)處理算法處理的數(shù)據(jù)大，對處理速度要求高但運算結(jié)構(gòu)相對較簡單的問題，DSP能夠解決高層處理算法的數(shù)據(jù)量較低層，算法少，但是算法的控制結(jié)構(gòu)復雜的問題，結(jié)合FPGA和DSP兼顧速度和靈活性，同時滿足底層信號和高層信號的處理要求。

本實用新型通過下述技術(shù)方案實現(xiàn)：

基于DSP和FPGA的微盤控制系統(tǒng)，包括DSP外圍電路和FPGA外圍電路，所述DSP外圍電路與FPGA外圍電路接；所述DSP外圍電路包括DSP芯片、電源監(jiān)控模塊、手動復位、SDRAM和FLASH，所述電源監(jiān)控模塊與DSP芯片的RST連接，所述手動復位與電源監(jiān)控模塊連接，所述SDRAM、FLASH均與DSP芯片的EMIF連接；FLASH的選擇主要考慮可靠性、容量、讀寫時間、寫周期和擦除周期、功耗以及與DSP芯片的兼容性。

EMIF是外部存儲總線接口，該接口的CE0空間連接了一片同步動態(tài)隨機存儲器（SDRAM），CE1空間連接一片用于存放程序的FLASH存儲器，CE3和CE4空間連接至FPGA外圍電路；GPIO是通用I/O口，GPIO與中斷信號（INT）連接至FPGA外圍電路。DSP的復位電路是指為DSP系統(tǒng)提供初始化信號，使其恢復到原始狀態(tài)的一個過程，并且提供了一個手動復位；電源監(jiān)控模塊中使用了電源監(jiān)控模塊芯片，能夠自動識別DSP芯片的狀態(tài)而發(fā)出復位信號。

FPGA外圍電路包括FPGA芯片、RS422總線模塊、RS232總線模塊、CAN總線模塊以及里程和秒脈沖信號模塊，所述RS422總線模塊包括RS422接收器、全雙工RS422收發(fā)器和第一光耦隔離器，所述RS422接收器和全雙工RS422收發(fā)器均與第一光耦隔離器連接；所述RS232 總線模塊包括RS232接收器、RS232發(fā)送器和第二光耦隔離器，所述RS232接收器和RS232發(fā)送器均與第二光耦隔離器連接；所述CAN總線模塊包括CAN總線收發(fā)器、第三光耦隔離器和CAN總線控制器，所述CAN總線收發(fā)器、第三光耦隔離器和CAN總線控制器依次連接；所述第一光耦隔離器、第二光耦隔離器和CAN總線控制器均與FPGA芯片連接；所述里程和秒脈沖信號模塊包括電平匹配模塊和緩沖芯片，所述電平匹配模塊和緩沖芯片均與FPGA芯片連接。

FPGA主要是DSP外圍電路的橋梁，除FPGA以外的外設(shè)都要先經(jīng)過FPGA進行驅(qū)動，完成數(shù)據(jù)的收發(fā)、數(shù)據(jù)預(yù)處理以及打包等，為了使FPGA外圍電路和DSP外圍電路之間的通信更方便和靈活，DSP外圍電路的外部總線接口及其兩路片選信號CE2和CE3都接到FPGA，并且DSP的幾個通用輸入/輸出接口（GPIO）和外部中斷輸入接口（INT）也與FPGA芯片連接。RS422總線模塊中RS422接收的是陀螺數(shù)據(jù)，陀螺數(shù)據(jù)是指利用慣性元件（陀螺儀和加速度計）測量運載體的運動加速度及角速度信息。RS232總線模塊接收的是GPS、氣壓計的信息。

進一步地，基于DSP和FPGA的微盤控制系統(tǒng)，所述DSP外圍電路還包括緩沖模塊，所述緩沖模塊與DSP芯片的JTAG接口連接。JTAG接口用于與外部仿真器連接，便于程序調(diào)試和下載，緩沖模塊可以使JTAG接口與仿真器更好的交換數(shù)據(jù)。

進一步地，基于DSP和FPGA的微盤控制系統(tǒng)，還包括第一有源晶振和第二有源晶振，所述第一有源晶振與FPGA芯片連接，所述第二有源晶振與DSP芯片的CLK連接。有源晶振是一個完整的振蕩器，它不需要DSP的內(nèi)部振蕩器，信號質(zhì)量好，比較穩(wěn)定，而且連接方式簡單，不需要復雜的配置電路。

本實用新型與現(xiàn)有技術(shù)相比，具有如下的優(yōu)點和有益效果：

1、本實用新型中，F(xiàn)PGA能夠解決低層的信號預(yù)處理算法處理的數(shù)據(jù)大，對處理速度要求高但運算結(jié)構(gòu)相對較簡單的問題，DSP能夠解決高層處理算法的數(shù)據(jù)量較低層，算法少，但是算法的控制結(jié)構(gòu)復雜的問題，結(jié)合FPGA和DSP兼顧速度和靈活性，提高數(shù)據(jù)采集速度、精度以及系統(tǒng)穩(wěn)定性；

2、本實用新型中，使用電源監(jiān)控模塊和手動復位，手動復位是人為動作，根據(jù)使用者需要能靈活控制復位時間，電源監(jiān)控模塊使用電源監(jiān)控模塊芯片自動識別DSP芯片的狀態(tài)，能自動發(fā)出復位信號。

附圖說明

此處所說明的附圖用來提供對本實用新型實施例的進一步理解，構(gòu)成本申請的一部分，并不構(gòu)成對本實用新型實施例的限定。在附圖中：

圖1為本實用新型結(jié)構(gòu)示意圖。

具體實施方式

為使本實用新型的目的、技術(shù)方案和優(yōu)點更加清楚明白，下面結(jié)合實施例和附圖，對本實用新型作進一步的詳細說明，本實用新型的示意性實施方式及其說明僅用于解釋本實用新型，并不作為對本實用新型的限定。

實施例

如圖1所示，基于DSP和FPGA的微盤控制系統(tǒng)，包括DSP外圍電路和FPGA外圍電路，所述DSP外圍電路包括DSP芯片、電源監(jiān)控模塊、手動復位、SDRAM和FLASH，所述電源監(jiān)控模塊與DSP芯片的RST連接，所述手動復位與電源監(jiān)控模塊連接，所述SDRAM、FLASH均與DSP芯片的EMIF連接。

EMIF是外部存儲器總線接口，當DSP芯片內(nèi)RAM容量不能滿足系統(tǒng)程序和數(shù)據(jù)存儲時，就需在片外進行存儲器擴展，DSP芯片訪問片外存儲器時必須通過EMIF，EMIF支持的存儲器類型包括同步突發(fā)靜態(tài)RAM（SBSRAM）、同步動態(tài)RAM（SDRAM）、異步器件、外部共享存儲器空間的器件。DSP芯片選用TMS320C6713，TMS320C6713的EMIF可對上述存儲器實現(xiàn)無縫接口，EMIF的整個外部空間容量為64MB，分為四個空間CE0-CE3，每個CE空間相互完全獨立，EMIF數(shù)據(jù)總線寬度為32Bit，同時支持8/16Bit的寄存器。由于DSP芯片不具備掉電程序存儲能力，所以DSP外圍電路必須設(shè)置一片用于掉電保存程序用的ROM芯片，這里采用的是FLASH。FLASH是一種高速的、電擦除、可改寫的非易失性存儲器，十分適合于數(shù)字信號處理系統(tǒng)。FLASH芯片選用SST39VF3201，該芯片具有較寬的讀寫電壓范圍（2.7V~3.6V）、較寬的工作溫度范圍（-40攝氏度~+85攝氏度）和較快的讀寫速度，可以支持三種模式的擦除方式。DSP芯片設(shè)置為16Bit外部ROM加載模式，在上電的時候自動以16Bit模式讀取CE1空間所連接的外部ROM中的1KB內(nèi)容加載到內(nèi)部程序存儲器并運行，超過1KB的程序就需要通過程序設(shè)計對DSP進行二次加載處理。

由于DSP芯片片內(nèi)只有256Kbyte的內(nèi)存空間，根據(jù)設(shè)計要求選取了容量為2M*32bit的SDRAM芯片作為DSP的外部高速存儲器。SDRAM芯片選用美光半導體公司的MT48LC2M32B2TG，該芯片具有工業(yè)級工作溫度范圍（-40攝氏度~+85攝氏度），可支持高達166MHz的時鐘速率，SDRAM分配為DSP芯片的CE0空間。

DSP的復位電路是指為DSP系統(tǒng)提供初始化信號，使其恢復到原始狀態(tài)的一個過程，TMS320C6713芯片是由RESET復位，低電平有效，而且輸入脈沖寬度要求小于100ns，在本實施例中，DSP芯片的復位電路采用一片電源管理芯片為核心，該芯片選用TI公司的TPS3836K33DBV，它的一路電源監(jiān)控模塊輸入端連接至3.3V電源，起到檢測3.3V電源電壓的作用，其閾值電壓為2.93V，當電源電壓低于2.93V時，該芯片就會復位DSP。當電壓重新高于2.93V后，該芯片就會延時一段時間（10ms或200ms可選）后釋放復位信號（輸出高電平）。由于在穩(wěn)壓電源的設(shè)計中已經(jīng)做好了當1.2V核心電壓不正常時3.3VI/O電壓也無輸出的電路邏輯，所以只需單獨監(jiān)控3.3V電壓，就可實現(xiàn)1.2V和3.3V其中有一個掉電或者異常就可以使DSP芯片復位，從而集成了上電復位和電源異常復位兩個功能。TPS3836K33DBV的另一路監(jiān)控連接至手動復位和由FPGA 產(chǎn)生的看門狗復位，手動復位時就會拉低該引腳的電平。再由DSP的GPIO引腳FPGA發(fā)送看門狗脈沖信號，在FPGA內(nèi)部構(gòu)建一個看門狗功能的模塊來監(jiān)控DSP發(fā)送過來的脈沖，當脈沖異常時，F(xiàn)PGA就會拉低監(jiān)控芯片的輸入腳，觸發(fā)芯片使其復位DSP，這樣就實現(xiàn)了手動復位和看門狗復位功能的集成設(shè)計。TMS320C6713集成有標準JTAG接口，用于連接系統(tǒng)板和仿真器，通過該接口對DSP進行調(diào)試仿真和程序下載。

FPGA外圍電路包括FPGA芯片、RS422總線模塊、RS232總線模塊、CAN總線模塊以及里程和秒脈沖信號模塊，所述RS422總線模塊包括RS422接收器、全雙工RS422收發(fā)器和第一光耦隔離器，所述RS422接收器和全雙工RS422收發(fā)器均與第一光耦隔離器連接；所述RS232 總線模塊包括RS232接收器、RS232發(fā)送器和第二光耦隔離器，所述RS232接收器和RS232發(fā)送器均與第二光耦隔離器連接；所述CAN總線模塊包括CAN總線收發(fā)器、第三光耦隔離器和CAN總線控制器，所述CAN總線收發(fā)器、第三光耦隔離器和CAN總線控制器依次連接；所述第一光耦隔離器、第二光耦隔離器和CAN總線控制器均與FPGA芯片連接；所述里程和秒脈沖信號模塊包括電平匹配模塊和緩沖芯片，所述電平匹配模塊和緩沖芯片均與FPGA芯片連接。

RS232是異步通信中應(yīng)用最廣的標準總線，采用負邏輯，信源端-5V~-15V為邏輯“1”電平，5V~+15V為“0”電平。接收端-3V~-15V為邏輯“1”電平，3V~+15V為“0”電平，噪聲容限為2V。這種信號電平與常規(guī)的TTL電平不同，需要電平轉(zhuǎn)換芯片實現(xiàn)TTL到RS232的轉(zhuǎn)換。RS232總線包括兩路RS232接收和2路RS232發(fā)送。RS232總線端與FPGA之間通過光耦隔離器隔離，RS232總線端供電由電源部分的隔離穩(wěn)壓3.3V提供，以實現(xiàn)電氣隔離的要求。總線收發(fā)芯片選用MAXIM公司的雙通道RS232收發(fā)芯片MAX3232ESE，它具有功耗低、波特率高和價格低等優(yōu)點。外接電容僅為0.1uF或1uF，供電電壓3.3V，通信速率可達120kbps，工作溫度范圍是-40攝氏度~+85攝氏度。隔離光耦選用飛兆公司的小型高速數(shù)據(jù)光耦芯片F(xiàn)ODM8071，工作溫度范圍為-40攝氏度~+110攝氏度，數(shù)據(jù)傳輸速率可達20Mbit/s，兼容3.3V/5V供電系統(tǒng)。

RS422與RS232最大的差異在于RS422采用平衡式差分收發(fā)方式，利用兩條線來傳輸信號，從根本上消除了地線干擾。該方式抗抗干擾能力強，傳輸距離較遠。在本實施例中，RS422總線通道有六路，其中三路RS422只是接收，另外三路是全雙工。RS422總線端與FPGA通過光耦隔離器隔離，實現(xiàn)電器隔離的要求。三路RS422接收選用美信公司的4通道RS422總線接收芯片MAX3096ESE，工作電壓3.3V，通信速率可達10Mbps，3路全雙工RS422通信選用全雙工RS422通信芯片MAX3490 ，其工作電壓是3.3V，通信速率可達10Mbps，隔離光耦也選用飛兆公司的小型高速數(shù)據(jù)光耦芯片F(xiàn)ODM8071。

CAN總線模塊中數(shù)據(jù)經(jīng)過CAN總線收發(fā)器后，經(jīng)過光耦與CAN總線控制器相連，由CAN總線控制器對接收的數(shù)據(jù)進行解碼，再將解碼后的數(shù)據(jù)發(fā)送到FPGA。CAN收發(fā)器是CAN總線通信控制器與物理總線之間的物理連接，它可以提供總線的差動發(fā)送能力和CAN控制器的差動接收能力。本實施例中CAN總線收發(fā)器選用TI公司的SN65HVD230QDQ1，電源電壓3.3V、低功耗，兼容PCA82C250引腳，通信速率可達1Mbps，具有熱關(guān)斷保護功能，工作溫度范圍-40攝氏度~+125攝氏度。隔離光耦選用飛兆公司的小型高速數(shù)據(jù)光耦芯片F(xiàn)ODM8071。CAN總線控制器是總線通信的核心，負責對總線上的數(shù)據(jù)進行編碼解碼的工作。本實施例中CAN總線控制器選用Microchip公司的MCP2515，它是一款獨立控制器局域網(wǎng)絡(luò)協(xié)議控制器，完全支持CANV2.0B技術(shù)規(guī)范。該器件能發(fā)送和接收標準或擴展數(shù)據(jù)幀以及遠程幀。MCP2515自帶的兩個驗收屏蔽寄存器和六個驗收濾波寄存器可以過濾掉不想要的報文，因此減少了處理器的開銷。MCP2515與FPGA的連接是通過標準串行外設(shè)接口實現(xiàn)的。

里程信號和秒脈沖信號是脈沖信號，其低電平最大為1V，高電平為4.5V~12V，需要系統(tǒng)對其計數(shù)，里程信號不能直接與FPGA連接，這是由于信號電平特性不相符，因此里程信號先經(jīng)過一個電平匹配緩沖電路，做相應(yīng)的電平緩沖及整形后再連接到FPGA進行相應(yīng)的計數(shù)處理。

基于DSP的微盤數(shù)據(jù)處理系統(tǒng)，還包括第一有源晶振和第二有源晶振，本實施例中，第一有源晶振和第二有源晶振的頻率均采用4.096MHz，所述第一有源晶振與FPGA芯片連接，所述第二有源晶振與DSP芯片的CLK連接。有源晶振是一個完整的振蕩器，它不需要DSP的內(nèi)部振蕩器，信號質(zhì)量好，比較穩(wěn)定，而且連接方式簡單，不需要復雜的配置電路。

以上所述的具體實施方式，對本實用新型的目的、技術(shù)方案和有益效果進行了進一步詳細說明，所應(yīng)理解的是，以上所述僅為本實用新型的具體實施方式而已，并不用于限定本實用新型的保護范圍，凡在本實用新型的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本實用新型的保護范圍之內(nèi)。