本申請要求2015年11月30日提交的第10-2015-0168720號韓國專利申請的優(yōu)先權，其通過引用整體合并于此。

技術領域

本發(fā)明的示例性實施例涉及一種半導體設計技術，更具體地，涉及一種集成電路及其驅動方法。

背景技術：

為了執(zhí)行穩(wěn)定的操作，集成電路使用參考電流。參考電流是用于確保集成電路在不良條件(諸如制造工藝和溫度的變化)中的穩(wěn)定操作的必需要素。

技術實現(xiàn)要素：

本發(fā)明的各種實施例針對一種能夠校正源電流與參考電流之間的電流失配的集成電路以及驅動該集成電路的方法。

此外，本發(fā)明的各種實施例針對一種能夠校正多個參考電流與輸出電流之間的電流失配的集成電路以及驅動該集成電路的方法。

根據本發(fā)明的一個實施例，一種集成電路包括：源電流發(fā)生塊，適用于產生源電流；第一鏡像塊，適用于產生與源電流相對應的第一鏡像電流和第二鏡像電流；第二鏡像塊，適用于產生與第一鏡像電流相對應的第三鏡像電流和參考電流；第一校正塊，適用于基于第三鏡像電流來校正源電流、第一鏡像電流和第二鏡像電流之間的電流失配；以及第二校正塊，適用于基于第二鏡像電流來校正第一鏡像電流、第三鏡像電流和參考電流之間的電流失配。

第一鏡像塊可以包括：第一偏置單元，耦接在第一電壓端子與源電流發(fā)生塊之間，以產生與源電流相對應的第一偏置電壓；第一鏡像單元，耦接在第一電壓端子與第二鏡像塊之間，以基于第一偏置電壓來產生第一鏡像電流；以及第二鏡像單元，耦接在第一電壓端子與第二校正塊之間，以基于第一偏置電壓來產生第二鏡像電流。

第一校正塊可以包括：第一共源共柵偏置單元，耦接在第一電壓端子與第二鏡像塊之間，以產生與第三鏡像電流相對應的第一共源共柵偏置電壓；第一共源共柵鏡像單元，耦接在第一偏置單元與源電流發(fā)生塊之間，以基于第一共源共柵偏置電壓來產生源電流；第二共源共柵鏡像單元，耦接在第一鏡像單元與第二鏡像塊之間，以基于第一共源共柵偏置電壓來產生第一鏡像電流；以及第三共源共柵鏡像單元，耦接在第二鏡像單元與第二校正塊之間，以基于第一共源共柵偏置電壓來產生第二鏡像電流。

第二鏡像塊可以包括：第二偏置單元，耦接在第二電壓端子與第二共源共柵鏡像單元之間，以產生與第一鏡像電流相對應的第二偏置電壓；第三鏡像單元，耦接在第二電壓端子與第一共源共柵偏置單元之間，以基于第二偏置電壓來產生第三鏡像電流；以及第四鏡像單元，耦接在第二電壓端子與參考電流的輸出節(jié)點之間，以基于第二偏置電壓來產生參考電流。

第二校正塊可以包括：第二共源共柵偏置單元，耦接在第二電壓端子與第三共源共柵鏡像單元之間，以產生與第二鏡像電流相對應的第二共源共柵偏置電壓；第四共源共柵鏡像單元，耦接在第二偏置單元與第二共源共柵鏡像單元之間，以基于第二共源共柵偏置電壓來產生第一鏡像電流；第五共源共柵鏡像單元，耦接在第三鏡像單元與第一共源共柵偏置單元之間，以基于第二共源共柵偏置電壓來產生第三鏡像電流；以及第六共源共柵鏡像單元，耦接在第四鏡像單元與輸出節(jié)點之間，以基于第二共源共柵偏置電壓來產生參考電流。

源電流發(fā)生塊可以基于從帶隙參考(BGR)電路產生的參考電壓來產生源電流。

根據本發(fā)明的一個實施例，一種集成電路包括：電流源，適用于產生輸入電流；鏡像塊，適用于產生與輸入電流相對應的多個參考電流和與參考電流相對應的輸出電流；控制塊，適用于基于控制碼來控制要選擇的參考電流；以及校正塊，適用于基于與參考電流相對應的第一偏置電壓來校正參考電流與輸出電流之間的電流失配。

鏡像塊可以包括：多個除法單元，并聯(lián)耦接在第一電壓端子與電流源之間，以通過以預定比例劃分輸入電流來產生參考電流；以及第一鏡像單元，適用于基于第一偏置電壓來產生輸出電流。

控制塊可以包括多個開關單元，所述多個開關單元用于基于控制碼來將除法單元與電流源選擇性地耦接。

校正塊可以包括：第二鏡像單元，適用于基于第一偏置電壓來產生與參考電流相對應的第一鏡像電流；第一偏置單元，適用于產生與第一鏡像電流相對應的第二偏置電壓；第三鏡像單元，適用于基于第二偏置電壓來產生與第一鏡像電流相對應的第二鏡像電流；第二偏置單元，適用于產生與第二鏡像電流相對應的共源共柵偏置電壓；多個第一共源共柵鏡像單元，耦接在除法單元與開關單元之間，以基于共源共柵偏置電壓來產生鏡像電流；第二共源共柵鏡像單元，耦接在第二鏡像單元與第一偏置單元之間，以基于共源共柵偏置電壓來產生第一鏡像電流；以及第三共源共柵鏡像單元，耦接在第一鏡像單元與輸出電流的輸出節(jié)點之間，以基于共源共柵偏置電壓來產生輸出電流。

根據本發(fā)明的一個實施例，一種用于驅動集成電路的方法包括：產生源電流；產生與源電流相對應的第一鏡像電流和第二鏡像電流；產生與第一鏡像電流相對應的第三鏡像電流和參考電流；基于第二鏡像電流來校正第一鏡像電流、第三鏡像電流和參考電流之間的第一電流失配；以及基于第三鏡像電流來校正源電流、第一鏡像電流和第二鏡像電流之間的第二電流失配。

校正第一電流失配可以包括：產生與第二鏡像電流相對應的第二共源共柵偏置電壓；以及基于第二共源共柵偏置電壓來校正第一鏡像電流、第三鏡像電流和參考電流。

校正第二電流失配可以包括：產生與第三鏡像電流相對應的第一共源共柵偏置電壓；以及基于第一共源共柵偏置電壓來校正源電流、第一鏡像電流和第二鏡像電流。

附圖說明

圖1是示出根據本發(fā)明的實施例的集成電路的電路圖。

圖2是示出根據本發(fā)明的實施例的集成電路的電路圖。

具體實施方式

以下參照附圖更詳細地描述本發(fā)明的各種實施例。然而，本發(fā)明可以以不同的形式來實施，并且不應當被解釋為局限于本文所闡述的實施例。更確切地說，這些實施例被提供使得本公開是徹底的和完整的，并且這些實施例將把本發(fā)明充分地傳達給相關領域技術人員。相同的附圖標記在本發(fā)明的各個附圖和實施例中始終表示相同的部分。

本文使用的術語僅為了描述具體實施例，而非旨在限制本發(fā)明構思。如本文所用，除非上下文中另外明確地指出，否則單數(shù)形式“一種(a)”、“一種(an)”和“該(the)”旨在也包括復數(shù)形式。還將理解的是，術語“包括(comprises)”和/或“包括(comprising)”當在本說明書中使用時表示存在陳述的特征，但是不排除存在或增加一個或更多個其它特征。如本文所用，術語“和/或”表示一個或更多個相關列出項的任意組合和所有組合。還應注意，在本說明書中，“連接/耦接”不僅是指一個部件直接耦接另一部件，還指一個部件通過中間部件間接地耦接另一部件。

圖1是示出根據本發(fā)明的實施例的集成電路100的電路圖。

參照圖1，集成電路100可以包括源電流發(fā)生塊110、第一鏡像塊120、第二鏡像塊130、第一校正塊140以及第二校正塊150。

源電流發(fā)生塊110可以產生與參考電壓Vbgr相對應的源電流Is。例如，源電流發(fā)生塊110可以包括運算放大器AMP、第一PMOS晶體管P00和電阻器R。運算放大器AMP可以接收參考電壓Vbgr和反饋電壓Vbgr’。第一PMOS晶體管P00可以具有耦接至第一節(jié)點ND0的源極、耦接至第二節(jié)點ND1的漏極，以及接收運算放大器AMP的輸出的柵極。電阻器R可以耦接在第一節(jié)點ND0和接地電壓端子VSS之間。盡管未示出，但參考電壓Vbgr可以由帶隙參考(BGR)電路來產生。

第一鏡像塊120可以產生與源電流Is相對應的第一鏡像電流Im0和第二鏡像電流Im1。第一鏡像塊120可以包括：第一偏置單元，包括第二PMOS晶體管P01；第一鏡像單元，包括第三PMOS晶體管PO2；以及第二鏡像單元，包括第四PMOS晶體管PO3。第一偏置單元P01可以產生與源電流Is相對應的第一偏置電壓Vb0。例如，第二PMOS晶體管P01可以具有耦接至電源電壓端子VDD的源極、耦接至第二節(jié)點ND1的漏極，以及耦接至第二節(jié)點ND2的柵極。第一偏置電壓Vb0可以通過第二節(jié)點ND1而產生。第一鏡像單元可以基于第一偏置電壓Vb0而產生第一鏡像電流Im0。例如，第三PMOS晶體管P02可以具有耦接至電源電壓端子VDD的源極和接收第一偏置電壓Vb0的柵極。第二鏡像單元可以基于第一偏置電壓Vb0而產生第二鏡像電流Im1。例如，第四PMOS晶體管P03可以具有耦接至電源電壓端子VDD的源極和接收第一偏置電壓Vb0的柵極。

第二鏡像塊130可以產生與第一鏡像電流Im0相對應的第三鏡像電流Im2和參考電流Iref。例如，第二鏡像塊130可以包括：第二偏置單元，包括第一NMOS晶體管N00；以及第三鏡像單元和第四鏡像單元，分別包括第二NMOS晶體管N01和第三NMOS晶體管N02。第二偏置單元可以產生與第一鏡像電流Im0相對應的第二偏置電壓Vb1。例如，第一NMOS晶體管N00可以具有耦接至接地電壓端子VSS的源極、耦接至第三節(jié)點ND2的漏極，以及耦接至第三節(jié)點ND2的柵極。第二偏置電壓Vb1可以通過第三節(jié)點ND2而產生。第三鏡像單元可以基于第二偏置電壓Vb1而產生第三鏡像電流Im2。例如，第二NMOS晶體管N01可以具有耦接至接地電壓端子VSS的源極和接收第二偏置電壓Vb1的柵極。第四鏡像單元可以基于第二偏置電壓Vb1而產生參考電流Iref。例如，第三NMOS晶體管N02可以具有耦接至接地電壓端子VSS的源極和接收第二偏置電壓Vb1的柵極。

第一校正塊140可以基于第三鏡像電流Im2來校正在源電流Is、第一鏡像電流Im0和第二鏡像電流Im1之間的電流失配。漏源電壓Vds被不同地限定，因為耦接至第二PMOS晶體管P01、第三PMOS晶體管P02和第四PMOS晶體管P03的漏極的負載是不同的。第一校正塊140可以校正不同的漏源電壓Vds。例如，第一校正塊140可以包括第一共源共柵偏置單元、第一共源共柵鏡像單元、第二共源共柵鏡像單元和第三共源共柵鏡像單元。第一共源共柵偏置單元P04、P05和P06可以產生與第三鏡像電流Im2相對應的第一共源共柵偏置電壓Vc0。例如，第一共源共柵偏置單元可以包括第五PMOS晶體管至第七PMOS晶體管P04、P05和P06，第五PMOS晶體管至第七PMOS晶體管每個具有串聯(lián)地耦接在電源電壓端子VDD與第五節(jié)點ND4之間的源極和漏極以及耦接至第五節(jié)點ND4的柵極。第一共源共柵偏置電壓Vc0可以通過第五節(jié)點ND4而產生。盡管在本發(fā)明的實施例中作為示例描述了第一共源共柵偏置單元包括三個PMOS晶體管，但其并不限于此，包括在第一共源共柵偏置單元中的PMOS晶體管的數(shù)目可以根據設計而變化。此外，第一共源共柵鏡像單元可以基于第一共源共柵偏置電壓Vc0來控制源電流Is。例如，第一共源共柵鏡像單元可以包括第八PMOS晶體管P07，第八PMOS晶體管P07具有耦接至第二PMOS晶體管P01的漏極的源極、耦接至第二節(jié)點ND1的漏極，以及接收第一共源共柵偏置電壓Vc0的柵極。第二共源共柵鏡像單元可以基于第一共源共柵偏置電壓Vc0而控制第一鏡像電流Im0。例如，第二共源共柵鏡像單元可以包括第九PMOS晶體管P08，第九PMOS晶體管P08具有耦接至第三PMOS晶體管P02的漏極的源極、耦接至第三節(jié)點ND2的漏極，以及接收第一共源共柵偏置電壓Vc0的柵極。第三共源共柵鏡像單元可以基于第一共源共柵偏置電壓Vc0而控制第二鏡像電流Im1。例如，第三共源共柵鏡像單元可以包括第十PMOS晶體管，第十PMOS晶體管具有耦接至第四PMOS晶體管P03的漏極的源極、耦接至第四節(jié)點ND3的漏極，以及接收第一共源共柵偏置電壓Vc0的柵極。

第二校正塊150可以基于第二鏡像電流Im1來校正第一鏡像電流Im0、第三鏡像電流Im2和參考電流Iref之間的電流失配。漏源電壓Vds被不同地限定，因為耦接至第一NMOS晶體管N00、第二NMOS晶體管N01和第三NMOS晶體管N02的漏極的負載是不同的。第二校正塊150可以校正不同地限定的漏源電壓Vds。例如，第二校正塊150可以包括第二共源共柵偏置單元、第四共源共柵鏡像單元、第五共源共柵鏡像單元和第六共源共柵鏡像單元。第二共源共柵偏置單元N03、N04、N05和N06可以產生與第二鏡像電流Im1相對應的第二共源共柵偏置電壓Vc1。例如，第二共源共柵偏置單元可以包括第四NMOS晶體管至第七NMOS晶體管N03、N04和N05，第四NMOS晶體管至第七NMOS晶體管每個具有串聯(lián)地耦接在接地電壓端子VSS與第四節(jié)點ND3之間的源極和漏極以及耦接至第四節(jié)點ND3的柵極。第二共源共柵偏置電壓Vc1可以通過第四節(jié)點ND3而產生。盡管作為示例描述了第二共源共柵偏置單元可以包括四個NMOS晶體管，但本發(fā)明不限于此，包括在第一共源共柵偏置單元中的NMOS晶體管的數(shù)目可以根據設計而變化。此外，第四共源共柵鏡像單元可以基于第二共源共柵偏置電壓Vc1而控制第一鏡像電流Im0。例如，第四共源共柵鏡像單元可以包括第八NMOS晶體管N07，第八NMOS晶體管具有耦接至第一NMOS晶體管N00的漏極的源極、耦接至第三節(jié)點ND2的漏極以及接收第二共源共柵偏置電壓Vc1的柵極。第五共源共柵鏡像單元可以基于第二共源共柵偏置電壓Vc1而控制第三鏡像電流Im2。例如，第五共源共柵鏡像單元可以包括第九NMOS晶體管N08，第九NMOS晶體管具有耦接至第二NMOS晶體管N01的漏極的源極、耦接至第五節(jié)點ND4的漏極以及接收第二共源共柵偏置電壓Vc1的柵極。第六共源共柵鏡像單元可以基于第二共源共柵偏置電壓Vc1而控制參考電流Iref。例如，第六共源共柵鏡像單元可以包括第十NMOS晶體管N09，第十NMOS晶體管具有耦接至第三NMOS晶體管N02的漏極的源極、耦接至參考電流Iref的輸出節(jié)點的漏極以及接收第二共源共柵偏置電壓Vc1的柵極。

當源電流發(fā)生塊110產生與參考電壓Vbgr相對應的源電流Is時，第一鏡像塊120可以對源電流Is進行映像，以產生第一鏡像電流Im0和第二鏡像電流Im1，而第二鏡像塊130可以對第一鏡像電流Im0進行映像，以產生第三鏡像電流Im2和參考電流Iref。

第一鏡像塊120可能不能產生與源電流Is相對應的第一鏡像電流Im0和第二鏡像電流Im1。這是因為:由于耦接至第二PMOS晶體管P01的漏極的負載、耦接至第三PMOS晶體管P02的漏極的負載和耦接至第四PMOS晶體管P03的漏極的負載分別是不同的，因此第二PMOS晶體管P01的漏源電壓Vds和第三PMOS晶體管P02的漏源電壓Vds以及第四PMOS晶體管P03的漏源電壓Vds被不同地限定。因此，在源電流Is、第一鏡像電流Im0和第二鏡像電流Im1之間可以發(fā)生電流失配。

第一校正塊140可以校正源電流Is、第一鏡像電流Im0和第二鏡像電流Im1之間的電流失配。例如，因為共源共柵耦接至第二PMOS晶體管P01的第一共源共柵鏡像單元P07、共源共柵耦接至第三PMOS晶體管P02的第二共源共柵鏡像單元P08和共源共柵耦接至第四PMOS晶體管P03的第三共源共柵鏡像單元P09通過柵極接收第一共源共柵偏置電壓Vc0，所以第二PMOS晶體管P01的漏極電壓Vd、第三PMOS晶體管P02的漏極電壓Vd和第四PMOS晶體管P03的漏極電壓Vd可以被限定為基本相同。因此，第二PMOS晶體管P01的漏源電壓Vds、第三PMOS晶體管P02的漏源電壓Vds和第四PMOS晶體管P03的漏源電壓Vds可以被限定為基本相同，并且源電流Is、第一鏡像電流Im0和第二鏡像電流Im1之間的電流失配可以得到校正。

第二鏡像塊130可能不能產生與第一鏡像電流Im0相對應的第三鏡像電流Im2和參考電流Iref。這是因為:由于耦接至第一NMOS晶體管N00、第二NMOS晶體管N01和第三NMOS晶體管N02的各自的漏極的負載分別是不同的，因此第一NMOS晶體管N00的漏源電壓Vds和第二NMOS晶體管N01的漏源電壓Vds以及第三NMOS晶體管N02的漏源電壓Vds被不同地限定。因此，在第一鏡像電流Im0、第三鏡像電流Im2和參考電流Iref之間可以發(fā)生電流失配。

第二校正塊150可以校正第一鏡像電流Im0、第三鏡像電流Im2和參考電流Iref之間的電流失配。例如，因為共源共柵耦接至第一NMOS晶體管N00的第八NMOS晶體管N07、共源共柵耦接至第二NMOS晶體管N01的第九NMOS晶體管N08和共源共柵耦接至第三NMOS晶體管N02的第十NMOS晶體管N09通過柵極接收第二共源共柵偏置電壓Vc1，所以第一NMOS晶體管N00的漏極電壓Vd、第二NMOS晶體管N01的漏極電壓Vd和第三NMOS晶體管N02的漏極電壓Vd可以被限定為基本相同。因此，第一NMOS晶體管N00的漏源電壓Vds、第二NMOS晶體管N01的漏源電壓Vds和第三NMOS晶體管N02的漏源電壓Vds可以被限定為基本相同，并且第一鏡像電流Im0、第三鏡像電流IM2和參考電流Iref之間的電流失配可以得到校正。

圖2是示出根據本發(fā)明的實施例的集成電路200的電路圖。

參照圖2，集成電路200可以包括電流源210、鏡像塊220、控制塊230和校正塊240。

電流源210可以耦接在第一節(jié)點ND10與接地電壓端子VSS之間，以產生輸入電流Iin。例如，電流源210可以具有與圖1中所示的源電流發(fā)生塊110類似的配置。在這種情況下，輸入電流Iin可以與圖1中所示的源電流Is相對應。電流源210可以包括圖1中所示的源電流發(fā)生塊110、第一鏡像塊120、第二鏡像塊130、第一校正塊140以及第二校正塊150。在這種情況下，輸入電流Iin可以與圖1中所示的參考電流Iref相對應?？梢詫⒕哂懈鞣N結構的電流發(fā)生電路應用于電流源210。

鏡像塊220可以產生與輸入電流Iin相對應的多個參考電流Iref0至Irefn+1和與參考電流Iref0至Irefn+1相對應的輸出電流Iout。例如，鏡像塊220可以包括多個除法單元和第一鏡像單元。

除法單元可以并聯(lián)地耦接至電源電壓端子VDD。除法單元可以以預定比例來劃分輸入電流Iin，以產生參考電流Iref0至Irefn+1。例如，除法單元可以包括PMOS晶體管P00至P0n+1，PMOS晶體管P00至P0n+1每個具有耦接至電源電壓端子VDD的源極和接收第一偏置電壓Vb0的柵極。PMOS晶體管P00至P0n+1可以設計成具有不同溝道尺寸。例如，PMOS晶體管P0n可以具有為PMOS晶體管P00的溝道尺寸的2n倍大的溝道尺寸。第一偏置電壓Vb0可以通過第一節(jié)點ND10而產生。第一偏置電壓Vb0的電平可以基于參考電流Iref0至Irefn+1來限定。

第一鏡像單元可以基于第一偏置電壓Vb0而產生與參考電流Iref0至Irefn+1相對應的輸出電流Iout。例如，第一鏡像單元可以包括PMOS晶體管P0a，PMOS晶體管P0a具有耦接至電源電壓端子VDD的源極和接收第一偏置電壓Vb0的柵極。

控制塊230可以基于控制碼(未示出)來控制要選擇的各個參考電流Iref0至Irefn+1。例如，控制塊230可以包括并聯(lián)地耦接至第一節(jié)點ND10的多個開關單元SW0至SWn+1。開關單元SW0至SWn+1可以基于控制碼來選擇性地允許參考電流Iref0至Irefn+1流過第一節(jié)點ND10。

校正塊240可以基于第一偏置電壓Vb0來校正參考電流Iref0至Irefn+1與輸出電流Iout之間的電流失配。例如，校正塊240可以包括第二鏡像單元、第一偏置單元、第三鏡像單元、第二偏置單元、降壓單元、多個第一共源共柵鏡像單元、第二共源共柵鏡像單元和第三共源共柵鏡像單元。

第二鏡像單元可以基于第一偏置電壓Vb0而產生與參考電流Iref0至Irefn+1相對應的第一鏡像電流Im0。例如，第二鏡像單元可以包括PMOS晶體管P1a，PMOS晶體管P1a具有耦接至電源電壓端子VDD的源極、耦接至第二共源共柵鏡像單元的一端的漏極以及耦接至第一節(jié)點ND10的柵極。

第一偏置單元可以產生與第一鏡像電流Im0相對應的第二偏置電壓Vb1。例如，第一偏置單元可以包括NMOS晶體管P1b，NMOS晶體管P1b具有耦接至接地電壓端子VSS的源極、耦接至第二共源共柵鏡像單元的另一端(即，“第二節(jié)點ND11”)的漏極以及耦接至第二節(jié)點ND11的柵極。

第三鏡像單元可以基于第二偏置電壓而產生與第一鏡像電流Im0相對應的第二鏡像電流Im1。例如，第三鏡像單元可以包括NMOS晶體管P1c，NMOS晶體管P1c具有耦接至接地電壓端子VSS的源極、耦接至第三節(jié)點ND12的漏極以及耦接至第二節(jié)點ND11的柵極。

第二偏置單元可以產生與第二鏡像電流Im1相對應的共源共柵偏置電壓Vc。例如，第二偏置單元可以包括PMOS晶體管P1d，PMOS晶體管P1d具有耦接至第三節(jié)點ND12的柵極和漏極。共源共柵偏置電壓Vc可以通過第三節(jié)點ND12而產生。共源共柵偏置電壓Vc的電平可以對應于第二鏡像電流Im1來限定。

降壓單元可以將電源電壓VDD降低預定的電平，以提供給PMOS晶體管P1d。例如，降壓單元可以包括PMOS晶體管P1e，PMOS晶體管P1e具有耦接至電源電壓端子VDD的源極、耦接至PMOS晶體管P1d的源極的漏極以及耦接至PMOS晶體管P1d的源極的柵極。

第一共源共柵鏡像單元可以基于共源共柵偏置電壓Vc而產生參考電流Iref0至Irefn+1。例如，第一共源共柵鏡像單元可以包括多個PMOS晶體管P10至P1n+1，多個PMOS晶體管P10至P1n+1中的每個PMOS晶體管分別具有耦接至PMOS晶體管P00至P0n+1的源極、耦接到開關單元SW0至SWn+1的漏極以及耦接至第三節(jié)點ND12的柵極。與PMOS晶體管P00至P0n+1類似，PMOS晶體管P10至P1n+1可以設計成具有不同的溝道尺寸。同時，無論PMOS晶體管P00至P0n+1如何，第一共源共柵鏡像單元P10至P1n+1都可以設計成具有相同的溝道尺寸。

第二共源共柵鏡像單元可以基于共源共柵偏置電壓Vc而產生第一鏡像電流Im0。例如，第二共源共柵鏡像單元可以包括PMOS晶體管P1f，PMOS晶體管P1f具有耦接至PMOS晶體管P1a的漏極的源極、耦接至第二節(jié)點ND11的漏極以及耦接至第三節(jié)點ND12的柵極。

第三共源共柵鏡像單元可以基于共源共柵偏置電壓Vc而產生輸出電流Iout。例如，第三共源共柵鏡像單元可以包括PMOS晶體管P1g，PMOS晶體管P1g具有耦接至PMOS晶體管P0a的漏極的源極、耦接至輸出電流Iout的輸出節(jié)點的漏極以及耦接至第三節(jié)點ND12的柵極。

控制塊230可以基于控制碼來控制鏡像塊220產生參考電流Iref0至Irefn+1之中的先前設定的一個或更多個參考電流。例如，開關單元SW0至SWn+1之中的先前設定的一個或更多個開關單元可以被短路。為了方便描述的目的，以下描述開關單元SWn+1被短路作為示例。

當輸入電流Iin由電流源210產生時，鏡像塊220可以產生參考電流Iref0至Irefn+1之中的與輸入電流Iin相對應的參考電流Irefn+1，并通過對參考電流Irefn+1進行映像來產生輸出電流Iout。

鏡像塊220可能不能產生與參考電流Irefn+1相對應的輸出電流Iout。這是因為：由于耦接至除法單元P0n+1的漏極的負載與耦接至第一鏡像單元P0a的漏極的負載分別是不同的，因此除法單元P0n+1的漏源電壓Vds和第一鏡像單元P0a的漏源電壓Vds可以不同地限定。因此，在參考電流Irefn+1與輸出電流Iout之間可以發(fā)生電流失配。

校正塊240可以校正參考電流Irefn+1與輸出電流Iout之間的電流失配。例如，因為共源共柵耦接至PMOS晶體管P0n+1的PMOS晶體管P1n+1和共源共柵耦接至PMOS晶體管P0a的PMOS晶體管P1g通過其柵極來接收共源共柵偏置電壓Vc，所以PMOS晶體管P0n+1的漏極電壓Vd和PMOS晶體管P0a的漏極電壓Vd可以被限定為基本相同。因此，PMOS晶體管P0n+1的漏源電壓Vds和PMOS晶體管P0a的漏源電壓Vds可以限定為基本相同，并且參考電流Irefn+1與輸出電流Iout之間的電流失配可以得到校正。

根據本發(fā)明的實施例，可以校正兩個或更多個電流之間的電流失配，并且可以通過添加簡單的電路來產生共源共柵偏置電壓。

由于校正了兩個或更多個電流之間的電流失配，因此可以改進集成電路的操作可靠性。

另外，由于通過添加簡單的電路來產生共源共柵偏置電壓，因此電路設計可以相當容易，并且可以使容納該簡單電路所需的添加區(qū)域的尺寸最小。

盡管已針對具體實施例描述了本發(fā)明，但實施例并非旨在是限制性的，而是描述性的。而且，應注意的是，在不脫離如所附權利要求限定的本發(fā)明的精神和/或范圍的情況下，本發(fā)明可以由本領域技術人員通過替換、改變和修改來以各種方式實現(xiàn)。