專利名稱：一種bicmos線路結(jié)構(gòu)的欠壓鎖定電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路技術(shù)，尤其涉及到欠壓鎖定電路。
背景技術(shù)：
傳統(tǒng)的欠壓鎖定電路翻轉(zhuǎn)閾值會隨著溫度的變化而變化，從而造成系統(tǒng)不穩(wěn)定；同時傳統(tǒng)的欠壓鎖定電路沒有滯回功能，這樣會導(dǎo)致系統(tǒng)反復(fù)開關(guān)現(xiàn)象。
發(fā)明內(nèi)容本實用新型旨在解決現(xiàn)有技術(shù)的不足，提供一種穩(wěn)定性很高的欠壓鎖定電路。欠壓鎖定電路，包括電壓采樣電路、電壓比較電路、輸出驅(qū)動電路和遲滯反饋電路:所述電壓采樣電路是對所加的電壓進行采樣；所述電壓比較電路是對所述采樣的電壓與基準電路產(chǎn)生的基準電壓進行比較；所述輸出驅(qū)動電路是對所述電壓比較電路輸出的電壓進行輸出并驅(qū)動；所述遲 滯反饋電路是對所述輸出驅(qū)動電路輸出的電壓信號進行遲滯反饋，產(chǎn)生電壓遲滯回差特性。所述電壓采樣電路包括第一電阻、第二電阻、第三電阻和第一 NMOS管:所述第一電阻的一端接電源，另一端接所述第二電阻的一端；所述第二電阻的一端接所述第一電阻的一端，另一端接所述第三電阻的一端；所述第三電阻的一端接所述第二電阻的一端，另一端接所述第一 NMOS管的漏極；所述第一 NMOS管的柵極接所述輸出驅(qū)動電路的輸出端，漏極接所述第三電阻的一端，源極接地。所述電壓比較電路包括第四電阻、第五電阻、第六電阻、第二 NMOS管、第三NMOS管、第四NMOS管、第一 PMOS管、第一 NPN管和第二 NPN管:所述第四電阻的一端接電源，另一端接所述第一 NPN管的集電極；所述第五電阻的一端接電源，另一端接所述第二 NPN管的集電極和所述第一 PMOS管的柵極；所述第六電阻的一端接所述第二 NPN管的發(fā)射極，另一端接所述第二 NMOS管的漏極；所述第二 NMOS管的柵極接所述第一反相器的輸出端，漏極接所述第六電阻的一端，源極接地；所述第三NMOS管的柵極接電源，漏極接所述第一PMOS管的漏極，源極接所述第四NMOS管的漏極；所述第四NMOS管的柵極接電源，漏極接所述第三NMOS管的源極，源極接地；所述第一PMOS管的柵極接所述第五電阻的一端，漏極接所述第三NMOS管的漏極，源極接電源；[0022]所述第一 NPN管的基極接所述第二電阻的一端和所述第三電阻的一端，集電極接所述第四電阻的一端，發(fā)射極接所述第二 NPN管的基極；所述第二 NPN管的基極接所述第一 NPN管的發(fā)射極，集電極接所述第五電阻的一端和所述第一 PMOS管的柵極。所述輸出驅(qū)動電路包括第五NMOS管、第六NMOS管和第三NPN管:所述第五NMOS管的柵極接所述第一電阻的一端和所述第二電阻的一端，漏極接電源，源極接所述第三NPN管的集電極；所述第六NMOS管的柵極接所述第三NMOS管的源極和所述第四NMOS管的漏極，漏極接所述第三NPN管的發(fā)射極和所述輸出驅(qū)動電路的輸出端，源極接地；所述第三NPN管的基極接所述第一 NPN管的發(fā)射極和所述第二 NPN管的基極，集電極接所述第五NMOS管的源極，發(fā)射極接所述第六NMOS管的漏極。所述遲滯反饋電路包括第一反相器、第一 NMOS管和第二 NMOS管:所述第一反相器的輸入端接所述輸出驅(qū)動電路的輸出端，輸出端接所述第二 NMOS管的柵極；所述第一 NMOS管的柵極接所述輸出驅(qū)動電路的輸出端，漏極接所述第三電阻的一端，源極接地；所述第二 NMOS管的柵極接所述第一反相器的輸出端，漏極接所述第六電阻的一端，源極接地。利用本實用新型提供的欠壓鎖定電路能更好地提高系統(tǒng)的可靠性和穩(wěn)定性。

圖1為本實用新型的欠壓鎖定電路的電路圖。
具體實施方式
以下結(jié)合附圖對本實用新型內(nèi)容進一步說明。欠壓鎖定電路，如圖1所示，包括電壓采樣電路、電壓比較電路、輸出驅(qū)動電路和遲滯反饋電路:所述電壓采樣電路是對所加的電壓進行采樣；所述電壓比較電路是對所述采樣的電壓與基準電路產(chǎn)生的基準電壓進行比較；所述輸出驅(qū)動電路是對所述電壓比較電路輸出的電壓進行輸出并驅(qū)動；所述遲滯反饋電路是對所述輸出驅(qū)動電路輸出的電壓信號進行遲滯反饋，產(chǎn)生電壓遲滯回差特性。所述電壓采樣電路包括第一電阻101、第二電阻102、第三電阻103和第一 NMOS管104:所述第一電阻101的一端接電源VCC，另一端接所述第二電阻102的一端；所述第二電阻102的一端接所述第一電阻101的一端，另一端接所述第三電阻103的一端;所述第三電阻103的一端接所述第二電阻102的一端，另一端接所述第一 NMOS管104的漏極；[0044]所述第一 NMOS管104的柵極接所述輸出驅(qū)動電路的輸出端，漏極接所述第三電阻103的一端，源極接地。所述電壓比較電路包括第四電阻105、第五電阻106、第六電阻110、第二 NMOS管111、第三 NMOS 管 113、第四 NMOS 管 114、第一 PMOS 管 112、第一 NPN 管 107 和第二 NPN 管108:所述第四電阻105的一端接電源VCC，另一端接所述第一 NPN管107的集電極；所述第五電阻106的一端接電源VCC，另一端接所述第二 NPN管108的集電極和所述第一 PMOS管112的柵極；所述第六電阻110的一端接所述第二 NPN管108的發(fā)射極，另一端接所述第二NMOS管111的漏極；所述第二 NMOS管111的柵極接所述第一反相器109的輸出端，漏極接所述第六電阻110的一端，源極接地；所述第三NMOS管113的柵極接電源VCC，漏極接所述第一 PMOS管112的漏極，源極接所述第四NMOS管114的漏極；所述第四NMOS管114的柵極接電源VCC，漏極接所述第三NMOS管113的源極，源極接地；所述第一 PMOS管112的柵極接所述第五電阻106的一端，漏極接所述第三NMOS管113的漏極，源極接電源VCC;所述第一 NPN管107的 基極接所述第二電阻102的一端和所述第三電阻103的一端，集電極接所述第四電阻105的一端，發(fā)射極接所述第二 NPN管108的基極；所述第二 NPN管108的基極接所述第一 NPN管107的發(fā)射極，集電極接所述第五電阻106的一端和所述第一 PMOS管112的柵極。所述輸出驅(qū)動電路包括第五NMOS管115、第六NMOS管117和第三NPN管116:所述第五NMOS管115的柵極接所述第一電阻101的一端和所述第二電阻102的一端，漏極接電源VCC，源極接所述第三NPN管116的集電極；所述第六NMOS管117的柵極接所述第三NMOS管113的源極和所述第四NMOS管114的漏極，漏極接所述第三NPN管116的發(fā)射極和所述輸出驅(qū)動電路的輸出端，源極接地；所述第三NPN管116的基極接所述第一 NPN管107的發(fā)射極和所述第二 NPN管108的基極，集電極接所述第五NMOS管115的源極，發(fā)射極接所述第六NMOS管117的漏極。所述遲滯反饋電路包括第一反相器109、第一 NMOS管104和第二 NMOS管111:所述第一反相器109的輸入端接所述輸出驅(qū)動電路的輸出端，輸出端接所述第二NMOS管111的柵極；所述第一 NMOS管104的柵極接所述輸出驅(qū)動電路的輸出端，漏極接所述第三電阻103的一端，源極接地；所述第二 NMOS管111的柵極接所述第一反相器109的輸出端，漏極接所述第六電阻110的一端，源極接地。本實用新型公開了一種BICMOS線路結(jié)構(gòu)的欠壓鎖定電路，并且參照附圖描述了本實用新型的具體實施方式
和效果。應(yīng)該理解到的是:上述實施例只是對本實用新型的說明，而不是對本實用新型的限制，任何不超出本實用新型實質(zhì)精神范圍內(nèi)的實用新型創(chuàng)造，均落入本實用新型保 護范圍之內(nèi)。
權(quán)利要求1.一種欠壓鎖定電路，其特征在于包括電壓采樣電路、電壓比較電路、輸出驅(qū)動電路和遲滯反饋電路: 所述電壓采樣電路是對所加的電壓進行采樣； 所述電壓比較電路是對所述采樣的電壓與基準電路產(chǎn)生的基準電壓進行比較； 所述輸出驅(qū)動電路是對所述電壓比較電路輸出的電壓進行輸出并驅(qū)動； 所述遲滯反饋電路是對所述輸出驅(qū)動電路輸出的電壓信號進行遲滯反饋，產(chǎn)生電壓遲滯回差特性。
2.如權(quán)利要求1所述的欠壓鎖定電路，其特征在于所述電壓采樣電路包括第一電阻、第二電阻、第三電阻和第一 NMOS管: 所述第一電阻的一端接電源，另一端接所述第二電阻的一端； 所述第二電阻的一端接所述第一電阻的一端，另一端接所述第三電阻的一端； 所述第三電阻的一端接所述第二電阻的一端，另一端接所述第一 NMOS管的漏極； 所述第一 NMOS管的柵極接所述輸出驅(qū)動電路的輸出端，漏極接所述第三電阻的一端，源極接地。
3.如權(quán)利要求1所述的欠壓鎖定電路，其特征在于所述電壓比較電路包括第四電阻、第五電阻、第六電阻、第二 NMOS管、第三NMOS管、第四NMOS管、第一 PMOS管、第一 NPN管和第二 NPN管: 所述第四電阻的一端接電源，另一端接所述第一 NPN管的集電極； 所述第五電阻的一端接電源，另一端接所述第二 NPN管的集電極和所述第一 PMOS管的柵極； 所述第六電阻的一端接所述第二 NPN管的發(fā)射極，另一端接所述第二 NMOS管的漏極；所述第二 NMOS管的柵極接所述第一反相器的輸出端，漏極接所述第六電阻的一端，源極接地； 所述第三NMOS管的柵極接電源，漏極接所述第一 PMOS管的漏極，源極接所述第四NMOS管的漏極； 所述第四NMOS管的柵極接電源，漏極接所述第三NMOS管的源極，源極接地； 所述第一 PMO S管的柵極接所述第五電阻的一端，漏極接所述第三NMOS管的漏極，源極接電源； 所述第一 NPN管的基極接所述第二電阻的一端和所述第三電阻的一端，集電極接所述第四電阻的一端，發(fā)射極接所述第二 NPN管的基極； 所述第二 NPN管的基極接所述第一 NPN管的發(fā)射極，集電極接所述第五電阻的一端和所述第一 PMOS管的柵極。
4.如權(quán)利要求1所述的欠壓鎖定電路，其特征在于所述輸出驅(qū)動電路包括第五NMOS管、第六NMOS管和第三NPN管: 所述第五NMOS管的柵極接所述第一電阻的一端和所述第二電阻的一端，漏極接電源，源極接所述第三NPN管的集電極； 所述第六NMOS管的柵極接所述第三NMOS管的源極和所述第四NMOS管的漏極，漏極接所述第三NPN管的發(fā)射極和所述輸出驅(qū)動電路的輸出端，源極接地； 所述第三NPN管的基極接所述第一 NPN管的發(fā)射極和所述第二 NPN管的基極，集電極接所述第五NMOS管的源極，發(fā)射極接所述第六NMOS管的漏極。
5.如權(quán)利要求1所述的欠壓鎖定電路，其特征在于所述遲滯反饋電路包括第一反相器、第一 NMOS管和第二 NMOS管: 所述第一反相器的輸入端接所述輸出驅(qū)動電路的輸出端，輸出端接所述第二 NMOS管的柵極； 所述第一 NMOS管的柵極接所述輸出驅(qū)動電路的輸出端，漏極接所述第三電阻的一端，源極接地； 所述第二 NMOS管的柵極接所述第一反相器的輸出端，漏極接所述第六電阻的一端，源極接地 。
專利摘要本實用新型公開了一種BICMOS線路結(jié)構(gòu)的欠壓鎖定電路。欠壓鎖定電路包括電壓采樣電路、電壓比較電路、輸出驅(qū)動電路和遲滯反饋電路所述電壓采樣電路是對所加的電壓進行采樣；所述電壓比較電路是對所述采樣的電壓與基準電路產(chǎn)生的基準電壓進行比較；所述輸出驅(qū)動電路是對所述電壓比較電路輸出的電壓進行輸出并驅(qū)動；所述遲滯反饋電路是對所述輸出驅(qū)動電路輸出的電壓信號進行遲滯反饋，產(chǎn)生電壓遲滯回差特性。利用本實用新型提供的欠壓鎖定電路能更好地提高系統(tǒng)的可靠性和穩(wěn)定性。
文檔編號G05F1/56GK203117829SQ201320080620
公開日2013年8月7日 申請日期2013年2月21日 優(yōu)先權(quán)日2013年2月21日
發(fā)明者王文建 申請人:浙江商業(yè)職業(yè)技術(shù)學(xué)院