專利名稱：用于片上系統(tǒng)的襯底偏置控制電路的制作方法
技術(shù)領(lǐng)域：
本公開總體上涉及集成電路，更具體地，涉及襯底偏置控制電路。
背景技術(shù)：
傳統(tǒng)的襯底偏置控制電路使用鑒相器電路對(duì)工藝電壓溫度(PVT)效應(yīng)進(jìn)行測(cè)量。 然而，因?yàn)檫@種電路通常是數(shù)字電路和模擬電路的結(jié)合體，所以難以將這樣的電路集成在 片上系統(tǒng)(SOC)設(shè)計(jì)中。另外，隨著集成電路尺寸的減小，這樣的電路難以轉(zhuǎn)換到其他技術(shù) 節(jié)點(diǎn)。因此，大家期望得到新式的襯底偏置控制電路。

發(fā)明內(nèi)容
為解決上述問題，本發(fā)明提供了一種襯底偏置控制電路，包括工藝電壓溫度 (PVT)效應(yīng)傳感器，用于響應(yīng)PVT效應(yīng)；PVT效應(yīng)計(jì)量器，與PVT效應(yīng)傳感器相連接，用于量 化PVT效應(yīng)以提供輸出，PVT效應(yīng)計(jì)量器包括至少一個(gè)計(jì)數(shù)器，以及周期信號(hào)發(fā)生器，用于 為至少一個(gè)計(jì)數(shù)器提供時(shí)間周期；以及偏置控制器，配置為接收PVT效應(yīng)計(jì)量器的輸出并 提供第一偏置電壓，偏置控制器包括第一偏置電壓比較器。其中，偏置控制器配置為提供第二偏置電壓。其中，偏置控制器進(jìn)一步包括第二偏置電壓比較器。其中，第二偏置電壓比較器配置為將從PVT效應(yīng)計(jì)量器接收到的輸出與第一閾值 進(jìn)行比較，偏置控制器配置為當(dāng)輸出高于第一閾值時(shí)降低第二偏置電壓，其中，第二偏置電 壓被提供至NMOS晶體管的襯底。其中，第二偏置電壓比較器配置為將從PVT效應(yīng)計(jì)量器接收到的輸出與第二閾值 進(jìn)行比較，第二閾值低于第一閾值，偏置控制器配置為當(dāng)輸出低于第二閾值時(shí)增加第二偏 置電壓。其中，偏置控制器進(jìn)一步包括至少一個(gè)偏置電壓查找表，偏置電壓查找表包括PVT 效應(yīng)計(jì)量器的輸出的參考值以及與參考值對(duì)應(yīng)的第一偏置電壓的目標(biāo)值。此外，還提供了一種集成電路，包括PM0S晶體管；NMOS晶體管；襯底偏置控制電 路，用于為PMOS晶體管提供第一偏置電壓，以及為NMOS晶體管提供第二偏置電壓，襯底偏 置控制電路包括工藝電壓溫度(PVT)效應(yīng)傳感器，用于響應(yīng)PVT效應(yīng)；PVT效應(yīng)計(jì)量器，與 PVT效應(yīng)傳感器相連接，用于量化PVT效應(yīng)以提供輸出，PVT效應(yīng)計(jì)量器包括至少一個(gè)計(jì)數(shù) 器，以及周期信號(hào)發(fā)生器，用于為至少一個(gè)計(jì)數(shù)器提供時(shí)間周期；以及偏置控制器，配置為 接收PVT效應(yīng)計(jì)量器的輸出并提供第一偏置電壓和第二偏置電壓，偏置控制器包括第一偏 置電壓比較器和第二偏置電壓比較器。
其中，PVT效應(yīng)傳感器包括第一環(huán)形振蕩器，并且第一環(huán)形振蕩器與至少一個(gè)計(jì)數(shù) 器中的第一計(jì)數(shù)器相連接，第一計(jì)數(shù)器在時(shí)間周期內(nèi)提供第一環(huán)形振蕩器的第一計(jì)數(shù)值。其中，PVT效應(yīng)傳感器進(jìn)一步包括第二環(huán)形振蕩器，與至少一個(gè)計(jì)數(shù)器的第二計(jì)數(shù) 器相連接，第二計(jì)數(shù)器在時(shí)間周期內(nèi)提供第二環(huán)形振蕩器的第二計(jì)數(shù)值，PVT效應(yīng)計(jì)量器進(jìn) 一步包括計(jì)數(shù)比較器，用于比較第一計(jì)數(shù)值和第二計(jì)數(shù)值，并且用于選擇第一計(jì)數(shù)值或者 第二計(jì)數(shù)值作為PVT效應(yīng)計(jì)量器的輸出。其中，第一偏置電壓比較器配置為將從PVT效應(yīng)計(jì)量器接收到的輸出與第一閾值 進(jìn)行比較，偏置控制器配置為當(dāng)輸出高于第一閾值時(shí)增加第一偏置電壓。其中，第一偏置電壓比較器配置為將從PVT效應(yīng)計(jì)量器接收到的輸出與第二閾值 進(jìn)行比較，第二閾值低于第一閾值，偏置控制器配置為當(dāng)輸出低于第二閾值時(shí)降低第一偏 置電壓。其中，第二偏置電壓比較器配置為將從PVT效應(yīng)計(jì)量器接收到的輸出與第一閾值 進(jìn)行比較，偏置控制器配置為當(dāng)輸出高于第一閾值時(shí)降低第二偏置電壓。其中，第二偏置電壓比較器配置為將從PVT效應(yīng)計(jì)量器接收到的輸出與第二閾值 進(jìn)行比較，第二閾值低于第一閾值，偏置控制器配置為當(dāng)輸出低于第二閾值時(shí)增加第二偏 置電壓。其中，偏置控制器進(jìn)一步包括至少一個(gè)偏置電壓查找表，偏置電壓查找表包括PVT 效應(yīng)計(jì)量器的輸出的參考值以及與參考值對(duì)應(yīng)的第一偏置電壓的目標(biāo)值。此外，還提供了一種集成電路，包括PM0S晶體管；NMOS晶體管；襯底偏置控制電 路，用于為PMOS晶體管提供第一偏置電壓，以及為NMOS晶體管提供第二偏置電壓，襯底偏 置控制電路包括工藝電壓溫度(PVT)效應(yīng)傳感器，用于響應(yīng)PVT效應(yīng)，其中，PVT效應(yīng)傳感 器包括第一環(huán)形振蕩器；PVT效應(yīng)計(jì)量器，與PVT效應(yīng)傳感器相連接，用于量化PVT效應(yīng)以 提供輸出，PVT效應(yīng)計(jì)量器包括至少一個(gè)計(jì)數(shù)器，周期信號(hào)發(fā)生器，用于為至少一個(gè)計(jì)數(shù) 器提供時(shí)間周期；以及比較器，其中，第一環(huán)形振蕩器與至少一個(gè)計(jì)數(shù)器中的第一計(jì)數(shù)器相 連接，第一計(jì)數(shù)器在時(shí)間周期內(nèi)提供第一環(huán)形振蕩器的第一計(jì)數(shù)值；以及偏置控制器，配置 為接收PVT效應(yīng)計(jì)量器的輸出并提供第一偏置電壓和第二偏置電壓，偏置控制器包括第一 偏置電壓比較器和第二偏置電壓比較器，其中，第一偏置電壓比較器配置為將從PVT效應(yīng) 計(jì)量器接收到的輸出與第一閾值和第二閾值進(jìn)行比較以提供第一偏置電壓，第二偏置電壓 比較器配置為將從PVT效應(yīng)計(jì)量器接收到的輸出與第一閾值和第二閾值進(jìn)行比較以提供 第二偏置電壓。其中，PVT效應(yīng)傳感器進(jìn)一步包括第二環(huán)形振蕩器，與至少一個(gè)計(jì)數(shù)器中的第二計(jì) 數(shù)器相連接，第二計(jì)數(shù)器在時(shí)間周期內(nèi)提供第二環(huán)形振蕩器的第二計(jì)數(shù)值，PVT效應(yīng)計(jì)量器 進(jìn)一步包括計(jì)數(shù)比較器，其中，計(jì)數(shù)比較器配置為比較第一計(jì)數(shù)值和第二計(jì)數(shù)值，并選擇第 一計(jì)數(shù)值或者第二計(jì)數(shù)值作為PVT效應(yīng)計(jì)量器的輸出。


為了更完整地理解本公開以及所披露的實(shí)施例的優(yōu)點(diǎn)，現(xiàn)結(jié)合附圖對(duì)下面的內(nèi)容 進(jìn)行描述，其中圖1示出了示例性的襯底偏置控制電路的示意圖2示出了襯底偏置控制電路的示例性實(shí)施例；圖3示出了襯底偏置控制電路的另一示例性實(shí)施例；圖4示出了與圖3中的襯底偏置控制電路的示例性實(shí)施例相關(guān)的示例性的偏壓查 找表；圖5A示出了在SOC芯片上的襯底偏置控制電路的示例性實(shí)施例的示意圖；圖5B示出了在SOC芯片上的襯底偏置控制電路的另一示例性實(shí)施例的示意圖。
具體實(shí)施例方式下面，詳細(xì)討論本發(fā)明優(yōu)選實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了 許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所討論的具體實(shí)施例僅僅示出制造和使 用本發(fā)明的具體方式，而不用于限制本公開的范圍。將本公開中描述的示例性電路配置成用于提供適宜的襯底偏壓(基于PVT變化)， 以調(diào)節(jié)芯片性能和功耗。該電路可以很容易地集成在SOC設(shè)計(jì)中。如果金屬氧化物半導(dǎo)體 場(chǎng)效應(yīng)晶體管(MOSFET)器件的襯底反向偏置，就可以節(jié)約該器件的功耗。如果MOSFET器 件的襯底正向偏置，該器件的速度就能得到提升。圖1示出了一種示例性的襯底偏置控制電路的示意圖。該襯底偏置控制電路100 包括PVT效應(yīng)傳感器(transducer) 102,PVT效應(yīng)計(jì)量器104、以及偏置控制器106。PVT效 應(yīng)傳感器102對(duì)于PVT環(huán)境變化進(jìn)行響應(yīng)并且示出能夠測(cè)量的對(duì)應(yīng)的物理特性變化，例如， 環(huán)形振蕩器的頻率改變。PVT效應(yīng)傳感器102與PVT效應(yīng)計(jì)量器104相連接。PVT效應(yīng)計(jì)量器104將由PVT效應(yīng)傳感器102檢測(cè)出的物理特性變化進(jìn)行量化。 例如，在特定時(shí)間內(nèi)記錄下來自環(huán)形振蕩器的脈沖數(shù)量，從而顯示出由于PVT改變而帶來 的頻率變化。該P(yáng)VT效應(yīng)計(jì)量器104與偏置控制器106相連接。偏置控制器106接收來自PVT效應(yīng)計(jì)量器104的量化輸出，并且分別控制P型溝道 MOSFET (PMOS)晶體管108和N型溝道MOSFET (匪OS)晶體管110的偏置電壓Vpp和VBB。該 偏置控制器106可以具有可編程的或者可配置的閾值或者查找表的輸入，用于進(jìn)行確定。圖2示出了襯底偏置控制電路的示例性實(shí)施例。在圖2中，PVT效應(yīng)傳感器102包 括環(huán)形振蕩器202。環(huán)形振蕩器202產(chǎn)生特定頻率的脈沖，并且包括奇數(shù)個(gè)反相器。每個(gè)反 相器都將穿過反相器環(huán)的信號(hào)進(jìn)行延遲。電源電壓的變化改變了通過每個(gè)反相器的延遲， 因而改變了振蕩器頻率。例如，較高的電壓一般會(huì)減小延遲并且增加振蕩器頻率。環(huán)形振 蕩器202的頻率反映了 PVT環(huán)境變化。在一些實(shí)施例中，PVT效應(yīng)計(jì)量器104包括至少一個(gè)計(jì)數(shù)器(例如，計(jì)數(shù)器204)， 以及周期信號(hào)發(fā)生器(period generator) 2060周期信號(hào)發(fā)生器206為計(jì)數(shù)器204提供時(shí) 間周期。計(jì)數(shù)器204與環(huán)形振蕩器202相連接。在周期信號(hào)發(fā)生器206產(chǎn)生的時(shí)間周期期 間內(nèi)，計(jì)數(shù)器204提供每個(gè)環(huán)形振蕩器202的計(jì)數(shù)器值。PVT效應(yīng)計(jì)量器104可以進(jìn)一步包括計(jì)數(shù)比較器208，該計(jì)數(shù)比較器208將來自每 個(gè)計(jì)數(shù)器204的計(jì)數(shù)器值進(jìn)行比較并選擇一個(gè)計(jì)數(shù)器值作為PVT效應(yīng)計(jì)量器104的輸出。 一個(gè)計(jì)數(shù)器值的選擇可以基于任何所期望的標(biāo)準(zhǔn)(例如，中間(普通)值、最高(最快)值、 最低(最慢)值等等)。在一些實(shí)施例中，計(jì)數(shù)比較器208是可選擇的。例如，如果只使用一個(gè)環(huán)形振蕩器202和一個(gè)計(jì)數(shù)器204，那么可以省去計(jì)數(shù)比較器208，并且將計(jì)數(shù)器值作為PVT效應(yīng)計(jì)量器 104的輸出發(fā)送到偏置控制器106。該偏置控制器106包括偏置電壓比較器210和211。該偏置控制器106可以使用 PVT效應(yīng)計(jì)量器104的輸出來確定偏置電壓Vpp和VBB。當(dāng)計(jì)數(shù)值高于高閾值時(shí)，MOSFET器 件的襯底的反向偏置可以用來節(jié)省功耗。當(dāng)計(jì)數(shù)值低于低閾值時(shí)，正向偏置可以用來增強(qiáng) 性能。器件特性化數(shù)據(jù)可以用來確定高/低閾值。例如，器件特性化數(shù)據(jù)可以與計(jì)數(shù)值有關(guān) 并且與高/低閾值相對(duì)應(yīng)。偏置電壓比較器210和211可以合并為一個(gè)偏置電壓比較器。更具體地，偏置電壓比較器210將從PVT效應(yīng)計(jì)量器104接收到的輸出與高閾值 相比較。如果輸出高于高閾值，則偏置控制器106中的VPP/VBB控制器212會(huì)增加PMOS晶體 管108的偏置電壓VPP。偏置電壓Vpp與PMOS晶體管108的襯底相連接。可以對(duì)該增加的 或者減少的步長(zhǎng)值進(jìn)行編程。例如，在一個(gè)實(shí)施例中，可以使用50mV的步長(zhǎng)。偏置電壓比較器210將從PVT效應(yīng)計(jì)量器104接收到的輸出與低閾值相比較。如 果輸出低于低閾值，則偏置控制器106中的VPP/VBB控制器212會(huì)降低PMOS晶體管108的偏 置電壓Vpp。偏置電壓比較器211將從PVT效應(yīng)計(jì)量器104接收到的輸出與高閾值相比較。如 果輸出高于高閾值，則偏置控制器106中的VPP/VBB控制器212會(huì)降低NMOS晶體管110的偏 置電壓VBB。偏置電壓Vbb與NMOS晶體管110的襯底相連接。
偏置電壓比較器211將從PVT效應(yīng)計(jì)量器104接收到的輸出與低閾值相比較。如 果輸出低于低閾值，則偏置控制器106中的VPP/VBB控制器212會(huì)增加NMOS晶體管110的偏置電壓Vbb。鑒于偏置電壓基于與可編程或者可配置閾值的比較而不斷地調(diào)整并且更新，從這 個(gè)意義上來說，圖2中的實(shí)施例可以稱作閉環(huán)自適應(yīng)襯底偏置控制電路。圖3示出了襯底偏置控制電路的另一個(gè)示例性實(shí)施例。該P(yáng)VT效應(yīng)傳感器102和 PVT效應(yīng)計(jì)量器104所具有的部件與圖2中所示的實(shí)施例相似。然而，偏置控制器106具有 可編程的或者可配置的偏置電壓查找表302，代替了偏置電壓比較器210和211。該偏置電 壓查找表302可以通過外接輸入進(jìn)行更新。在一個(gè)實(shí)施例中，偏置電壓查找表302可以包括PVT效應(yīng)計(jì)量器104的輸出的參 考值以及與該參考值對(duì)應(yīng)的VPP/VBB目標(biāo)值。在偏置控制器106中，來自PVT效應(yīng)計(jì)量器104 的輸出可以與偏置電壓查找表302中的參考值相比較，對(duì)應(yīng)的VPP/VBB目標(biāo)值可以用來控制 PMOS晶體管108和NMOS晶體管110的襯底偏置電壓。鑒于偏置電壓可以基于偏置電壓查找表302中的參考值而立即調(diào)整到目標(biāo)值，從 這個(gè)意義上來說，圖3中的實(shí)施例可以稱作開環(huán)自適應(yīng)襯底偏置控制電路。圖4示出了與圖3中的襯底偏置控制電路的示例性實(shí)施例相關(guān)的示例性偏壓查找 表。第一行的項(xiàng)目A包括將典型角(typical corner)環(huán)形振蕩器計(jì)數(shù)值作為參考值，并且 將電壓A作為VPP/VBB目標(biāo)值。電壓A所在的區(qū)域包含有兩個(gè)目標(biāo)值，分別針對(duì)Vpp和VBB。 典型角指的是顯示出典型NM0S/PM0S晶體管性能的半導(dǎo)體晶圓上的集成電路的部分。第二 行的項(xiàng)目B包括快-快(FF，fast-fast)角環(huán)形振蕩器計(jì)數(shù)值作為參考值，并且將電壓B作 為VPP/VBBg標(biāo)值。電壓B所在的區(qū)域包含有兩個(gè)目標(biāo)值，分別針對(duì)Vpp和VBB。FF角指的是 顯示出相對(duì)快速的NM0S/PM0S晶體管性能的半導(dǎo)體晶圓上的集成電路的部分。7
如果來自PVT效應(yīng)計(jì)量器104的計(jì)數(shù)值高于項(xiàng)目A的環(huán)形振蕩器計(jì)數(shù)值，但低于 項(xiàng)目B的環(huán)形振蕩器計(jì)數(shù)值，那么偏置控制器106可以使用電壓A作為目標(biāo)電壓。如果來 自PVT效應(yīng)計(jì)量器104的計(jì)數(shù)值高于項(xiàng)目B的環(huán)形振蕩器計(jì)數(shù)值，則偏置控制器106可以 使用電壓B作為目標(biāo)電壓。在這個(gè)簡(jiǎn)單的示例中，計(jì)數(shù)值假定為高于項(xiàng)目A的環(huán)形振蕩器 計(jì)數(shù)值。盡管上文描述偏置電壓查找表的一個(gè)實(shí)施例是出于示出目的，該偏置電壓查找表 仍可以包括不同的格式以及不同的值，并且偏置控制器106可以在各種實(shí)施例中使用不同 的算法。圖5A示出了在SOC芯片上的襯底偏置控制電路的示例性實(shí)施例的示意圖。SOC芯 片502包括電源域504和閉/開環(huán)偏壓控制電路506。該電源域504包括PVT效應(yīng)傳感器 102和其他集成電路，例如，存儲(chǔ)器、邏輯電路、NMOS晶體管、PMOS晶體管等等。該P(yáng)VT效應(yīng) 傳感器102位于需要監(jiān)測(cè)PVT效應(yīng)(因?yàn)镻VT效應(yīng)可以影響集成電路性能)的SOC芯片 502之上。該閉/開環(huán)偏壓控制電路506包括圖1中的PVT效應(yīng)計(jì)量器104和偏置控制器 106。該偏置控制器106既可以是圖2中所示出的閉環(huán)自適應(yīng)襯底偏置控制電路，也可以是 圖3中所示出的開環(huán)自適應(yīng)襯底偏置控制電路。PVT效應(yīng)傳感器102、PVT效應(yīng)計(jì)量器104、 以及偏置控制器106的功能與上述相同。圖5B示出了在SOC芯片上的襯底偏置控制電路的另一示例性實(shí)施例的示意圖。 SOC芯片508包括兩個(gè)獨(dú)立的電源域510和514以及兩個(gè)獨(dú)立的閉/開環(huán)控制電路512和 516。每個(gè)閉/開環(huán)控制電路512或者516都包括PVT效應(yīng)計(jì)量器104和偏置控制器106。 因?yàn)镾OC芯片508上的不同區(qū)域會(huì)受到不用的PVT效應(yīng)的限制，所以這兩個(gè)電源域510或 者514中的每一個(gè)都包括獨(dú)立的PVT效應(yīng)傳感器102?；赑VT效應(yīng)傳感器102所監(jiān)測(cè)到 的局部PVT效應(yīng)，獨(dú)立的閉/開環(huán)偏壓控制電路512和516可以獨(dú)立地調(diào)整偏壓電路。PVT 效應(yīng)傳感器102、PVT效應(yīng)計(jì)量器104、以及偏置控制器106的功能與上述相同。上述襯底偏置控制電路可以單獨(dú)通過邏輯電路工藝實(shí)現(xiàn)，因而該襯底偏置控制電 路可以輕易地集成在SOC設(shè)計(jì)中。另外，閾值和偏置電壓查找表的可編程或者可配置輸入 允許進(jìn)行簡(jiǎn)單的微調(diào)。本公開中所描述的方法可以輕易地轉(zhuǎn)換到任何技術(shù)節(jié)點(diǎn)。本領(lǐng)域普 通技術(shù)人員應(yīng)理解，還會(huì)從公開的實(shí)施例中變化出許多實(shí)施例。盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢(shì)，但應(yīng)該理解，可以在不背離所附權(quán)利要 求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。此外，本申請(qǐng)的范 圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施 例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本 發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材 料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該包括在這樣的 工藝、機(jī)器、制造、材料組分、裝置、方法或步驟的范圍內(nèi)。
權(quán)利要求
1.一種襯底偏置控制電路，包括工藝電壓溫度(PVT)效應(yīng)傳感器，用于響應(yīng)PVT效應(yīng)；PVT效應(yīng)計(jì)量器，與所述PVT效應(yīng)傳感器相連接，用于量化所述PVT效應(yīng)以提供輸出，所 述PVT效應(yīng)計(jì)量器包括至少一個(gè)計(jì)數(shù)器，以及周期信號(hào)發(fā)生器，用于為所述至少一個(gè)計(jì)數(shù)器提供時(shí)間周期；以及偏置控制器，配置為接收所述PVT效應(yīng)計(jì)量器的輸出并提供第一偏置電壓，所述偏置 控制器包括第一偏置電壓比較器。
2.根據(jù)權(quán)利要求1所述的電路，其中，所述PVT效應(yīng)傳感器包括第一環(huán)形振蕩器，并且 所述第一環(huán)形振蕩器與所述至少一個(gè)計(jì)數(shù)器的第一計(jì)數(shù)器相連接，所述第一計(jì)數(shù)器在所述 時(shí)間周期內(nèi)提供所述第一環(huán)形振蕩器的第一計(jì)數(shù)值。
3.根據(jù)權(quán)利要求2所述的電路，其中，所述PVT效應(yīng)傳感器進(jìn)一步包括第二環(huán)形振蕩 器，與所述至少一個(gè)計(jì)數(shù)器的第二計(jì)數(shù)器相連接，所述第二計(jì)數(shù)器在所述時(shí)間周期內(nèi)提供 所述第二環(huán)形振蕩器的第二計(jì)數(shù)值，所述PVT效應(yīng)計(jì)量器進(jìn)一步包括計(jì)數(shù)比較器，用于比 較所述第一計(jì)數(shù)值和所述第二計(jì)數(shù)值，并且用于選擇所述第一計(jì)數(shù)值或者所述第二計(jì)數(shù)值 作為所述PVT效應(yīng)計(jì)量器的輸出。
4.根據(jù)權(quán)利要求1所述的電路，其中，所述第一偏置電壓比較器配置為將從所述PVT 效應(yīng)計(jì)量器接收到的輸出與第一閾值進(jìn)行比較，所述偏置控制器配置為當(dāng)所述輸出高于所 述第一閾值時(shí)增加所述第一偏置電壓，其中，所述第一偏置電壓被提供至PMOS晶體管的襯 底。
5.根據(jù)權(quán)利要求4所述的電路，其中，所述第一偏置電壓比較器配置為將從所述PVT效 應(yīng)計(jì)量器接收到的輸出與第二閾值進(jìn)行比較，所述第二閾值低于所述第一閾值，所述偏置 控制器配置為當(dāng)所述輸出低于所述第二閾值時(shí)降低所述第一偏置電壓。
6.根據(jù)權(quán)利要求1所述的電路，其中，所述偏置控制器配置為提供第二偏置電壓。
7.根據(jù)權(quán)利要求6所述的電路，其中，所述偏置控制器進(jìn)一步包括第二偏置電壓比較ο
8.根據(jù)權(quán)利要求7所述的電路，其中，所述第二偏置電壓比較器配置為將從所述PVT 效應(yīng)計(jì)量器接收到的輸出與第一閾值進(jìn)行比較，所述偏置控制器配置為當(dāng)所述輸出高于所 述第一閾值時(shí)降低所述第二偏置電壓，其中，所述第二偏置電壓被提供至NMOS晶體管的襯底。
9.一種集成電路，包括PMOS晶體管；NMOS晶體管；襯底偏置控制電路，用于為所述PMOS晶體管提供第一偏置電壓，以及為所述NMOS晶體 管提供第二偏置電壓，所述襯底偏置控制電路包括工藝電壓溫度(PVT)效應(yīng)傳感器，用于響應(yīng)PVT效應(yīng)；PVT效應(yīng)計(jì)量器，與所述PVT效應(yīng)傳感器相連接，用于量化所述PVT效應(yīng)以提供輸出，所 述PVT效應(yīng)計(jì)量器包括至少一個(gè)計(jì)數(shù)器，以及周期信號(hào)發(fā)生器，用于為所述至少一個(gè)計(jì)數(shù)器提供時(shí)間周期；以及 偏置控制器，配置為接收PVT效應(yīng)計(jì)量器的輸出并提供所述第一偏置電壓和所述第二 偏置電壓，所述偏置控制器包括第一偏置電壓比較器和第二偏置電壓比較器。 10. 一種集成電路，包括 PMOS晶體管； NMOS晶體管；襯底偏置控制電路，用于為所述PMOS晶體管提供第一偏置電壓，以及為所述NMOS晶體 管提供第二偏置電壓，所述襯底偏置控制電路包括工藝電壓溫度(PVT)效應(yīng)傳感器，用于響應(yīng)PVT效應(yīng)，其中， 所述PVT效應(yīng)傳感器包括第一環(huán)形振蕩器；PVT效應(yīng)計(jì)量器，與所述PVT效應(yīng)傳感器相連接，用于量化所述PVT效應(yīng)以提供輸出，所 述PVT效應(yīng)計(jì)量器包括 至少一個(gè)計(jì)數(shù)器，周期信號(hào)發(fā)生器，用于為所述至少一個(gè)計(jì)數(shù)器提供時(shí)間周期；以及 比較器，其中，所述第一環(huán)形振蕩器與所述至少一個(gè)計(jì)數(shù)器中的第一計(jì)數(shù)器相連接，所 述第一計(jì)數(shù)器在所述時(shí)間周期內(nèi)提供所述第一環(huán)形振蕩器的第一計(jì)數(shù)值；以及偏置控制器，配置為接收所述PVT效應(yīng)計(jì)量器的輸出并提供所述第一偏置電壓和所述 第二偏置電壓，所述偏置控制器包括第一偏置電壓比較器和第二偏置電壓比較器，其中，所 述第一偏置電壓比較器配置為將從所述PVT效應(yīng)計(jì)量器接收到的輸出與第一閾值和第二 閾值進(jìn)行比較以提供所述第一偏置電壓，所述第二偏置電壓比較器配置為將從所述PVT效 應(yīng)計(jì)量器接收到的輸出與所述第一閾值和所述第二閾值進(jìn)行比較以提供所述第二偏置電 壓。
全文摘要
一種襯底偏置控制電路包括響應(yīng)PVT效應(yīng)的工藝電壓溫度(PVT)效應(yīng)傳感器。PVT效應(yīng)計(jì)量器與PVT效應(yīng)傳感器相連接。PVT效應(yīng)計(jì)量器將PVT效應(yīng)進(jìn)行量化并且提供輸出。PVT效應(yīng)計(jì)量器包括至少一個(gè)計(jì)數(shù)器和周期信號(hào)發(fā)生器。周期信號(hào)發(fā)生器為計(jì)數(shù)器提供時(shí)間周期。偏置控制器與PVT效應(yīng)計(jì)量器相連接，偏置控制器配置為接受PVT效應(yīng)計(jì)量器的輸出。偏置控制器配置為提供偏置電壓。偏置控制器包括偏置電壓比較器。
文檔編號(hào)G05F1/10GK102043415SQ20101052786
公開日2011年5月4日 申請(qǐng)日期2010年10月22日 優(yōu)先權(quán)日2009年10月22日
發(fā)明者李云漢, 李芷巖, 汲世安, 沈?qū)W聰 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司