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一種應(yīng)用于反熔絲FPGA老煉篩選技術(shù)的制作方法

文檔序號(hào):12156221閱讀:792來源:國知局
一種應(yīng)用于反熔絲FPGA老煉篩選技術(shù)的制作方法與工藝

本發(fā)明屬于集成電路領(lǐng)域,涉及一種應(yīng)用于反熔絲FPGA的老煉篩選技術(shù),隨著集成電路的不斷發(fā)展,電子設(shè)備的復(fù)雜化和智能化程度越來越高,同時(shí),其質(zhì)量可靠性問題也越來越顯著。老煉篩選技術(shù)作為半導(dǎo)體器件可靠性篩選的一種重要試驗(yàn)手段,可以有效激發(fā)集成電路存在的電性能軟故障缺陷,進(jìn)而篩選、剔除失效電路,降低電路的故障率。



背景技術(shù):

隨著時(shí)代的進(jìn)步,科學(xué)技術(shù)的飛速發(fā)展,不僅提高了各國的經(jīng)濟(jì)實(shí)力和人們的生活水平,同時(shí)對(duì)亙古不變的主題“戰(zhàn)爭與和平”也有重要影響,電子科技水平的高低直接決定了一個(gè)國家立足世界的核心競爭力。在航空、航天和軍事領(lǐng)域中,電子設(shè)備始終占有舉足輕重的地位,其可靠性也越來越受世人重視。

隨著電子裝備系統(tǒng)科技含量的逐漸提升,其復(fù)雜化和智能化程度越來越高,質(zhì)量可靠性問題也越來越顯著。因此需要進(jìn)行多方面的可靠性篩選試驗(yàn),通過施加非破壞性應(yīng)力,使原有產(chǎn)品中存在的缺陷盡可能多的提前顯現(xiàn)出來,并剔除失效產(chǎn)品,進(jìn)而提高電子產(chǎn)品可靠性,降低故障率。

反熔絲型FPGA以其低功耗、非易失性、抗輻射性、百分百可測性等優(yōu)點(diǎn),在航空航天、衛(wèi)星系統(tǒng)等高可靠領(lǐng)域,受到了越來越廣泛的應(yīng)用。因此對(duì)反熔絲FPGA的可靠性篩選技術(shù)也受到了越來越廣泛的關(guān)注。

然而,我國的集成電路行業(yè)起步較晚,并受到國外技術(shù)封鎖及禁運(yùn)的影響,使得我國在集成電路領(lǐng)域的可靠性篩選試驗(yàn)方面認(rèn)知較晚,進(jìn)展緩慢。目前, 我國使用的老煉技術(shù)一般參考MIL中的規(guī)定,并根據(jù)實(shí)際的工藝水平以及電路結(jié)構(gòu)進(jìn)行調(diào)整。但現(xiàn)有的標(biāo)準(zhǔn)已無法滿足更高性能的集成電路的需求。



技術(shù)實(shí)現(xiàn)要素:

本發(fā)明提供一種應(yīng)用于反熔絲FPGA老煉篩選技術(shù),以克服上述現(xiàn)有技術(shù)的不足。

本發(fā)明鑒于上述情況,提出一種應(yīng)用于反熔絲FPGA老煉篩選技術(shù)。包括:交叉反熔絲正偏應(yīng)力測試;反偏反熔絲反偏應(yīng)力測試;老煉運(yùn)行狀態(tài)IO波形監(jiān)測;反熔絲FPGA動(dòng)態(tài)老煉時(shí)序。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案,下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹。顯而易見地,下面描述中的附圖是本發(fā)明的一些實(shí)施例,對(duì)于本領(lǐng)域普通技術(shù)人員來講,在不付出創(chuàng)造性勞動(dòng)性的前提下,還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明的交叉反熔絲正偏應(yīng)力測試框圖

圖2為本發(fā)明的反偏反熔絲反偏應(yīng)力測試原理圖

圖3為本發(fā)明的老煉運(yùn)行狀態(tài)IO波形監(jiān)測原理圖

圖4為本發(fā)明的反熔絲FPGA動(dòng)態(tài)老煉時(shí)序原理圖

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)描述。

圖1為本發(fā)明的交叉反熔絲正偏應(yīng)力測試框圖。正偏應(yīng)力測試是給電路中 每個(gè)交叉反熔絲一個(gè)電壓應(yīng)力,此電壓為常壓5.5V,所有交叉反熔絲的豎直方向?yàn)?.5V,水平方向都接地,為0V。正偏電應(yīng)力需維持10ms。將正偏應(yīng)力測試做數(shù)字化等效,即交叉反熔絲豎直信號(hào)端接高電平1,水平信號(hào)端接低電平0。為了實(shí)現(xiàn)交叉反熔絲陣列中各個(gè)反熔絲單元的正偏應(yīng)力,電路中所有豎直信號(hào)線上的NMOS單管傳輸門都應(yīng)開啟,使該豎直線上各個(gè)位置都為高電平,因此該列交叉反熔絲豎直信號(hào)都為1。同理,電路中所有的水平信號(hào)線上的NMOS單管傳輸門的柵極信號(hào)也都是高電平1,實(shí)現(xiàn)了同一根水平信號(hào)線分段之間的連通,保證整根水平線各個(gè)位置均為低電平,使該行交叉反熔絲的水平信號(hào)都是0。

圖2為本發(fā)明的反偏反熔絲反偏應(yīng)力測試原理圖。與正偏應(yīng)力測試相反,進(jìn)行反偏應(yīng)力測試時(shí),所有交叉反熔絲的水平方向?yàn)?.5V,豎直方向?yàn)?V,反偏應(yīng)力測試也需維持10ms。反偏應(yīng)力測試數(shù)字化等效為交叉反熔絲豎直信號(hào)端接低電平0,水平信號(hào)端接高電平1。進(jìn)行交叉反熔絲反偏應(yīng)力測試,也需要將所有控制水平信號(hào)線、豎直信號(hào)線連通的單管傳輸門以及其他相關(guān)電路結(jié)構(gòu)開啟,以保證每個(gè)交叉反熔絲水平信號(hào)為1,豎直信號(hào)為0。交叉反熔絲正偏應(yīng)力測試和交叉反熔絲反偏應(yīng)力測試與反熔絲應(yīng)力測試篩選十分相似,只不過老煉試驗(yàn)的偏壓與應(yīng)力測試有所不同,老煉試驗(yàn)為5.5V,旨在模擬芯片正常使用情況,而反熔絲應(yīng)力測試為VKS,電壓大小為8.5V,用于最初對(duì)失效反熔絲的篩選。預(yù)充信號(hào)VKS為反熔絲編程時(shí)的保護(hù)電壓,理論上,一個(gè)反熔絲兩端為VKS時(shí),該反熔絲不會(huì)被擊穿編程,因此,反熔絲應(yīng)力測試之后需要進(jìn)行短路測試來檢驗(yàn)是否有反熔絲被融通。

圖3為本發(fā)明的老煉運(yùn)行狀態(tài)IO波形監(jiān)測原理圖。對(duì)反熔絲FPGA進(jìn)行IO輸出波形監(jiān)測。在芯片上選擇幾個(gè)IO,將這些IO通過上拉電阻與VCC相連,將輸出的高阻態(tài)通過上拉電阻鉗位到高電平信號(hào)。之后通過配置測試向量將這些 IO拉為低電平。通過觀察這些IO端口輸出的波形來判定FPGA老煉試驗(yàn)是否正常運(yùn)行,當(dāng)示波器上觀察到由高低電平構(gòu)成的方波時(shí),則說明該老煉試驗(yàn)是正確的。IO端電壓拉低時(shí),同時(shí)有電流流過。對(duì)于漏極開路輸出,沒有上拉電阻是無法正常工作的,因?yàn)樗荒茌敵龈唠娖?,而不能輸出低電平。?dāng)使用上拉電阻時(shí),若MOS管導(dǎo)通,則輸出低電平,若MOS管截止,則輸出高電平。對(duì)于CMOS電路芯片,為了防止靜電對(duì)電路造成的損壞,不用的管腳不能懸空,一般會(huì)通過接上拉電阻來降低輸入阻抗,提供泄放電荷的通路,以達(dá)到靜電保護(hù)。同時(shí),芯片管腳加上拉電阻提高了輸出電平,從而提高了輸入信號(hào)的噪聲容限,使其抗干擾能力得到增強(qiáng)。綜合芯片的功耗,速度以及驅(qū)動(dòng)能力等方面考慮,上拉電阻的阻值一般在1K到10K之間。

圖4為本發(fā)明的反熔絲FPGA動(dòng)態(tài)老煉時(shí)序原理圖。對(duì)反熔絲FPGA電路循環(huán)施加正偏應(yīng)力測試、反偏應(yīng)力測試和IO輸出波形監(jiān)測。圖中所示老煉時(shí)序圖為一個(gè)老煉周期,包含了三部分內(nèi)容:正偏應(yīng)力測試,反偏應(yīng)力測試和IO端口波形監(jiān)測。圖中共有七個(gè)信號(hào):MODE、DCLK、SDI、SDO、BL、WL和PAD,其中MODE、DCLK和SDI是輸入信號(hào)。MODE信號(hào)用于控制反熔絲FPGA的電路狀態(tài),當(dāng)MODE=I時(shí),芯片進(jìn)入編程或者測試狀態(tài);當(dāng)MODE=0時(shí),芯片進(jìn)入正常工作狀態(tài)。老煉位流從SDI端口灌入,使芯片依次進(jìn)入正偏應(yīng)力測試、反偏應(yīng)力測試和IO波形監(jiān)測,并以此為周期一直循環(huán)操作,直到老煉時(shí)間結(jié)束為止。而老煉測試數(shù)據(jù)的輸入節(jié)拍則受時(shí)鐘信號(hào)DCLK控制。MODE由0跳變成1,反熔絲FPGA電路即可進(jìn)行測試,一個(gè)周期內(nèi)MODE信號(hào)從0跳變成1共六次,其中第一次為正偏應(yīng)力測試,第二次為反偏應(yīng)力測試,其余四次均為IO測試。SDO和PAD為輸出信號(hào),SDO可以輸出掃描鏈中移位寄存器的存儲(chǔ)數(shù)據(jù),PAD為選擇老煉的的IO模塊輸出端口。BL和WL是電路中的布線通道,分別代表列線信號(hào)和行線信號(hào)。

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