主板測試元件和主板測試系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型提供一種主板測試元件和主板測試系統(tǒng)，其中，該主板測試元件包括：一第一基板、一第一電連接器與一測試芯片，所述第一電連接器與所述測試芯片都設(shè)置在所述第一基板上，且所述第一電連接器電性連接所述測試芯片；其中，所述測試芯片用于存儲(chǔ)測試主板的應(yīng)用程序代碼，所述第一電連接器用于與主板的第二電連接器相電性連接，以使所述主板的CPU得以通過所述第二電連接器調(diào)用所述主板測試元件中的所述測試芯片對(duì)所述主板進(jìn)行測試。節(jié)省了主板抹除和燒錄應(yīng)用程序代碼的操作過程，提高了主板的測試效率。
【專利說明】主板測試元件和主板測試系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及集成電路【技術(shù)領(lǐng)域】，尤其涉及一種主板測試元件和主板測試系統(tǒng)。
【背景技術(shù)】
[0002]在計(jì)算機(jī)主板研發(fā)中，例如在處理器平臺(tái)計(jì)算機(jī)主板研發(fā)過程中需要對(duì)主板進(jìn)行穩(wěn)定性和可靠性測試，現(xiàn)有技術(shù)中，可以將一應(yīng)用程序的代碼燒錄在主板的存儲(chǔ)芯片中，主板可以通過運(yùn)行存儲(chǔ)在存儲(chǔ)芯片中的應(yīng)用程序代碼對(duì)該主板的穩(wěn)定性和可靠性進(jìn)行測試。然而，如果還需要通過其它應(yīng)用程序來測試主板的穩(wěn)定性和可靠性時(shí)，則將主板的存儲(chǔ)芯片中已存儲(chǔ)的應(yīng)用程序的代碼抹除，再將新的應(yīng)用程序的代碼燒錄在該主板的存儲(chǔ)芯片，然后主板通過運(yùn)行存儲(chǔ)在存儲(chǔ)芯片中的新的應(yīng)用程序代碼對(duì)該主板的穩(wěn)定性和可靠性進(jìn)行測試，造成主板的測試效率低下。
實(shí)用新型內(nèi)容
[0003]本實(shí)用新型提供一種主板測試元件和主板測試系統(tǒng)，用于提高主板的測試效率。
[0004]一方面，本實(shí)用新型提供的主板測試元件，包括:
[0005]—第一基板、一第一電連接器與一測試芯片，所述第一電連接器與所述測試芯片都設(shè)置在所述第一基板上，且所述第一電連接器電性連接所述測試芯片；其中，
[0006]所述測試芯片用于存儲(chǔ)測試主板的應(yīng)用程序代碼；
[0007]所述第一電連接器用于與主板的第二電連接器相電性連接，以使所述主板的中央處理器CPU得以通過所述第二電連接器調(diào)用所述主板測試元件中的所述測試芯片對(duì)所述主板進(jìn)行測試。
[0008]如上所述的主板測試元件，所述第一電連接器包括兩排針腳，每排針腳包括N個(gè)針腳，所述N為大于或等于4的整數(shù)；
[0009]所述測試芯片具有串行外設(shè)接口 SPI接口 ；所述第一電連接器中的4個(gè)針腳分別與所述測試芯片的SPI接口的使能信號(hào)線、數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接。
[0010]如上所述的主板測試元件，所述第一電連接器的一個(gè)針腳與所述測試芯片的供電電源線連接，以使所述主板對(duì)所述測試芯片進(jìn)行供電，所述連接所述測試芯片的供電電源線的針腳相異于所述連接所述測試芯片的SPI接口的4個(gè)針腳。
[0011]第二方面，本實(shí)用新型提供的主板測試系統(tǒng)，包括:一主板測試元件，具有一第一基板、一第一電連接器與一測試芯片，所述第一電連接器與所述測試芯片都設(shè)置在所述第一基板上，且所述第一電連接器電性連接所述測試芯片，所述測試芯片用于存儲(chǔ)測試主板的應(yīng)用程序代碼；
[0012]一主板，具有一第二電連接器，所述第二電連接器設(shè)置在所述主板上，所述第二電連接器電性連接所述主板的CPU ；
[0013]其中，所述第一電連接器與所述第二電連接器為相電性連接，以使所述主板的CPU得以調(diào)用所述主板測試元件中的所述測試芯片對(duì)所述主板進(jìn)行測試。
[0014]如上所述的主板測試系統(tǒng)，所述第一電連接器直接地結(jié)合所述第二電連接器。
[0015]如上所述的主板測試系統(tǒng)，還包括一連接件，所述連接件的兩側(cè)分別電性連接所述第一電連接器及所述第二電連接器。
[0016]如上所述的主板測試系統(tǒng)，所述第一電連接器包括兩排針腳，所述第二電連接器包括兩排針腳，每排針腳包括N個(gè)針腳，所述連接件的兩側(cè)分別包括兩排針孔，每排針孔包括N個(gè)針孔,所述N為大于或等于4的整數(shù)；
[0017]所述測試芯片具有串行外設(shè)接口 SPI接口 ；所述第一電連接器中的4個(gè)針腳分別與所述測試芯片的SPI接口的使能信號(hào)線、數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接；
[0018]所述CPU具有SPI接口 ；所述第二電連接器中的4個(gè)針腳分別與所述CPU的SPI接口的使能信號(hào)線、數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接。
[0019]如上所述的主板測試系統(tǒng)，所述第一電連接器中連接所述測試芯片的SPI接口的4個(gè)針腳的位置，與，所述第二電連接器中連接所述CPU的SPI接口的4個(gè)針腳的位置相同。
[0020]如上所述的主板測試系統(tǒng)，所述第一電連接器的一個(gè)針腳與所述測試芯片的供電電源線連接，所述第二電連接器中的一個(gè)針腳與所述主板的電源電性連接，以使所述主板對(duì)所述測試芯片進(jìn)行供電，所述連接所述測試芯片的供電電源線的針腳相異于所述連接所述測試芯片的SPI接口的4個(gè)針腳，所述電性連接所述主板的電源的針腳相異于所述連接所述CPU的SPI接口的4個(gè)針腳。
[0021]如上所述的主板測試系統(tǒng)，所述主板的存儲(chǔ)芯片具有SPI接口 ；所述第二電連接器中的一個(gè)針孔與所述主板的存儲(chǔ)芯片的SPI接口的使能信號(hào)線連接，所述電性連接所述存儲(chǔ)芯片的SPI接口的使能信號(hào)線的針腳相異于所述連接所述CPU的SPI接口連接的4個(gè)針腳；
[0022]所述主板的存儲(chǔ)芯片的SPI接口的數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線分別與所述CPU的SPI接口的數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接；
[0023]其中，所述連接存儲(chǔ)芯片的SPI接口的使能信號(hào)線的針腳與所述連接CPU的SPI接口的使能信號(hào)線的針腳得以通過跳冒裝置連接實(shí)現(xiàn)所述第二電連接器短接。
[0024]本實(shí)用新型提供的主板測試元件和主板測試系統(tǒng)，通過主板測試元件的第一電連接器和主板的第二電連接器的相電性連接，從而使得主板的CPU可以調(diào)用主板測試元件中的測試芯片對(duì)主板進(jìn)行測試，因此主板可以通過更換不同的主板測試元件來實(shí)現(xiàn)根據(jù)不同的應(yīng)用程序代碼對(duì)主板進(jìn)行測試的目的，也可以通過更換不同的主板來實(shí)現(xiàn)一個(gè)測試芯片對(duì)多個(gè)主板進(jìn)行測試的目的，從而節(jié)省了主板抹除和燒錄應(yīng)用程序代碼的操作過程，提高了主板的測試效率。
【專利附圖】

【附圖說明】
[0025]為了更清楚地說明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0026]圖1為本實(shí)用新型主板測試元件實(shí)施例一的結(jié)構(gòu)示意圖；[0027]圖2為本實(shí)用新型主板測試系統(tǒng)實(shí)施例一的結(jié)構(gòu)示意圖；
[0028]圖3為圖2中主板測試元件的一種電路示意圖；
[0029]圖4為圖2中主板的一種電路示意圖；
[0030]圖5為本實(shí)用新型提供的跳冒裝置的一種示意圖。
[0031]附圖標(biāo)記說明:
[0032]10:主板測試元件；
[0033]11:第一基板；
[0034]12;第一電連接器；
[0035]13:測試芯片；
[0036]20:主板；
[0037]21:第二電連接器；
[0038]22:CPU ；
[0039]23:電源；
[0040]24:存儲(chǔ)芯片；
[0041]30:連接件；
[0042]40:跳冒裝置。
【具體實(shí)施方式】
[0043]為使本實(shí)用新型實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0044]圖1為本實(shí)施例新型主板測試元件實(shí)施例一的結(jié)構(gòu)示意圖，如圖1所示，在本實(shí)施例中提供了一種主板測試元件10。本實(shí)施例中的主板測試元件10具有一第一基板11、一第一電連接器12及一測試芯片13，并且第一電連接器12和測試芯片13都設(shè)置在第一基板11上。第一基板11用以承載其他物體(例如第一電連接器12及測試芯片13)，且能為該些物體之間提供電流傳遞媒介，因此第一基板11可為一印刷電路板(Printed CircuitBoard,簡稱:PCB)或金屬電路板等具有類似功能的元件。
[0045]本實(shí)施例中的第一電連接器12設(shè)置在第一基板11上與測試芯片13電連接，并且用于與主板的第二電連接器相電性連接，例如與主板的第二電連接器相插接，以實(shí)現(xiàn)相電性連接，以使主板測試元件10與主板電性連接，主板與主板測試元件10可以進(jìn)行信息傳遞?？蛇x地，第一電連接器12可以位于第一基板11的邊緣處，以便于與主板的第二電連接器插接。
[0046]本實(shí)施例中的測試芯片13用于存儲(chǔ)測試主板的應(yīng)用程序代碼，可以為主板提供用于測試主板的應(yīng)用程序代碼。例如測試芯片13可以為串行外設(shè)接口(Serial PeripheralInterface，簡稱:SPI)類型的芯片，測試芯片13可以為現(xiàn)有技術(shù)中的一存儲(chǔ)芯片，本實(shí)施例在此對(duì)測試芯片13的描述不再贅述。
[0047]本實(shí)施例中，通過主板測試元件10的第一電連接器12和主板的第二電連接器的相電性連接，從而使得主板的CPU可以通過第二電連接器調(diào)用主板測試元件10中的測試芯片13對(duì)主板進(jìn)行測試，因此主板可以通過更換不同的主板測試元件10來實(shí)現(xiàn)根據(jù)不同的應(yīng)用程序代碼對(duì)主板進(jìn)行測試的目的，也可以通過更換不同的主板來實(shí)現(xiàn)一個(gè)測試芯片13對(duì)多個(gè)主板進(jìn)行測試的目的，從而節(jié)省了主板抹除和燒錄應(yīng)用程序代碼的操作過程，提高了主板的測試效率。
[0048]主板測試元件10如何實(shí)現(xiàn)對(duì)主板進(jìn)行測試的其它具體實(shí)現(xiàn)方式可以參見本實(shí)用新型下述所示。
[0049]圖2為本實(shí)用新型主板測試系統(tǒng)實(shí)施例一的結(jié)構(gòu)示意圖，如圖2所示，在本實(shí)施例中提供了一種主板測試系統(tǒng)，本實(shí)施例的主板測試系統(tǒng)可以包括:一主板測試元件10和一主板20。
[0050]本實(shí)施例中的主板測試元件10具有一第一基板11、一第一電連接器12及一測試芯片13，并且第一電連接器12和測試芯片13都設(shè)置在第一基板11上。第一基板11用以承載其他物體(例如第一電連接器12及測試芯片13)，且能為該些物體之間提供電流傳遞媒介，因此第一基板11可為一印刷電路板(Printed Circuit Board,簡稱:PCB)或金屬電路板等具有類似功能的元件。
[0051]本實(shí)施例中的第一電連接器12設(shè)置在第一基板11上與測試芯片13電連接，并且用于與下述的第二電連接器21相電性連接，例如與第二電連接器21相插接，以實(shí)現(xiàn)相電性連接，以使主板測試元件10與主板20電性連接，主板20與主板測試元件10可以進(jìn)行信息傳遞?？蛇x地，第一電連接器12可以位于第一基板11的邊緣處，以便于與第二電連接器21插接。
[0052]本實(shí)施例中的測試芯片13用于存儲(chǔ)測試主板20的應(yīng)用程序代碼，可以為主板20提供用于測試主板20的應(yīng)用程序代碼。例如測試芯片13可以為串行外設(shè)接口(SerialPeripheral Interface,簡稱:SPI)類型的芯片,測試芯片13可以為現(xiàn)有技術(shù)中的一存儲(chǔ)芯片，本實(shí)施例在此對(duì)測試芯片13的描述不再贅述。
[0053]本實(shí)施例中的主板20具有一第二電連接器21，第二電連接器21設(shè)置在主板20上，并且用于與上述的第一電連接器12相電性連接，例如與第一電連接器12相插接，以實(shí)現(xiàn)相電性連接?？蛇x地，第二電連接器可位于主板20的邊緣處，以便于與第一電連接器12插接?？蛇x地，第一電連接器12及第二電連接器21為相面對(duì)。
[0054]本實(shí)施例的主板20還包括現(xiàn)有技術(shù)中主板所包括的所有部件，本實(shí)施例中僅示出主板20的中央處理器(Central Processing Unit,簡稱:CPU) 22,第二電連接器21電性連接CPU 22，在第一電連接器12與第二電連接器21相電性連接后，可以使得主板20的CPU22得以調(diào)用主板測試元件10中的測試芯片13對(duì)主板20進(jìn)行測試，也就是主板20的CPU22與主板測試元件10的測試芯片13相電性連接，從而CPU 22可以加載測試芯片13中存儲(chǔ)的應(yīng)用程序代碼，運(yùn)行該應(yīng)用程序代碼對(duì)主板20進(jìn)行測試。
[0055]可選地，本實(shí)施例中的第一電連接器12可以直接地結(jié)合第二電連接器21。
[0056]可選地，本實(shí)施例的主板測試系統(tǒng)還可以包括一連接件30，連接件30的兩側(cè)分別電性連接第一電連接器12及第二電連接器21。也就是，第一電連接器12與第二電連接器21相分隔，然后通過連接件30來使第一電連接器12與第二電連接器21相互電性連接?？蛇x地，連接件30可為一印刷電路板、軟性電路板、線材等可傳遞信號(hào)的元件，而連接件30的兩側(cè)可具有電連接器(未示出)，以使連接件30的兩側(cè)可分別電性連接第一電連接器12及第二電連接器21。連接件30可以讓主板測試元件10和主板20之間增加一距離，以使主板測試元件10與主板20可以位于相分隔的兩空間中。
[0057]當(dāng)需要根據(jù)不同的應(yīng)用程序代碼對(duì)主板20進(jìn)行測試時(shí)，可以采用多個(gè)主板測試元件10，每個(gè)主板測試元件10中存儲(chǔ)一種應(yīng)用程序代碼，通過將不同的主板測試元件10與主板20連接，即插即用，來實(shí)現(xiàn)采用不同的應(yīng)用程序代碼測試主板20的目的，從而避免了對(duì)主板中的存儲(chǔ)芯片進(jìn)行反復(fù)的抹除和燒錄的操作過程。同時(shí)，一個(gè)主板測試元件10還可以分別與多個(gè)不同的主板20相連接，從而達(dá)到只需要燒錄一次應(yīng)用程序代碼，即可達(dá)到測試多個(gè)主板20的目的。由此可知，本實(shí)施例的主板測試系統(tǒng)可以提高主板的測試效率。
[0058]本實(shí)施例中，主板測試系統(tǒng)采用主板測試元件10中的測試芯片13對(duì)主板20進(jìn)行測試，從而可以通過更換不同的主板測試元件10來實(shí)現(xiàn)根據(jù)不同的應(yīng)用程序代碼對(duì)主板20進(jìn)行測試的目的，也可以通過更換不同的主板20來實(shí)現(xiàn)一個(gè)測試芯片對(duì)多個(gè)主板20進(jìn)行測試的目的，從而節(jié)省了主板抹除和燒錄應(yīng)用程序代碼的操作過程，提高了主板的測試效率。
[0059]圖3為圖2中主板測試元件的一種電路示意圖，圖4為圖2中主板的一種電路示意圖，如圖3和圖4所示，本實(shí)施例提供的主板測試元件10的第一電連接器12可以包括針腳，比如第一電連接器12可以為排針連接器或者非排針連接器等，可選地，該第一電連接器12可以包括兩排針腳，本實(shí)施例提供的主板20的第二電連接器21也可以包括針腳，比如第二電連接器21可以為排針連接器或者非排針連接器等，可選地，第二電連接器21也可以包括兩排針腳，并且每排針腳包括N個(gè)針腳，N為大于或等于4的整數(shù)，為了使第一電連接器12與第二電連接器21相電性連接，那么連接件30的兩側(cè)分別包括兩排針孔，也就是連接件30的每一側(cè)包括兩排針孔,每排針孔包括N個(gè)針孔,每排針腳包括的針腳數(shù)量與每排針孔包括的針孔數(shù)量相同，這樣可以使得第一電連接器12的兩排針腳可以壓合至連接件30的一側(cè)的兩排針孔中，第二電連接器21的兩排針腳也可壓合至連接件30的另一側(cè)的兩排針孔中，從而實(shí)現(xiàn)第一電連接器12與第二電連接器21的相電性連接。
[0060]本實(shí)施例中示出的第一電連接器12和第二電連接器21中的每排針腳包括5個(gè)針腳。如圖3所不,第一電連接器12包括I號(hào)、2號(hào)、3號(hào)、4號(hào)、5號(hào)、6號(hào)、7號(hào)、8號(hào)、9號(hào)、10號(hào)針腳，但本實(shí)施例中第一電連接器12的4號(hào)針腳處未示出有針腳。如圖4所示，第二電連接器21包括I號(hào)、2號(hào)、3號(hào)、4號(hào)、5號(hào)、6號(hào)、7號(hào)、8號(hào)、9號(hào)、10號(hào)針腳，但本實(shí)施例中第一電連接器12的4號(hào)針腳處未示出有針腳。
[0061]本實(shí)施例中，測試芯片13具有SPI接口，同時(shí)圖3所示的測試芯片13具有SPI接口。第一電連接器12的4個(gè)針孔分別與測試芯片13的SPI接口的使能信號(hào)線(CPU0_GP100)、數(shù)據(jù)輸入線(CPU0_SPI_SDI)、數(shù)據(jù)輸出線(CPU0_SPI_SD0)、時(shí)鐘信號(hào)線(CPU0_SPI_SCK)連接。主板20的CPU 22也具有SPI接口，第二電連接器21的4個(gè)針腳分別與CPU 22的SPI接口的使能信號(hào)線(CPU0_GP100)、數(shù)據(jù)輸入線(CPU0_SPI_SDI)、數(shù)據(jù)輸出線(CPU0_SPI_SD0)、時(shí)鐘信號(hào)線(CPU0_SPI_SCK)連接。這樣可以通過第一電連接器12與第二電連接器21的相電性連接，實(shí)現(xiàn)CPU 22的SPI接口與測試芯片13的SPI接口的相電性連接，從而CPU 22的使能信號(hào)可以通過CPU 22的SPI接口的使能信號(hào)線(CPU0_GP100)傳輸至第二電連接器21，通過第二電連接器21與第一電連接器12的相電性連接傳輸至第一電連接器12，再通過測試芯片13的SPI接口的使能信號(hào)線(CPUO_GPIOO)傳輸至測試芯片13，從而實(shí)現(xiàn)CPU 22可以使能測試芯片13，進(jìn)而CPU 22可以調(diào)用測試芯片13對(duì)主板20進(jìn)行測試。
[0062]可選地，第一電連接器12中連接測試芯片13的SPI接口的4個(gè)針腳的位置，與，第二電連接器21中連接CPU 22的SPI接口的4個(gè)針腳的位置相同。在一種可行的實(shí)現(xiàn)方式中，如圖3所示，第一電連接器12的第I號(hào)針腳與測試芯片13的SPI接口的使能信號(hào)線(CPU0_GP100)連接，第一電連接器12的第3號(hào)針腳與測試芯片13的SPI接口的數(shù)據(jù)輸入線(CPU0_SPI_SDI)連接，第一電連接器12的第5號(hào)針腳與測試芯片13的SPI接口的數(shù)據(jù)輸出線(CPU0_SPI_SD0)連接，第一電連接器12的第7號(hào)針腳與測試芯片13的SPI接口的時(shí)鐘信號(hào)線(CPU0_SPI_SCK)連接；同樣地，如圖4所示，第二電連接器21的第I號(hào)針腳與CPU 22的SPI接口的使能信號(hào)線(CPU0_GP100)連接，第二電連接器21的第3號(hào)針腳與CPU22的SPI接口的數(shù)據(jù)輸入線(CPU0_SPI_SDI)連接，第二電連接器21的第5號(hào)針腳與CPU22的SPI接口的數(shù)據(jù)輸出線(CPU0_SPI_SD0)連接，第二電連接器21的第7號(hào)針腳與CPU22的SPI接口的時(shí)鐘信號(hào)線(CPU0_SPI_SCK)連接。
[0063]為了保證正常啟動(dòng)測試芯片13，還需要對(duì)測試芯片13進(jìn)行供電，可選地，可以在外部專門設(shè)置一供電電源為測試芯片13進(jìn)行供電。
[0064]可選地，當(dāng)?shù)谝浑娺B接器12與第二電連接器21相電性連接時(shí)，由主板20的電源為測試芯片13進(jìn)行供電。如圖4所示，本實(shí)施例還示出主板20的電源23，第二電連接器21中的一個(gè)針腳與主板20的電源23電性連接，電性連接主板20的電源23的針腳相異于連接CPU 22的SPI接口的4個(gè)針腳。如圖3所示，第一電連接器12中的一個(gè)針腳與測試芯片13的供電電源線(VDD_SPI_CARD)連接，連接測試芯片13的供電電源線的針腳相異于連接測試芯片13的SPI接口的4個(gè)針腳，從而使得主板20的電源23通過第一電連接器12與第二電連接器21的相電性連接為測試芯片13進(jìn)行直接供電，可選地，與主板20的電源23連接的針腳在第二電連接器21中的位置，與，一個(gè)與測試芯片13連接并用于向測試芯片13傳輸電能的針腳在第一電連接器12中的位置相同。在一種可行的實(shí)現(xiàn)方式中，第一電連接器12的第6號(hào)針腳與測試芯片13相連接，第二電連接器21的第6號(hào)針腳與電源23相連接。
[0065]可選地，主板20的電源23的電壓為1.8V或者3.3V。
[0066]如圖4所示，本實(shí)施例還示出主板20的存儲(chǔ)芯片24，該存儲(chǔ)芯片24可以具有SPI接口，可選地，第二電連接器21中的一個(gè)針腳與主板20的存儲(chǔ)芯片24的SPI接口的使能信號(hào)線(CPU0_GP100_R)連接，也就是存儲(chǔ)芯片24的SPI接口的使能信號(hào)線(CPU0_GP100_R)與CPU 22的SPI接口的使能信號(hào)線(CPU0_GP100)并未直接相連接，值得注意的是，與存儲(chǔ)芯片24的SPI接口的使能信號(hào)線(CPU0_GP100_R)連接的針腳相異于與CPU 22的SPI接口連接的4個(gè)針腳，與存儲(chǔ)芯片24的SPI接口的使能信號(hào)線(CPU0_GP100_R)連接的針腳也可以相異于與電源23連接的針腳。
[0067]主板20的存儲(chǔ)芯片24的SPI接口的數(shù)據(jù)輸入線(CPU0_SPI_SDI)、數(shù)據(jù)輸出線(CPU0_SPI_SD0)、時(shí)鐘信號(hào)線(CPU0_SPI_SCK)分別與CPU 22的SPI接口的數(shù)據(jù)輸入線(CPU0_SPI_SDI)、數(shù)據(jù)輸出線(CPU0_SPI_SD0)、時(shí)鐘信號(hào)線(CPU0_SPI_SCK)連接；也就是存儲(chǔ)芯片24的SPI接口的數(shù)據(jù)輸入線(CPU0_SPI_SDI)與CPU 22的SPI接口的數(shù)據(jù)輸入線(CPUO_SPI_SDI)直接連接，存儲(chǔ)芯片24的SPI接口的數(shù)據(jù)輸出線(CPUO_SPI_SDO)與CPU22的SPI接口的數(shù)據(jù)輸出線(CPUO_SPI_SDO)直接連接，存儲(chǔ)芯片24的SPI接口的時(shí)鐘信號(hào)線(CPUO_SPI_SCK)與CPU 22的SPI接口的、時(shí)鐘信號(hào)線(CPUO_SPI_SCK)直接連接。
[0068]其中，連接存儲(chǔ)芯片24的SPI接口的使能信號(hào)線的針腳與連接CPU 22的SPI接口的使能信號(hào)線的針腳得以通過跳冒裝置連接實(shí)現(xiàn)第二電連接器短接。圖5為本實(shí)用新型提供的跳冒裝置的一種示意圖，如圖5所示，跳冒裝置40可以具有兩個(gè)針孔，如圖4所示，本實(shí)施例中的主板20上的第二電連接器21的第I號(hào)針腳連接CPU 22的SPI接口的使能信號(hào)線(CPU0_GP100)，第2號(hào)針腳連接存儲(chǔ)芯片24的SPI接口的使能信號(hào)線(CPU0_GP100_R)，當(dāng)?shù)谝浑娺B接器12與第二電連接器21的連接斷開后，可以將如圖5所示的跳冒裝置40與第二電連接器21連接，也就是將跳冒裝置40的兩個(gè)針孔與第二電連接器21的第I號(hào)、第2號(hào)針腳壓合，以使得排陣的第I號(hào)針腳與第2號(hào)針腳電性連接，從而第二電連接器21短接，CPU 22的SPI接口與存儲(chǔ)芯片24的SPI接口的相電性連接，那么CPU 22的使能信號(hào)可以通過CPU 22的SPI接口的使能信號(hào)線(CPU0_GP100)傳輸至第二電連接器21，由于第二電連接器21短接，再通過存儲(chǔ)芯片24的SPI接口的使能信號(hào)線(CPU0_GP100_R)傳輸至存儲(chǔ)芯片24，從而實(shí)現(xiàn)CPU 22可以使能存儲(chǔ)芯片24，進(jìn)而CPU 22還可以調(diào)用存儲(chǔ)芯片24對(duì)主板20進(jìn)行測試。若第二電連接器21的一個(gè)針腳與存儲(chǔ)芯片24的SPI接口的使能信號(hào)線(CPU0_GP100_R)連接，那么在第一電連接器12中相同位置的一個(gè)針腳則不與其它部件連接，如圖3所示的第一電連接器中的第2號(hào)針腳。如圖3和圖4所示，第一電連接器12上的第2號(hào)針腳與第二電連接器21上的第2號(hào)針腳的接法不一樣之外，第一電連接器12的其它針腳與第二電連接器21的其它針腳的接法均可以相同。
[0069]可選地，第一電連接器12可以包括針腳，第二電連接器21可以包括針孔；或者，第一電連接器12可以包括針孔，第二電連接器21可以包括針腳，從而可以實(shí)現(xiàn)第一電連接器12與第二電連接器21直接地結(jié)合。
[0070]可選地，第一電連接器12可以包括針孔，第二電連接器21可以包括針孔，連接件30的兩側(cè)分別包括針腳，同樣也可以實(shí)現(xiàn)連接件30的兩側(cè)分別電性連接第一電連接器12及第二電連接器21。
[0071]可選地，當(dāng)?shù)诙娺B接器21包括針孔時(shí)，跳冒裝置40可以包括兩個(gè)針腳。
[0072]需要說明的是，第一電連接器12的針孔的接線方式與上述的第一電連接器12的針腳的接線方式類似，第二電連接器21的針孔的接線方式與上述的第二電連接器21的針腳的接線方式類似，此處不再贅述。
[0073]最后應(yīng)說明的是:以上各實(shí)施例僅用以說明本實(shí)用新型的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本實(shí)用新型進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本實(shí)用新型各實(shí)施例技術(shù)方案的范圍。
【權(quán)利要求】
1.一種主板測試元件，其特征在于，包括: 一第一基板、一第一電連接器與一測試芯片，所述第一電連接器與所述測試芯片都設(shè)置在所述第一基板上，且所述第一電連接器電性連接所述測試芯片；其中， 所述測試芯片用于存儲(chǔ)測試主板的應(yīng)用程序代碼； 所述第一電連接器用于與主板的第二電連接器相電性連接，以使所述主板的中央處理器CPU得以通過所述第二電連接器調(diào)用所述主板測試元件中的所述測試芯片對(duì)所述主板進(jìn)行測試。
2.根據(jù)權(quán)利要求1所述的主板測試元件，其特征在于，所述第一電連接器包括兩排針腳，每排針腳包括N個(gè)針腳,所述N為大于或等于4的整數(shù)； 所述測試芯片具有串行外設(shè)接口 SPI接口 ；所述第一電連接器中的4個(gè)針腳分別與所述測試芯片的SPI接口的使能信號(hào)線、數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接。
3.根據(jù)權(quán)利要求2所述的主板測試元件，其特征在于，所述第一電連接器的一個(gè)針腳與所述測試芯片的供電電源線連接，以使所述主板對(duì)所述測試芯片進(jìn)行供電，所述連接所述測試芯片的供電電源線的針腳相異于所述連接所述測試芯片的SPI接口的4個(gè)針腳。
4.一種主板測試系統(tǒng),其特征在于,包括: 一主板測試兀件，具有一第一基板、一第一電連接器與一測試芯片，所述第一電連接器與所述測試芯片都設(shè)置在所述第一基板上，且所述第一電連接器電性連接所述測試芯片，所述測試芯片用于存儲(chǔ)測試主板的應(yīng)用程序代碼； 一主板，具有一第二電連接器，所述第二電連接器設(shè)置在所述主板上，所述第二電連接器電性連接所述主板的中央處理器CPU ； 其中，所述第一電連接器與所述第二電連接器為相電性連接，以使所述主板的CPU得以調(diào)用所述主板測試元件中的所述測試芯片對(duì)所述主板進(jìn)行測試。
5.根據(jù)權(quán)利要求4所述的主板測試系統(tǒng)，其特征在于，所述第一電連接器直接地結(jié)合所述第二電連接器。
6.根據(jù)權(quán)利要求4所述的主板測試系統(tǒng)，其特征在于，還包括一連接件，所述連接件的兩側(cè)分別電性連接所述第一電連接器及所述第二電連接器。
7.根據(jù)權(quán)利要求6所述的主板測試系統(tǒng)，其特征在于，所述第一電連接器包括兩排針腳，所述第二電連接器包括兩排針腳，每排針腳包括N個(gè)針腳，所述連接件的兩側(cè)分別包括兩排針孔，每排針孔包括N個(gè)針孔,所述N為大于或等于4的整數(shù)； 所述測試芯片具有串行外設(shè)接口 SPI接口 ；所述第一電連接器中的4個(gè)針腳分別與所述測試芯片的SPI接口的使能信號(hào)線、數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接； 所述CPU具有SPI接口 ；所述第二電連接器中的4個(gè)針腳分別與所述CPU的SPI接口的使能信號(hào)線、數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接。
8.根據(jù)權(quán)利要求7所述的主板測試系統(tǒng)，其特征在于，所述第一電連接器中連接所述測試芯片的SPI接口的4個(gè)針腳的位置，與，所述第二電連接器中連接所述CPU的SPI接口的4個(gè)針腳的位置相同。
9.根據(jù)權(quán)利要求7或8所述的主板測試系統(tǒng)，其特征在于，所述第一電連接器的一個(gè)針腳與所述測試芯片的供電電源線連接，所述第二電連接器中的一個(gè)針腳與所述主板的電源電性連接，以使所述主板對(duì)所述測試芯片進(jìn)行供電，所述連接所述測試芯片的供電電源線的針腳相異于所述連接所述測試芯片的SPI接口的4個(gè)針腳，所述電性連接所述主板的電源的針腳相異于所述連接所述CPU的SPI接口的4個(gè)針腳。
10.根據(jù)權(quán)利要求7或8所述的主板測試系統(tǒng)，其特征在于，所述主板的存儲(chǔ)芯片具有SPI接口 ；所述第二電連接器中的一個(gè)針腳與所述主板的存儲(chǔ)芯片的SPI接口的使能信號(hào)線連接，所述電性連接所述存儲(chǔ)芯片的SPI接口的使能信號(hào)線的針腳相異于所述連接所述CPU的SPI接口連接的4個(gè)針腳； 所述主板的存儲(chǔ)芯片的SPI接口的數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線分別與所述CPU的SPI接口的數(shù)據(jù)輸出線、數(shù)據(jù)輸入線、時(shí)鐘信號(hào)線連接； 其中，所述連接存儲(chǔ)芯片的SPI接口的使能信號(hào)線的針腳與所述連接CPU的SPI接口的使能信號(hào)線的針腳 得以通過跳冒裝置連接實(shí)現(xiàn)所述第二電連接器短接。
【文檔編號(hào)】G01R31/28GK203786260SQ201320879277
【公開日】2014年8月20日 申請(qǐng)日期:2013年12月27日 優(yōu)先權(quán)日:2013年12月27日
【發(fā)明者】黃美紅, 李鵬 申請(qǐng)人:龍芯中科技術(shù)有限公司