基于fpga納秒級(jí)可編程延時(shí)電路的數(shù)字相關(guān)器的制造方法
【專利摘要】本發(fā)明提出一種基于FPGA納秒級(jí)可編程延時(shí)電路的數(shù)字相關(guān)器，包括可編程延時(shí)模塊、目標(biāo)回波信號(hào)序列移位寄存器、參考信號(hào)序列移位寄存器和相關(guān)處理模塊，參考信號(hào)序列經(jīng)過所述可編程延時(shí)模塊的延時(shí)處理后存儲(chǔ)于所述參考信號(hào)序列移位寄存器內(nèi)，目標(biāo)回波信號(hào)存儲(chǔ)于目標(biāo)回波信號(hào)序列移位寄存器內(nèi)，所述相關(guān)處理模塊用于對(duì)目標(biāo)回波信號(hào)序列和不同延時(shí)下的參考信號(hào)序列進(jìn)行互相關(guān)計(jì)算，輸出不同延時(shí)下的互相關(guān)結(jié)果，所述可編程延時(shí)模塊通過布局布線方式約束在FPGA內(nèi)部縱向相鄰的查找表單元中，通過FPGA內(nèi)部資源實(shí)現(xiàn)。本發(fā)明的數(shù)字相關(guān)器可對(duì)參考信號(hào)序列達(dá)到納秒級(jí)的可編程延時(shí)，實(shí)現(xiàn)近程目標(biāo)的高精度距離檢測(cè)，且延時(shí)時(shí)間可控、延時(shí)精度高。
【專利說明】基于FPGA納秒級(jí)可編程延時(shí)電路的數(shù)字相關(guān)器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于數(shù)字相關(guān)器【技術(shù)領(lǐng)域】，特別是一種基于FPGA納秒級(jí)可編程延時(shí)電路的數(shù)字相關(guān)器。
【背景技術(shù)】
[0002]延時(shí)電路由于可對(duì)輸入信號(hào)進(jìn)行延時(shí)，因此廣泛應(yīng)用于時(shí)鐘調(diào)相、并行信號(hào)時(shí)序校準(zhǔn)及目標(biāo)回波模擬中。延時(shí)電路可調(diào)整時(shí)鐘的相位，使時(shí)鐘信號(hào)與被采樣信號(hào)滿足采樣相位關(guān)系，同樣可對(duì)并行信號(hào)進(jìn)行調(diào)整，以校準(zhǔn)并行信號(hào)傳輸過程中的相位偏差。在目標(biāo)回波模擬器中，延時(shí)電路可應(yīng)用于模擬動(dòng)目標(biāo)的連續(xù)回波。
[0003]目前的延時(shí)電路主要分為模擬延時(shí)電路與數(shù)字延時(shí)電路，模擬延時(shí)電路由于利用模擬器件產(chǎn)生延時(shí)，具有延時(shí)時(shí)間尺度大、延時(shí)時(shí)間固定以及延時(shí)精度差等缺點(diǎn)，從而限制了它的應(yīng)用。數(shù)字延時(shí)電路具有延時(shí)精度高、時(shí)間可編程等優(yōu)點(diǎn)，但是目前只能用專用芯片來實(shí)現(xiàn)，然而專用可編程延時(shí)芯片一般價(jià)格比較昂貴，且有較多的引腳，給電路設(shè)計(jì)帶來極大的不便。

【發(fā)明內(nèi)容】

[0004]為解決現(xiàn)有技術(shù)存在的缺陷或不足，本發(fā)明旨在提供一種基于FPGA納秒級(jí)可編程延時(shí)電路的數(shù)字相關(guān)器，可對(duì)參考信號(hào)序列達(dá)到納秒級(jí)的可編程延時(shí)，實(shí)現(xiàn)近程目標(biāo)的高精度距離檢測(cè)。
[0005]實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為:
[0006]—種數(shù)字相關(guān)器，包括可編程延時(shí)模塊、目標(biāo)回波信號(hào)序列移位寄存器、參考信號(hào)序列移位寄存器和相關(guān)處理模塊，參考信號(hào)序列經(jīng)過所述可編程延時(shí)模塊的延時(shí)處理后存儲(chǔ)于所述參考信號(hào)序列移位寄存器內(nèi)，目標(biāo)回波信號(hào)存儲(chǔ)于目標(biāo)回波信號(hào)序列移位寄存器內(nèi)，所述相關(guān)處理模塊用于對(duì)目標(biāo)回波信號(hào)序列和不同延時(shí)下的參考信號(hào)序列進(jìn)行互相關(guān)計(jì)算，輸出不同延時(shí)下的互相關(guān)結(jié)果，其中:
[0007]所述可編程延時(shí)模塊包括一可編程延時(shí)單元，所述可編程延時(shí)單元由二選一選擇器和縱向延時(shí)單元依次串聯(lián)而成，所述縱向延時(shí)單元由多個(gè)基本延時(shí)單元級(jí)聯(lián)而成，所述二選一選擇器的一個(gè)選擇輸入端接縱向延時(shí)單兀的輸出端、且其另一個(gè)選擇輸入端與縱向延時(shí)單元的輸入端相連，所述可編程延時(shí)模塊通過布局布線方式約束在FPGA內(nèi)部縱向相鄰的查找表單元中，通過FPGA內(nèi)部資源實(shí)現(xiàn)；
[0008]所述相關(guān)處理模塊中通過如下方式對(duì)目標(biāo)回波信號(hào)序列和不同延時(shí)下的參考信號(hào)序列進(jìn)行互相關(guān)計(jì)算并輸出不同延時(shí)下的互相關(guān)結(jié)果:
[0009]a)存儲(chǔ)在所述目標(biāo)回波信號(hào)序列移位寄存器中的目標(biāo)回波信號(hào)序列記為X (η)，存儲(chǔ)在所述參考序列移位寄存器中的參考信號(hào)序列記為y (η)，χ (η)和y(n)信號(hào)長(zhǎng)度均為N，其中n=l，2，3...N，表示的是信號(hào)序列采樣點(diǎn)的序號(hào)；mi為參考信號(hào)序列相比目標(biāo)回波信號(hào)序列延時(shí)的采樣點(diǎn)數(shù)，根據(jù)公式(I)計(jì)算目標(biāo)回波信號(hào)序列和移位后的參考信號(hào)序列的互相關(guān)函數(shù)結(jié)果K1，公式(I)表達(dá)如下:
[0010]
【權(quán)利要求】
1.一種數(shù)字相關(guān)器，其特征在于，包括可編程延時(shí)模塊、目標(biāo)回波信號(hào)序列移位寄存器、參考信號(hào)序列移位寄存器和相關(guān)處理模塊，參考信號(hào)序列經(jīng)過所述可編程延時(shí)模塊的延時(shí)處理后存儲(chǔ)于所述參考信號(hào)序列移位寄存器內(nèi)，目標(biāo)回波信號(hào)存儲(chǔ)于目標(biāo)回波信號(hào)序列移位寄存器內(nèi)，所述相關(guān)處理模塊用于對(duì)目標(biāo)回波信號(hào)序列和不同延時(shí)下的參考信號(hào)序列進(jìn)行互相關(guān)計(jì)算，輸出不同延時(shí)下的互相關(guān)結(jié)果，其中: 所述可編程延時(shí)模塊包括一可編程延時(shí)單元，所述可編程延時(shí)單元由二選一選擇器和縱向延時(shí)單元依次串聯(lián)而成，所述縱向延時(shí)單元由多個(gè)基本延時(shí)單元級(jí)聯(lián)而成，所述二選一選擇器的一個(gè)選擇輸入端接縱向延時(shí)單兀的輸出端、且其另一個(gè)選擇輸入端與縱向延時(shí)單元的輸入端相連，所述可編程延時(shí)模塊通過布局布線方式約束在FPGA內(nèi)部縱向相鄰的查找表單元中，通過FPGA內(nèi)部資源實(shí)現(xiàn)； 所述相關(guān)處理模塊中通過如下方式對(duì)目標(biāo)回波信號(hào)序列和不同延時(shí)下的參考信號(hào)序列進(jìn)行互相關(guān)計(jì)算并輸出不同延時(shí)下的互相關(guān)結(jié)果: a)存儲(chǔ)在所述目標(biāo)回波信號(hào)序列移位寄存器中的目標(biāo)回波信號(hào)序列記為X(η)，存儲(chǔ)在所述參考序列移位寄存器中的參考信號(hào)序列記為y (η)，χ (η)和y(n)信號(hào)長(zhǎng)度均為N，其中n=l, 2，3...N，表示的是信號(hào)序列采樣點(diǎn)的序號(hào)；mi為參考信號(hào)序列相比目標(biāo)回波信號(hào)序列延時(shí)的采樣點(diǎn)數(shù)，根據(jù)公式(I)計(jì)算目標(biāo)回波信號(hào)序列和移位后的參考信號(hào)序列的互相關(guān)函數(shù)結(jié)果K1，公式(I)表達(dá)如下: Ryy(m) -v(" + m)C I)

n=l 利用上述公式計(jì)算所得的Rxy(Hi1)即為此時(shí)的互相關(guān)函數(shù)結(jié)果K1 ; b)通過對(duì)所述可編程延時(shí)模塊進(jìn)行編程，實(shí)現(xiàn)對(duì)所述參考信號(hào)序列y(n)不同的延時(shí)，令延時(shí)的采樣點(diǎn)分別為m2、m3、nv..，按照所述公式(I)重復(fù)計(jì)算得到不同延時(shí)下的互相關(guān)函數(shù)結(jié)果，分別為K2、K3，Kf.; c)對(duì)比所述步驟a和b中得到的互相關(guān)函數(shù)結(jié)果KpKyHf，其中互相關(guān)函數(shù)結(jié)果的最大值所對(duì)應(yīng)的延時(shí)即為參考信號(hào)序列的延時(shí)，也即目標(biāo)回波信號(hào)的延時(shí)時(shí)間。
2.根據(jù)權(quán)利要求1所述的數(shù)字相關(guān)器，其特征在于，所述二選一選擇器通過布局布線方式約束在所述FPGA內(nèi)部的一查找表單兀中，該查找表單兀的A1、A2端為信號(hào)輸入端，A3端為信號(hào)選擇控制端，通過控制A3的輸入使Al輸入的信號(hào)有效或A2輸入的信號(hào)有效，從查找表單兀的O端輸出信號(hào)。
3.根據(jù)權(quán)利要求1所述的數(shù)字相關(guān)器，其特征在于，所述基本延時(shí)單元通過布局布線方式約束在在所述FPGA內(nèi)部的一查找表單元中，該查找表單元的A0、A1、A2端輸入為O，輸入信號(hào)從A3端輸入,經(jīng)過該查找表單兀后延時(shí)最小延時(shí)時(shí)間從查找表單兀的O端輸出信號(hào)。
4.根據(jù)權(quán)利要求1所述的數(shù)字相關(guān)器，其特征在于，所述FPGA的系統(tǒng)最小延時(shí)時(shí)間為Ins0
5.根據(jù)權(quán)利要求1所述的數(shù)字相關(guān)器，其特征在于，所述目標(biāo)回波信號(hào)為將雷達(dá)模擬回波信號(hào)經(jīng)過模數(shù)轉(zhuǎn)換后得到的離散數(shù)字信號(hào)序列，所述參考信號(hào)為將雷達(dá)發(fā)射信號(hào)經(jīng)過模數(shù)轉(zhuǎn)換后得到的離散數(shù)字信號(hào)序列。
6.根據(jù)權(quán)利要求1所述的數(shù)字相關(guān)器，其特征在于，所述相關(guān)處理模塊通過FPGA的內(nèi)部資 源實(shí)現(xiàn)。
【文檔編號(hào)】G01S7/41GK103543441SQ201310496588
【公開日】2014年1月29日 申請(qǐng)日期:2013年10月21日 優(yōu)先權(quán)日:2013年10月21日
【發(fā)明者】李洪濤, 陳恒明, 顧陳, 朱曉華, 馬義耕, 胡恒 申請(qǐng)人:南京理工大學(xué)