基于fpga可編程延時電路的數(shù)字波束形成裝置與方法
【專利摘要】本發(fā)明公布了一種基于FPGA可編程延時電路的數(shù)字波束形成裝置與方法，該裝置包括可編程延時模塊、延時時間控制模塊和累加器，延時時間控制模塊與可編程延時模塊通過控制總線連接，陣列天線信號經(jīng)可編程延時模塊延時后由累加器累加后輸出波束，其中可編程延時模塊由可編程延時單元并聯(lián)而成，可編程延時單元由二選一選擇器和縱向延時單元依次串聯(lián)而成，縱向延時單元由多個基本延時單元級聯(lián)而成，其中可編程延時模塊通過編程約束在FPGA內(nèi)部的查找表中實現(xiàn)。本發(fā)明可對陣列天線信號進(jìn)行精確延時，實現(xiàn)波形相移，將各路信號補(bǔ)償至波前對齊，然后使用累加器對相移后的信號累加，以達(dá)到無需乘法器即可實現(xiàn)數(shù)字波束形成的目的，可精確到納秒級延時。
【專利說明】基于FPGA可編程延時電路的數(shù)字波束形成裝置與方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于雷達(dá)、數(shù)字波束形成【技術(shù)領(lǐng)域】，特別是有關(guān)于一種基于FPGA可編程延時電路的數(shù)字波束形成裝置與方法。
【背景技術(shù)】
[0002]波束形成是廣泛應(yīng)用于雷達(dá)、通信等現(xiàn)代數(shù)字化領(lǐng)域的一項技術(shù)。波束形成通常與聲波、電磁波、光波等的發(fā)射或接收陣列協(xié)同工作。
[0003]為了讓傳感器陣列增強(qiáng)從某個或多個特定方向上的信號，基本的波束形成方法是對沒有了陣元接收的信號按照該波束方向進(jìn)行延時，然后把補(bǔ)償至波前對齊的各路信號相加，得到該波束方向的波束輸出。
[0004]模擬波束形成方法主要通過模擬延時器件對陣元接收的信號進(jìn)行延時。但是由于模擬器件的物理性質(zhì)的不可控制，使得每個模擬延時器無法實現(xiàn)精確的固定延時，進(jìn)而造成了波束形成的精度差。
[0005]在數(shù)字形成方法中，信號的延時通過將陣元接收的信號乘法器來實現(xiàn)陣列信號的對齊。但是該方法需要使用大量的乘法器，具有造價昂貴，運(yùn)算量大的缺點。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)的缺陷或不足，本發(fā)明旨在提供一種數(shù)字波束形成裝置與方法，通過FPGA可編程延時電路可精確地實現(xiàn)天線陣列信號的波形相移。
[0007]實現(xiàn)本發(fā)明目的的技術(shù)解決方案為:
[0008]一種數(shù)字波束形成裝置，包括可編程延時模塊、延時時間控制模塊以及累加器，所述延時時間控制模塊用于向所述可編程延時模塊提供延時控制編碼信號，所述可編程延時模塊與延時時間控制模塊通過控制總線連接，所述可編程延時模塊的輸入端輸入天線陣列所接收的數(shù)據(jù)，所述可編程延時模塊的輸出端與累加器的輸入端連接，所述累加器輸出累加后形成的數(shù)字波束，其中:
[0009]所述可編程延時模塊由多個可編程延時單元并聯(lián)而成，所述可編程延時單元的個數(shù)與所述天線陣列中天線的總數(shù)相同，所述可編程延時單元由二選一選擇器和縱向延時單元依次串聯(lián)而成，所述縱向延時單元由多個基本延時單元級聯(lián)而成，所述二選一選擇器的一個選擇輸入端接縱向延時單兀的輸出端、且其另一個選擇輸入端與縱向延時單兀的輸入端相連；
[0010]所述延時時間控制模塊由一組加法器和一組寄存器組成，所述加法器的個數(shù)與所述天線陣列中天線的總數(shù)相同，寄存器的位數(shù)與二選一選擇器的個數(shù)相同，使寄存器的每一位通過控制總線控制二選一選擇器，其中:第一個加法器的一個輸入端輸入常數(shù)0，另一個輸入端輸入常數(shù)2k-l ;第i個加法器的一個輸入端與前一個加法器的輸出端相連,其另一個輸入端輸入常數(shù)(2k_l) *2(1Ok,k為延時控制常數(shù)且為正整數(shù)，k與縱向延時單元個數(shù)的乘積小于等于二選一選擇器的個數(shù)；[0011]所述可編程延時模塊通過布局布線方式約束在FPGA內(nèi)部縱向相鄰的查找表單元中，通過FPGA內(nèi)部資源實現(xiàn)，使延時精度可控。
[0012]進(jìn)一步，所述二選一選擇器通過布局布線方式約束在所述FPGA內(nèi)部的一查找表單元中，該查找表單元的Al、A2端為信號輸入端，A3端為信號選擇控制端，通過控制A3的輸入使Al輸入的信號有效或A2輸入的信號有效，從查找表單元的O端輸出信號。
[0013]進(jìn)一步，所述基本延時單元通過布局布線方式約束在在所述FPGA內(nèi)部的一查找表單兀中，該查找表單兀的A0、Al、A2端輸入為O,輸入信號從A3端輸入,經(jīng)過該查找表單兀后延時最小延時時間從查找表單兀的O端輸出信號。
[0014]進(jìn)一步，通過設(shè)置所述延時控制常數(shù)k依次遞增或遞減，可控制所述可編程延時模塊將所述天線陣列的接收信號進(jìn)行依次遞增或遞減的延時，經(jīng)過所述累加器的累加后形成數(shù)字波束。
[0015]進(jìn)一步，通過設(shè)置常數(shù)k進(jìn)行周期性變化，可實現(xiàn)數(shù)字波束的掃描過程。
[0016]進(jìn)一步，所述延時時間控制模塊和累加器也通過所述FPGA內(nèi)部資源來實現(xiàn)，以提高FPGA內(nèi)部調(diào)用的效率。
[0017]根據(jù)本發(fā)明的改進(jìn)，還提出一種基于上述的數(shù)字波束形成裝置實現(xiàn)的數(shù)字波束形成方法，其包括以下步驟:
[0018]將天線陣列接收的數(shù)據(jù)輸入可編程延時模塊；
[0019]通過控制總線提供可編程延時模塊的延時控制編碼信號；
[0020]在可編程延時模塊內(nèi)通過與天線個數(shù)相同數(shù)目的可編程延時單元對每一輸入數(shù)據(jù)進(jìn)行延時；
[0021]可編程延時模塊輸出延時后的數(shù)據(jù)；以及
[0022]通過累加器對延時后的數(shù)據(jù)進(jìn)行累加形成波束輸出。
[0023]進(jìn)一步，更包含以下步驟:設(shè)置所述延時控制常數(shù)k依次遞增或遞減，控制所述可編程延時模塊將所述天線陣列的接收信號進(jìn)行依次遞增或遞減的延時。
[0024]進(jìn)一步，更包含以下步驟:設(shè)置常數(shù)k進(jìn)行周期性變化，實現(xiàn)數(shù)字波束的掃描過程。
[0025]進(jìn)一步，更包含以下步驟:改變可編程延時模塊與延時時間控制模塊的規(guī)模，從而控制波束掃描的規(guī)模。
[0026]由上述本發(fā)明的技術(shù)方案可知，與現(xiàn)有技術(shù)相比，本發(fā)明的數(shù)字波束形成裝置與方法，通過FPGA可編程延時電路(如縱向延時單元)精確地實現(xiàn)陣列信號的波形相移，延時時間誤差小，形成精度高，可實現(xiàn)納秒級延時，掃描速度快；而且無需大量的乘法器，運(yùn)算量小，設(shè)計成本低，適合工程應(yīng)用場合。
[0027]下面結(jié)合附圖對本發(fā)明作進(jìn)一步詳細(xì)描述。
【專利附圖】

【附圖說明】
[0028]圖1為基于FPGA可編程延時電路的數(shù)字波束形成裝置的原理結(jié)構(gòu)圖。
[0029]圖2為可編程延時模塊的原理示意圖。
[0030]圖3為可編程延時單元的原理示意圖。
[0031]圖4為在查找表單元中實現(xiàn)的二選一選擇器的原理示意圖。[0032]圖5為在查找表單元中實現(xiàn)的基本延時單元的原理示意圖。
[0033]圖6為查找表單元中實現(xiàn)的縱向延時單元的原理示意圖。
[0034]圖7為延時時間控制模塊的原理結(jié)構(gòu)圖。
[0035]圖8為基于FPGA可編程延時電路的數(shù)字波束形成原理圖。
【具體實施方式】
[0036]參考圖1-6所示，本發(fā)明的數(shù)字波束形成裝置通過FPGA可編程延時電路實現(xiàn)對天線信號的高精度延時，等效于波形對應(yīng)相移，將各路信號補(bǔ)償至波前對齊，以達(dá)到數(shù)字波束形成的目的。
[0037]如圖1所示，數(shù)字波束形成裝置包括可編程延時模塊、延時時間控制模塊以及累加器，所述延時時間控制模塊用于向所述可編程延時模塊提供延時控制編碼信號，所述可編程延時模塊與延時時間控制模塊通過控制總線連接，所述可編程延時模塊的輸入端輸入天線陣列所接收的數(shù)據(jù)，所述可編程延時模塊的輸出端與累加器的輸入端連接，所述累加器輸出累加后形成的數(shù)字波束。
[0038]如圖2所示可編程延時模塊的示范性示意圖，所述可編程延時模塊由多個可編程延時單元并聯(lián)而成，所述可編程延時單元的個數(shù)與所述天線陣列中天線的總數(shù)相同。
[0039]所述可編程延時模塊通過布局布線方式約束在FPGA內(nèi)部縱向相鄰的查找表單元中，通過FPGA內(nèi)部的資源(例如查找表單元和布線資源)實現(xiàn)，使延時精度可控。如圖3結(jié)合圖4、圖6所示，所述可編程延時單元由二選一選擇器和可編程延時單元依次串聯(lián)而成。
[0040]參考圖3-6所示，所述縱向延時單元由多個基本延時單元級聯(lián)而成。所述二選一選擇器的一個選擇輸入端接縱向延時單元的輸出端、且其另一個選擇輸入端與縱向延時單元的輸入端相連。
[0041]如圖4所示，所述可可編程延時單元中的二選一選擇器通過布局布線方式約束在所述FPGA內(nèi)部的一查找表單兀中，該查找表單兀的Al、A2端為信號輸入端，分別輸入需要延時的信號與不需要延時的信號，A3端為信號選擇控制端，通過控制A3的輸入使Al輸入的信號有效或A2輸入的信號有效，從查找表單元的O端輸出信號。
[0042]如圖5和圖6所示，所述可編程延時單元中的基本延時單元通過布局布線方式約束在在所述FPGA內(nèi)部的一查找表單兀中，該查找表單兀的A0、A1、A2端輸入為O,輸入信號從A3端輸入,經(jīng)過該查找表單兀后延時最小延時時間從查找表單兀的O端輸出信號。
[0043]不同型號的FPGA芯片,其系統(tǒng)延時的最小延時時間tQ不同，因此可根據(jù)延時的實際需要，可選擇適當(dāng)?shù)腇PGA芯片，從而實現(xiàn)不同的延時。
[0044]縱向延時單元由多個基本延時單元級聯(lián)而成，基本延時單元的個數(shù)與天線陣列中天線的總數(shù)相同。如圖6所示的示范性示意圖，信號從input端輸入可編程延時單元，從output端輸出，每經(jīng)過一個基本延時單元就會延時最小延時時間td,連續(xù)通過η個基本延時單元就會延時η個最小延時時間以最小延時時間h為Ins的FPGA為例，通過對η值的選擇，可分別實現(xiàn)對信號的多種需要的延時。
[0045]參考圖6所示，在縱向延時單元中級聯(lián)η個基本延時單元，整個縱向延時單元即可實現(xiàn)對應(yīng)的I^tci的延時時間，通過對η值的選擇，可分別實現(xiàn)對信號的多種需要的延時，例如lns、2ns、2ns、4ns、10ns、20ns、20ns、40ns等延時，延時對應(yīng)的時間。結(jié)合圖3所示，通過二選一選擇器的選通，可實現(xiàn)對信號是否延時的選擇，相應(yīng)地，例如若僅僅設(shè)定由2號二選一選擇器選擇縱向延時單元，而其他二選一選擇器則選擇信號直接通過，則信號從input輸入后經(jīng)過2號二選一選擇器對應(yīng)的縱向延時單元時，延時對應(yīng)的時間，即該縱向延時單元內(nèi)包含的基本延時單元的個數(shù)與最小延時時間tQ的乘積，然后從output輸出，實現(xiàn)相應(yīng)的時間延時。
[0046]如圖7所示，所述延時時間控制模塊由一組加法器和一組寄存器組成，所述加法器的個數(shù)與所述天線陣列中天線的總數(shù)相同，寄存器的位數(shù)與二選一選擇器的個數(shù)相同，使寄存器的每一位通過控制總線控制二選一選擇器。
[0047]參考圖7,第一個加法器的一個輸入端輸入常數(shù)O,另一個輸入端輸入常數(shù)2k_l ；第i個加法器的一個輸入端與前一個加法器的輸出端相連，其另一個輸入端輸入常數(shù)(2k_l) *2(η)' k為延時控制常數(shù)且為正整數(shù)，k與縱向延時單元個數(shù)的乘積小于等于二選一選擇器的個數(shù)正整數(shù)，其小于等于加法器的個數(shù)。
[0048]通過設(shè)置所述延時時間控制模塊中延時控制常數(shù)k依次遞增或遞減，可控制所述可編程延時模塊將所述天線陣列的接收信號進(jìn)行依次遞增或遞減的延時，經(jīng)過所述累加器的累加后形成數(shù)字波束。
[0049]令未延時的發(fā)射或接收信號為x(n)，其中n=l，2，…N。發(fā)射或波形等效于x*sin(0)，其中sinpktfc/d，其中c為光速，d為天線間距，Θ為天線掃描角度。轉(zhuǎn)換可得Atl=Sin ( Θ )*d/c, t0為前述的最小延時時間。延時時間控制模塊輸出控制編碼，通過控制總線控制可編程延時模塊內(nèi)部的二選一選擇器，使可編程延時模塊分別對第i個信號延時的延時時間。
[0050]例如，取延時控制常數(shù)k=l時，第一個加法器輸出到寄存器的二進(jìn)制數(shù)值為1，第二個加法器的二進(jìn)制輸出為1+10=11，第i個加法器的十進(jìn)制輸出為2^21-1…2°，對應(yīng)二進(jìn)制輸出有i位數(shù)值為1，控制縱向延時單元中的η個可編程延時單元進(jìn)行延時。每個寄存器依次對應(yīng)于每個天線接 收數(shù)據(jù)，使相鄰天線接收數(shù)據(jù)延時時間差固定為I個可編程延時單元能夠延時的時間，從而實現(xiàn)波束偏移。設(shè)每個可編程延時單元延時時間為tmit，此時天線掃描角度 Θ =arcsin (t—Jc/d)。
[0051]取k=3時，第一個加法器輸出到寄存器的二進(jìn)制數(shù)值為111，第二個加法器的二進(jìn)制輸出為111+111000=111111，第i個加法器的十進(jìn)制輸出為2^+2.^2°,對應(yīng)二進(jìn)制輸出有i*3位數(shù)值為1，控制縱向延時單元中的η個可編程延時單元進(jìn)行延時。k=3時相鄰天線接收數(shù)據(jù)延時時間差為3個可編程延時單元能夠延時的時間，設(shè)每個可編程延時單元延時時間為tmit,此時天線掃描角度Θ =arcsin (3*tmit*c/d)。
[0052]當(dāng)k增大時，天線掃描角度Θ逐漸增大；ik減小時，天線掃描角度Θ逐漸減??；當(dāng)延時控制常數(shù)k周期性變化時，即完成了數(shù)字波束掃描的過程。
[0053]在一些實施例中，可改變可編程延時模塊與延時時間控制模塊的規(guī)模，從而控制波束掃描的規(guī)模。
[0054]在另外的一些實施例中，所述延時時間控制模塊和累加器也可以通過FPGA內(nèi)部資源來實現(xiàn)，以實現(xiàn)FPGA內(nèi)部調(diào)用的高效性，減少外部干擾。
[0055]如圖8所示為基于FPGA可編程延時電路的數(shù)字波束形成方法的實現(xiàn)原理圖。該方法包括以下步驟:將天線陣列接收的數(shù)據(jù)輸入可編程延時模塊；通過控制總線提供可編程延時模塊的延時控制編碼信號；在可編程延時模塊內(nèi)通過與天線個數(shù)相同數(shù)目的可編程延時單元對每一輸入數(shù)據(jù)進(jìn)行延時；可編程延時模塊輸出延時后的數(shù)據(jù)；以及通過累加器對延時后的數(shù)據(jù)進(jìn)行累加形成波束輸出。
[0056]在進(jìn)一步的實施例中，天線陣列所接收的數(shù)據(jù)在進(jìn)入可編程延時模塊進(jìn)行延時處理前，還經(jīng)過一預(yù)處理步驟，對數(shù)據(jù)進(jìn)行采樣、濾波、放大等處理。
[0057]為實現(xiàn)波束掃描，可以設(shè)置所述延時控制常數(shù)k依次遞增或遞減，這樣控制所述可編程延時模塊將所述天線陣列的接收信號進(jìn)行依次遞增或遞減的延時。如前所述，當(dāng)k增大時，天線掃描角度Θ逐漸增大；當(dāng)k減小時，天線掃描角度Θ逐漸減?。蝗绻O(shè)置k進(jìn)行周期性變化，則可實現(xiàn)數(shù)字波束的掃描過程。
[0058]當(dāng)然，在一些實施例中，可改變可編程延時模塊與延時時間控制模塊的規(guī)模，也即增加或減少可編程延時單元的數(shù)量、加法器與寄存器組合的數(shù)量，從而控制波束掃描的規(guī)模。
【權(quán)利要求】
1.一種數(shù)字波束形成裝置，其特征在于，包括可編程延時模塊、延時時間控制模塊以及累加器，所述延時時間控制模塊用于向所述可編程延時模塊提供延時控制編碼信號，所述可編程延時模塊與延時時間控制模塊通過控制總線連接，所述可編程延時模塊的輸入端輸入天線陣列所接收的數(shù)據(jù)，所述可編程延時模塊的輸出端與累加器的輸入端連接，所述累加器輸出累加后形成的數(shù)字波束，其中: 所述可編程延時模塊由多個可編程延時單元并聯(lián)而成，所述可編程延時單元的個數(shù)與所述天線陣列中天線的總數(shù)相同，所述可編程延時單元由二選一選擇器和縱向延時單元依次串聯(lián)而成，所述縱向延時單元由多個基本延時單元級聯(lián)而成，所述二選一選擇器的一個選擇輸入端接縱向延時單元的輸出端、且其另一個選擇輸入端與縱向延時單元的輸入端相連； 所述延時時間控制模塊由一組加法器和一組寄存器組成，所述加法器的個數(shù)與所述天線陣列中天線的總數(shù)相同，寄存器的位數(shù)與二選一選擇器的個數(shù)相同，使寄存器的每一位通過控制總線控制二選一選擇器，其中:第一個加法器的一個輸入端輸入常數(shù)O，另一個輸入端輸入常數(shù)2k-l ;第i個加法器的一個輸入端與前一個加法器的輸出端相連，其另一個輸入端輸入常數(shù)為延時控制常數(shù)且為正整數(shù)，k與縱向延時單元個數(shù)的乘積小于等于二選一選擇器的個數(shù)； 所述可編程延時模塊通過布局布線方式約束在FPGA內(nèi)部縱向相鄰的查找表單元中，通過FPGA內(nèi)部資源實現(xiàn)，使延時精度可控。
2.根據(jù)權(quán)利要求1所述的數(shù)字波束形成裝置，其特征在于，所述二選一選擇器通過布局布線方式約束在所述FPGA內(nèi)部的一查找表單兀中，該查找表單兀的A1、A2端為信號輸入端，A3端為信號選擇控制端，通過控制A3的輸入使Al輸入的信號有效或A2輸入的信號有效，從查找表單元的O端輸出信號。
3.根據(jù)權(quán)利要求1所述的數(shù)字波束形成裝置，其特征在于，所述基本延時單元通過布局布線方式約束在在所述FPGA內(nèi)部的一查找表單兀中，該查找表單兀的A0、Al、A2端輸入為O,輸入信號從A3端輸入,經(jīng)過該查找表單兀后延時最小延時時間從查找表單兀的O端輸出信號。
4.根據(jù)權(quán)利要求1所述的數(shù)字波束形成裝置，其特征在于，通過設(shè)置所述延時控制常數(shù)k依次遞增或遞減，可控制所述可編程延時模塊將所述天線陣列的接收信號進(jìn)行依次遞增或遞減的延時，經(jīng)過所述累加器的累加后形成數(shù)字波束。
5.根據(jù)權(quán)利要求5所述的數(shù)字波束形成裝置，其特征在于，通過設(shè)置常數(shù)k進(jìn)行周期性變化，可實現(xiàn)數(shù)字波束的掃描過程。
6.根據(jù)權(quán)利要求1所述的數(shù)字波束形成裝置，其特征在于，所述延時時間控制模塊和累加器也通過所述FPGA內(nèi)部資源來實現(xiàn)，以提高FPGA內(nèi)部調(diào)用的效率。
7.根據(jù)權(quán)利要求1-6中任意一項所述的數(shù)字波束形成裝置實現(xiàn)的數(shù)字波束形成方法，其特征在于，包括以下步驟: 將天線陣列接收的數(shù)據(jù)輸入可編程延時模塊； 通過控制總線提供可編程延時模塊的延時控制編碼信號； 在可編程延時模塊內(nèi)通過與天線個數(shù)相同數(shù)目的可編程延時單元對每一輸入數(shù)據(jù)進(jìn)行延時；可編程延時模塊輸出延時后的數(shù)據(jù)；以及 通過累加器對延時后的數(shù)據(jù)進(jìn)行累加形成波束輸出。
8.根據(jù)權(quán)利要求7所述的數(shù)字波束形成方法，其特征在于，更包含以下步驟:設(shè)置所述延時控制常數(shù)k依次遞增或遞減，控制所述可編程延時模塊將所述天線陣列的接收信號進(jìn)行依次遞增或遞減的延時。
9.根據(jù)權(quán)利要求8所述的數(shù)字波束形成方法，其特征在于，更包含以下步驟:設(shè)置常數(shù)k進(jìn)行周期性變化，實現(xiàn)數(shù)字波束的掃描過程。
10.根據(jù)權(quán)利要求7所述的數(shù)字波束形成方法，其特征在于，更包含以下步驟:改變可編程延時模塊與延時時間控制 模塊的規(guī)模，從而控制波束掃描的規(guī)模。
【文檔編號】G01S7/02GK103543440SQ201310496340
【公開日】2014年1月29日 申請日期:2013年10月21日 優(yōu)先權(quán)日:2013年10月21日
【發(fā)明者】李洪濤, 趙恒 , 顧陳, 朱曉華, 陳恒明, 孫理 申請人:南京理工大學(xué)