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邏輯狀態(tài)捕捉電路的制作方法

文檔序號:6143752閱讀:192來源:國知局
專利名稱:邏輯狀態(tài)捕捉電路的制作方法
技術(shù)領(lǐng)域
本發(fā)明大體上涉及集成電路及處理系統(tǒng)的領(lǐng)域,且更明確地說,涉及零及一捕捉器 電路。
背景技術(shù)
例如蜂窩電話、膝上型計算機(jī)、個人數(shù)據(jù)助理(PDA)等的許多便攜式產(chǎn)品利用 執(zhí)行程序(例如通信及多媒體程序)的處理器。用于此類產(chǎn)品的處理系統(tǒng)包括用于處理 指令及數(shù)據(jù)的處理器復(fù)合體(processor complex)。此類便攜式產(chǎn)品、其它個人計算機(jī)等 的功能復(fù)雜性需要高性能處理器及存儲器。同時,便攜式產(chǎn)品具有呈電池形式的有限能 量源且以減少的功率電平來提供高性能電平以增加電池壽命?,F(xiàn)今開發(fā)的許多個人計算 機(jī)也經(jīng)設(shè)計成以低功率耗用來提供高性能以減少總能量消耗。
在處理器復(fù)合體內(nèi)部,隨著功能性、顯示器密度、存儲密度及對新通信及媒體壓縮 標(biāo)準(zhǔn)的支持增長,以增加的密度來使用存儲器元件、邏輯門及鎖存器。舉例來說,許多 處理器使用長執(zhí)行管線來實現(xiàn)十億赫茲時鐘速率。因為在每一管線級處鎖存大數(shù)據(jù)總線 及指令總線,所以執(zhí)行管線中的每一級需要很多個鎖存器。
用于移動裝置中的存儲器元件(例如,寄存器堆)需要高速度與低功率消耗兩者。 舉例來說,動態(tài)邏輯技術(shù)歸因于其速度優(yōu)點而在寄存器堆中用于讀取存取。動態(tài)電路使 用預(yù)充電及數(shù)據(jù)評估階段來確定輸出值。歸因于從動態(tài)邏輯元件所讀取的數(shù)據(jù)的動態(tài)暫 時性質(zhì),使用鎖存器來保持可用于動態(tài)讀取位線上的經(jīng)評估數(shù)據(jù)值。有利于在不使用時 鐘信號的情況下捕捉邏輯零值的保持鎖存器通常被稱為零捕捉器。舉例來說,標(biāo)準(zhǔn)鎖存 器可使用交叉耦合式反相器來執(zhí)行包括下列各項的以下功能捕捉邏輯電平、保持邏輯 電平,及將邏輯電平驅(qū)動到后續(xù)邏輯級。此標(biāo)準(zhǔn)鎖存器在試圖將經(jīng)保持邏輯電平轉(zhuǎn)變到 不同邏輯電平時可能使用過多功率。因為交叉耦合式反相器的輸出可驅(qū)動長連線或多個 負(fù)載,所以轉(zhuǎn)變功率耗用可能大得不可接受。

發(fā)明內(nèi)容
本發(fā)明認(rèn)識到,減少處理器復(fù)合體中的功率需求對便攜式應(yīng)用來說是很重要的且通常用于減少處理系統(tǒng)中的功率使用。還認(rèn)識到,需要設(shè)計電路以提供高性能及低功率。 為了所述目的,本發(fā)明的實施例陳述一種邏輯狀態(tài)捕捉器電路,其具有邏輯電路,所述 邏輯電路具有第一輸入、第二輸入及輸出。所述邏輯電路經(jīng)配置以響應(yīng)于耦合到第一輸 入的數(shù)據(jù)值的狀態(tài)改變,從而致使在輸出上產(chǎn)生數(shù)據(jù)值的代表值。第二輸入路徑接收數(shù) 據(jù)值的經(jīng)鎖存版本以在數(shù)據(jù)值已返回到其原始狀態(tài)之后將代表值保持于輸出上。鎖存元 件經(jīng)配置以通過鎖存數(shù)據(jù)值而響應(yīng)于數(shù)據(jù)值的狀態(tài)改變且將數(shù)據(jù)值的經(jīng)鎖存版本耦合 到第二輸入。當(dāng)數(shù)據(jù)值改變狀態(tài)時,通過數(shù)據(jù)值來啟用復(fù)位元件,且經(jīng)啟用復(fù)位元件經(jīng) 配置以通過復(fù)位鎖存元件而響應(yīng)于時鐘輸入的狀態(tài)改變。
另一實施例陳述一種用于捕捉邏輯狀態(tài)的方法。在預(yù)定義周期期間復(fù)位邏輯狀態(tài)捕 捉電路的鎖存元件。在一個邏輯級內(nèi),在邏輯狀態(tài)捕捉電路的輸出上驅(qū)動數(shù)據(jù)輸入信號 的狀態(tài)改變。鎖存元件響應(yīng)于數(shù)據(jù)輸入信號的狀態(tài)改變而鎖存數(shù)據(jù)輸入信號的邏輯狀 態(tài)。鎖存元件的輸出用以保持邏輯狀態(tài)捕捉電路的輸出的輸出狀態(tài)。
另一實施例陳述一種邏輯狀態(tài)捕捉電路,其具有邏輯電路,所述邏輯電路具有第一 輸入、第二輸入及輸出。邏輯電路經(jīng)配置以響應(yīng)于耦合到第一輸入的數(shù)據(jù)值的狀態(tài)改變, 從而致使在輸出上產(chǎn)生數(shù)據(jù)值的代表值。第二輸入接收數(shù)據(jù)值的經(jīng)鎖存版本以在數(shù)據(jù)值 已返回到其原始狀態(tài)之后將代表值保持于輸出上。鎖存元件經(jīng)配置以通過鎖存數(shù)據(jù)值而 響應(yīng)于數(shù)據(jù)值的狀態(tài)改變且將數(shù)據(jù)值的經(jīng)鎖存版本耦合到第二輸入。復(fù)位元件經(jīng)配置以 將鎖存元件保持于復(fù)位狀態(tài),直到時鐘改變狀態(tài),從而允許鎖存元件響應(yīng)于數(shù)據(jù)值的狀 態(tài)改變?yōu)橹埂?br> 下文更詳細(xì)地陳述組合高速邏輯狀態(tài)捕捉能力、保持功能性與功率節(jié)省特征的邏輯 狀態(tài)捕捉電路。
應(yīng)理解,對于所屬領(lǐng)域的技術(shù)人員來說,本發(fā)明的其它實施例將從以下詳細(xì)描述而 變得易于明了,在以下詳細(xì)描述中,以說明的方式來展示及描述本發(fā)明的各種實施例。 如將認(rèn)識到,本發(fā)明能夠具有其它及不同實施例且其若干細(xì)節(jié)能夠具有在各種其它方面 的修改,所述實施例及修改均不脫離本發(fā)明。因此,本質(zhì)上應(yīng)認(rèn)為附圖及詳細(xì)描述為說 明性的而非限制性的。


圖l說明無線通信系統(tǒng);
圖2為零捕捉器電路的第一實施例的電路圖; 圖3為零捕捉器電路的第二實施例的電路圖;圖4為說明圖3的零捕捉器電路的操作中的第一時序事件序列的時序圖; 圖5為說明圖3的零捕捉器電路的操作中的第二時序事件序列的時序圖; 圖6說明在圖3的零捕捉器電路中捕捉零時的示范性時序事件序列; 圖7A為零捕捉器電路的第三實施例的電路圖7B為用以為圖7A的零捕捉器電路提供時鐘的示范性時鐘電路;
圖8說明支持圖7A的零捕捉器電路及圖7B的時鐘電路的操作的時序圖;
圖9為一捕捉器電路的第一實施例的電路圖;及
圖IO為一捕捉器電路的第二實施例的電路圖。
具體實施例方式
希望下文結(jié)合附圖而闡述的詳細(xì)描述作為本發(fā)明的各種示范性實施例的描述,且不 希望表示可實踐本發(fā)明的僅有實施例。詳細(xì)描述包括出于提供對本發(fā)明的徹底理解的目 的的特定細(xì)節(jié)。然而,對于所屬領(lǐng)域的技術(shù)人員來說將顯而易見,可在無這些特定細(xì)節(jié) 的情況下實踐本發(fā)明。在某些實例中,以框圖形式來展示眾所周知的結(jié)構(gòu)及組件,以便 避免使本發(fā)明的概念模糊。
圖1說明可有利地使用本發(fā)明的實施例的示范性無線通信系統(tǒng)100。出于說明的目 的,圖1展示三個遠(yuǎn)程單元120、 130及150以及兩個基站140。將認(rèn)識到, 一般無線通 信系統(tǒng)可具有更多遠(yuǎn)程單元及基站。遠(yuǎn)程單元120、 130及150包括硬件組件、軟件組 件或硬件組件與軟件組件兩者(如分別由組件125A、 125C及125B所表示),其適于如 下文進(jìn)一步所論述來體現(xiàn)本發(fā)明。圖1展示從基站140到遠(yuǎn)程單元120、 130及150的 前向鏈路信號180,及從遠(yuǎn)程單元120、 130及150到基站140的反向鏈路信號190。
在圖1中,遠(yuǎn)程單元120被展示為移動電話,遠(yuǎn)程單元130被展示為便攜式計算機(jī), 且遠(yuǎn)程單元150被展示為無線本地環(huán)路系統(tǒng)中的固定位置遠(yuǎn)程單元。以實例的方式,遠(yuǎn) 程單元或者可為蜂窩電話、尋呼機(jī)、對講機(jī)、手持式個人通信系統(tǒng)(PCS)單元、例如 個人數(shù)據(jù)助理的便攜式數(shù)據(jù)單元,或例如儀表讀取設(shè)備的固定位置數(shù)據(jù)單元。雖然圖1 說明根據(jù)本發(fā)明的教示的遠(yuǎn)程單元,但本發(fā)明不限于這些示范性說明單元。本發(fā)明的實 施例可合適地用于具有動態(tài)邏輯的任何裝置中,例如,管線式處理器及其支持外圍裝置。
圖2為零捕捉器電路200的第一實施例的電路圖。示范性零捕捉器電路200由數(shù)據(jù) 輸出級204、鎖存元件206及復(fù)位元件208組成。數(shù)據(jù)輸出級204與鎖存元件206耦合, 鎖存元件206進(jìn)一步與復(fù)位元件208耦合。零捕捉器電路200經(jīng)設(shè)計以用于捕捉數(shù)據(jù)輸 入信號210的高到低轉(zhuǎn)變且提供經(jīng)由數(shù)據(jù)輸出級204到數(shù)據(jù)輸出信號212的快速信號路徑,而不管時鐘信號230的狀態(tài)。數(shù)據(jù)輸出級204有利地使用單一邏輯門元件(例如, 邏輯NAND門214),其可相對于各種因素(例如,到下一邏輯級的性能及扇出負(fù)載) 而經(jīng)有利地設(shè)計。應(yīng)了解,視下一邏輯級的要求而定,可利用其它邏輯功能(例如,AND 門)來實施邏輯NAND門214。鎖存元件206包含以交叉耦合式鎖存器布置的三態(tài)反相 器216及反相器218。經(jīng)由使用反相器220及晶體管222來控制交叉耦合式反相器216 及218以由于數(shù)據(jù)輸入信號210上的高到低轉(zhuǎn)變而保持零值。交叉耦合式反相器216及 218不直接驅(qū)動零捕捉器電路200的數(shù)據(jù)輸出信號212且可相對于各種因素(例如,狀 態(tài)改變事件時序、裝置性能,及裝置物理實施尺寸)而經(jīng)有利地設(shè)計。復(fù)位元件208包 含兩個串聯(lián)耦合的晶體管224及226,其分別響應(yīng)于由緩沖器裝置228所緩沖的數(shù)據(jù)輸 入信號210及響應(yīng)于時鐘信號230。復(fù)位元件208還與零捕捉器電路200的輸出驅(qū)動級 分離且可相對于各種因素(例如,狀態(tài)改變事件時序、裝置性能、功率,及裝置物理實 施尺寸)而經(jīng)有利地設(shè)計。
在操作中,數(shù)據(jù)輸入信號210通常處于高電平值,其在數(shù)據(jù)評估周期期間可從高電 平值轉(zhuǎn)變到低電平值且接著返回到高電平值。此脈沖指示數(shù)據(jù)輸入信號210上的零的存 在。假定,最初,在數(shù)據(jù)評估周期開始之前,數(shù)據(jù)輸出信號212處于低電平,此暗示到 NAND門214的兩個輸入(數(shù)據(jù)輸入信號210及數(shù)據(jù)H信號232)處于高電平。當(dāng)數(shù)據(jù) 輸入信號210進(jìn)行高電平到低電平轉(zhuǎn)變時,NAND門214輸出的數(shù)據(jù)輸出信號212轉(zhuǎn)變 到高電平值。從數(shù)據(jù)輸入信號210改變狀態(tài)到數(shù)據(jù)輸出信號212改變狀態(tài)的延遲是歸因 于NAND門214的延遲及數(shù)據(jù)輸出信號212上的負(fù)載。舉例來說,可使用65納米(nm) 技術(shù)來實施零捕捉器電路200,且在此技術(shù)中,NAND門可具有在為40到70皮秒(ps) 的范圍內(nèi)的延遲,從而驅(qū)動四個負(fù)載的平均扇出。數(shù)據(jù)輸出級204表示用以將零值提供 到數(shù)據(jù)輸出信號212的快速路徑。
數(shù)據(jù)輸入信號210轉(zhuǎn)變到零歷時短持續(xù)時間脈沖,且必須將數(shù)據(jù)鎖存歷時較長時間 周期,以用于使后續(xù)級中的邏輯適當(dāng)?shù)仨憫?yīng)于輸入值。鎖存元件206提供保持功能以保 持?jǐn)?shù)據(jù)輸出信號212的狀態(tài)。當(dāng)數(shù)據(jù)輸入信號210處于低電平時,反相器220以將晶體 管222驅(qū)動為"接通"來響應(yīng),此導(dǎo)致數(shù)據(jù)H信號232為低值。又,數(shù)據(jù)輸入信號210 的低值控制三態(tài)啟用輸入234,其將三態(tài)反相器216置于高阻抗輸出狀態(tài)。此高阻抗?fàn)?態(tài)允許在進(jìn)行轉(zhuǎn)變時在具有最小功率耗用的情況下,通過晶體管222將三態(tài)反相器216 的輸出容易地驅(qū)動到低值。數(shù)據(jù)H信號232上的低電平致使反相器218的輸出(數(shù)據(jù)L 信號236)轉(zhuǎn)變到高電平。在短周期之后,數(shù)據(jù)輸入信號210轉(zhuǎn)變回到高電平,以重新 啟用三態(tài)反相器216。三態(tài)反相器216響應(yīng)于處于高電平的數(shù)據(jù)L信號236,將低電平維持于其輸出數(shù)據(jù)H信號232上,因此這將零鎖存于鎖存元件206中,且將零保持于到 NAND門214的輸入上。因此保持?jǐn)?shù)據(jù)輸出信號212,直到在數(shù)據(jù)輸入信號210已返回 到其初始電平之后數(shù)據(jù)輸入與時鐘兩者均為"一"時的下一時間為止。
為了允許零捕捉器響應(yīng)于下一數(shù)據(jù)輸入信號210值,在如由時鐘信號230所控制的 預(yù)定義周期期間,啟用復(fù)位元件208。在數(shù)據(jù)輸入信號210處于高電平的情況下,緩沖 器裝置228將晶體管224驅(qū)動為接通,且當(dāng)時鐘信號230轉(zhuǎn)變到高電平時,晶體管226 接通,從而導(dǎo)致數(shù)據(jù)L信號236為低電平。交叉耦合式反相器216及218轉(zhuǎn)變以保持一 電平,從而啟用NAND門214,以遵循數(shù)據(jù)輸入信號210上的下一值。
圖3為零捕捉器電路300的第二實施例的電路圖。示范性零捕捉器電路300由數(shù)據(jù) 輸出級304、鎖存元件306及復(fù)位元件308組成。數(shù)據(jù)輸出級304與鎖存元件306耦合 且進(jìn)一步與復(fù)位元件308耦合。零捕捉器電路300經(jīng)設(shè)計以用于捕捉數(shù)據(jù)輸入信號310 的高到低轉(zhuǎn)變,且提供經(jīng)由數(shù)據(jù)輸出級304到數(shù)據(jù)輸出信號312的快速信號路徑。數(shù)據(jù) 輸出級304有利地使用單一邏輯門元件(例如,邏輯NAND門314),其可相對于各種 因素(例如,到下一邏輯級的性能及扇出負(fù)載)而經(jīng)有利地設(shè)計。應(yīng)了解,視下一邏輯 級的要求而定,可利用其它邏輯功能(例如,AND門)來實施邏輯NAND門314。鎖 存元件306包含以交叉耦合式鎖存布置的兩輸入NOR門316及反相器318。經(jīng)由使用反 相器320來控制由NOR門316及反相器318所表示的交叉耦合式鎖存器以歸因于數(shù)據(jù) 輸入信號310上的高到低轉(zhuǎn)變而保持零值。因為NOR門316、反相器318或反相器320 不直接驅(qū)動數(shù)據(jù)輸出信號312,所以其可相對于各種因素(例如,狀態(tài)改變事件時序、 裝置性能,及裝置物理實施尺寸)而經(jīng)有利地設(shè)計。復(fù)位元件308包含兩個串聯(lián)耦合的 晶體管324及326,其分別響應(yīng)于由反相器320及328所緩沖的數(shù)據(jù)輸入信號310及響 應(yīng)于時鐘信號330。復(fù)位元件308還與零捕捉器電路300的輸出驅(qū)動級分離,且可相對 于各種因素(例如,狀態(tài)改變事件時序、裝置性能,及裝置物理實施尺寸)而經(jīng)有利地 設(shè)計。
通過具有作為圖3的零捕捉器電路300的單獨元件的數(shù)據(jù)輸出級304、鎖存元件306 及復(fù)位元件308,可在不影響零捕捉器電路300的性能的情況下有利地設(shè)計零捕捉器電 路300的個別裝置的物理尺寸以用于其既定功能。舉例來說,數(shù)據(jù)輸出級304由NAND 門314組成,NAND門314根據(jù)數(shù)據(jù)輸出信號312扇出及性能要求而被定尺寸。作為參 考點,可在低功率65 nm CMOS技術(shù)中基于4個標(biāo)準(zhǔn)邏輯負(fù)載的扇出及相對較短的連線 長度而對NAND門314進(jìn)行定尺寸。進(jìn)一步假定,需要高性能,其中零捕捉器電路以正 確操作來響應(yīng)于(作為實例)為150皮秒的數(shù)據(jù)輸入信號310最小脈沖寬度。進(jìn)一步假
9定,位于鎖存元件306及復(fù)位元件308內(nèi)的裝置彼此極接近地放置,且數(shù)據(jù)輸出級304、鎖存元件306及復(fù)位元件308緊密地定位在一起。
因為鎖存元件306的NOR門316、反相器318或反相器320均不直接驅(qū)動數(shù)據(jù)輸出信號312,所以可根據(jù)其提供的鎖存功能而對裝置進(jìn)行定尺寸。在參考點實例中,可相對于NAND門314的尺寸而對NOR門316、反相器318及反相器320進(jìn)行定尺寸。舉例來說,NOR門316、反相器318及反相器320可分別為NAND門314的尺寸的大約0.2x、 0.1x及0.1x且提供正確鎖存功能。以類似方式,可根據(jù)復(fù)位元件308的功能而對單獨的復(fù)位元件308進(jìn)行定尺寸。舉例來說,因為晶體管324在復(fù)位操作期間將"抵抗"反相器318的輸出,所以將晶體管324定尺寸為反相器318的尺寸的大約三倍(3x)或NAND門314的尺寸的大約0.3x。驅(qū)動晶體管324的反相器328不需要如此大且可為反相器318的尺寸的一半(0.5x)或NAND門314的尺寸的大約0.05x。將晶體管326定尺寸成與晶體管324相同以提供相同載流容量。作為實例而提供這些相對裝置尺寸以指示可通過將零捕捉器電路的功能分離成數(shù)據(jù)輸出級、鎖存元件及復(fù)位元件(例如,零捕捉器電路300)而實現(xiàn)的有利設(shè)計尺寸。還應(yīng)注意,此類物理設(shè)計改進(jìn)進(jìn)一步增強(qiáng)零捕捉器的性能且減少其功率利用率。
下文分別關(guān)于圖4及圖5以及時序圖400及500來詳細(xì)地描述零捕捉器電路300的其它操作細(xì)節(jié)。時序圖400及500中的信號時序事件的描述包括圖3中的電路元件的參考數(shù)字且包括以200皮秒(ps)或0.2納秒(ns)間隔的時間參考標(biāo)記。 一旦信號轉(zhuǎn)變越過了在實施技術(shù)中使用的裝置的邏輯閾值,則認(rèn)為時序事件開始。所展示的組件的代表時序及響應(yīng)時間為高性能實施技術(shù)的示范。
以圖4的時序圖400開始,說明圖3的零捕捉器電路300的操作中的第一事件序列。在時間0.0,時鐘信號330及數(shù)據(jù)H信號332處于低信號值,且數(shù)據(jù)輸入信號310、數(shù)據(jù)L信號336及數(shù)據(jù)輸出信號312處于高電平。在時序事件404處,時鐘信號330已轉(zhuǎn)變到高電平,從而致使將數(shù)據(jù)L信號336向下驅(qū)動到低電平。數(shù)據(jù)L信號336的狀態(tài)改變是歸因于晶體管324已經(jīng)接通且時鐘信號330將晶體管326驅(qū)動為"接通"。在時序事件406處,數(shù)據(jù)L信號336己轉(zhuǎn)變到低電平,從而致使將數(shù)據(jù)H信號332驅(qū)動到高電平,因為到NOR門316的兩個輸入將為低。在時序事件408處,將數(shù)據(jù)輸出信號312驅(qū)動到低電平,因為到NAND門314的兩個輸入均處于高電平。
在時序事件410處,數(shù)據(jù)輸入信號310將狀態(tài)改變到低電平,從而致使數(shù)據(jù)輸出信號312轉(zhuǎn)變到高電平。在時序事件412處,數(shù)據(jù)輸入信號310的狀態(tài)改變致使數(shù)據(jù)H信號332轉(zhuǎn)變到低電平。在時序事件414處,數(shù)據(jù)H信號332的狀態(tài)改變致使數(shù)據(jù)L信號
10336轉(zhuǎn)變到高電平,此有利地將數(shù)據(jù)輸入信號310的零值鎖存于鎖存元件306中。數(shù)據(jù)輸出信號312保持于經(jīng)鎖存零值(歸因于NAND門314而反相),即使在數(shù)據(jù)輸入信號310返回到高電平(如圖4中以l.O納秒標(biāo)記所說明)時也如此。
在時序事件416處,時鐘信號330轉(zhuǎn)變到高電平,從而致使數(shù)據(jù)L信號336轉(zhuǎn)變到低電平。在時序事件418處,數(shù)據(jù)L信號336已轉(zhuǎn)變到低電平,從而致使將數(shù)據(jù)H信號332驅(qū)動到高電平,因為到NOR門316的兩個輸入將為低。在時序事件420處,將數(shù)據(jù)輸出信號312驅(qū)動到低電平,因為到NAND門314的兩個輸入均處于高電平。在時鐘信號330返回到低電平的情況下,完成對交叉耦合式反相器的復(fù)位且使零捕捉器電路300準(zhǔn)備捕捉數(shù)據(jù)輸入信號310的下一個零狀態(tài)。
應(yīng)注意,數(shù)據(jù)輸出信號312具有脈沖,所述脈沖從來自時序事件408的數(shù)據(jù)輸出信號312的下降沿開始到時序事件410的數(shù)據(jù)輸出信號312的上升沿,這歸因于復(fù)位及數(shù)據(jù)輸入信號處的隨后高到低轉(zhuǎn)變的影響。應(yīng)進(jìn)一步注意,如圖5所說明,可通過控制時鐘信號330而有利地最小化或避免數(shù)據(jù)輸出信號312的此脈沖。
圖5為說明圖3的零捕捉器電路300的操作中的第二時序事件序列的時序圖。以與圖4的時序圖的描述類似的方式,時序圖500中的信號時序事件的描述包括對圖3中的電路元件的參考數(shù)字。
在時間O.O,時鐘信號330及數(shù)據(jù)H信號332處于低信號值,且數(shù)據(jù)輸入信號310、數(shù)據(jù)L信號336及數(shù)據(jù)輸出信號312處于高電平。歸因于單獨的鎖存元件306與復(fù)位元件308,可延遲時鐘信號330以最小化或避免數(shù)據(jù)輸出信號312在圖4中的時序事件408與410之間發(fā)生的轉(zhuǎn)變??刂茣r鐘信號330以緊密地匹配數(shù)據(jù)輸入信號310的狀態(tài)改變的時序。在時序事件504處,時鐘信號330已轉(zhuǎn)變到高電平,從而致使將數(shù)據(jù)L信號336向下驅(qū)動到低電平。數(shù)據(jù)L信號336的狀態(tài)改變是歸因于晶體管324已經(jīng)接通且時鐘信號330將晶體管326驅(qū)動為接通。在時序事件506處,數(shù)據(jù)L信號336已轉(zhuǎn)變到低電平,從而致使數(shù)據(jù)H信號332開始被驅(qū)動到高電平,因為到NOR門316的兩個輸入將為低。在時序事件512 (其在時序事件506之后的不久歸因于經(jīng)延遲時鐘與數(shù)據(jù)輸入信號之間的經(jīng)最優(yōu)化時序而發(fā)生)處,數(shù)據(jù)輸入信號310的狀態(tài)改變致使數(shù)據(jù)H信號332轉(zhuǎn)變回到低電平。在時序事件514處,數(shù)據(jù)輸入信號310的狀態(tài)改變致使數(shù)據(jù)L信號336轉(zhuǎn)變到高電平,此有利地將數(shù)據(jù)輸入信號310的零值鎖存于鎖存元件306中。數(shù)據(jù)輸出信號312保持于經(jīng)鎖存零值(歸因于NAND門314而反相),即使在數(shù)據(jù)輸入信號310返回到高電平(如圖5中以l.O納秒標(biāo)記所說明)時也如此。應(yīng)注意,在此復(fù)位周期期間歸因于經(jīng)延遲時鐘信號330而不發(fā)生數(shù)據(jù)輸出信號312的轉(zhuǎn)變。所述轉(zhuǎn)變減少節(jié)省了具有多個零捕捉器電路的系統(tǒng)中的功率。應(yīng)了解,電路分析技術(shù)用以確保用于特定實施方案的最佳狀況到最壞狀況時序情境內(nèi)的正確操作。
在時序事件516處繼續(xù),時鐘信號330轉(zhuǎn)變到高電平,從而致使數(shù)據(jù)L信號336轉(zhuǎn)變到低電平。在時序事件518處,數(shù)據(jù)L信號336已轉(zhuǎn)變到低電平,從而致使將數(shù)據(jù)H信號332驅(qū)動到高電平,因為到NOR門316的兩個輸入將為低。在時序事件520處,將數(shù)據(jù)輸出信號312驅(qū)動到低電平,因為到NAND門314的兩個輸入均處于高電平。在時鐘信號330返回到低電平的情況下,完成復(fù)位周期且使零捕捉器電路300準(zhǔn)備捕捉數(shù)據(jù)輸入信號310的下一個零狀態(tài)。
圖3的零捕捉器電路300具有作為兩個輸入信號的數(shù)據(jù)輸入信號310及時鐘信號330以及作為單一輸出信號的數(shù)據(jù)輸出信號312。當(dāng)在兩個輸入中的任一者上發(fā)生轉(zhuǎn)變時,跟隨確定零捕捉器電路的操作的時序事件序列。圖6說明圖3的零捕捉器電路300中捕捉零時的示范性時序事件序列。應(yīng)了解,信號關(guān)于系統(tǒng)中的其它信號的時序及信號從一個狀態(tài)到另一狀態(tài)的轉(zhuǎn)變所花費的時間可視實施技術(shù)及特定設(shè)計(其中信號將具有變化數(shù)目的扇出及連線長度)而變化。在實施技術(shù)及設(shè)計的容許度及規(guī)定內(nèi),可計及此類變化且此類變化不排除零捕捉器電路的各種實施例的正確操作。
數(shù)據(jù)輸入信號310的初始狀態(tài)為高且時鐘信號330的初始狀態(tài)為低。又,適當(dāng)?shù)匮舆t時鐘信號330以緊密地匹配數(shù)據(jù)輸入信號310上的轉(zhuǎn)變的時序,其中時鐘信號330的轉(zhuǎn)變在數(shù)據(jù)輸入信號310的轉(zhuǎn)變之前發(fā)生。應(yīng)注意,時鐘信號330轉(zhuǎn)變(例如,轉(zhuǎn)變522)通常在評估數(shù)據(jù)輸入信號310之前發(fā)生以確保復(fù)位鎖存元件306。此時序序列允許鎖存元件306在需要時根據(jù)數(shù)據(jù)輸入信號310的狀態(tài)而改變狀態(tài)。將在零捕捉器電路中捕捉數(shù)據(jù)輸入信號310上的高到低轉(zhuǎn)變(無用以復(fù)位鎖存元件306的先前時鐘信號轉(zhuǎn)變)。如果數(shù)據(jù)輸入信號310在無用以復(fù)位鎖存元件306的先前時鐘信號轉(zhuǎn)變的情況下在評估時間維持一電平,則在零捕捉器電路先前保持零的情況下將不會在零捕捉器電路中捕捉一電平。
圖6說明在正常操作下的示范性時序事件序列,其中時鐘信號在數(shù)據(jù)評估周期之前。一旦信號轉(zhuǎn)變使用于實施技術(shù)中的裝置的邏輯閾值交叉,則認(rèn)為時序事件開始。在框602處,進(jìn)行時鐘信號330是否進(jìn)行轉(zhuǎn)變(例如,在此狀況下為上升轉(zhuǎn)變)的確定。如果未發(fā)生時鐘信號330的轉(zhuǎn)變,則零捕捉器電路300保持于穩(wěn)定狀態(tài)且等待時鐘信號330的轉(zhuǎn)變。如果發(fā)生時鐘信號330的轉(zhuǎn)變,則過程600進(jìn)行到框604。在框604處,操作復(fù)位元件308以將鎖存元件數(shù)據(jù)L信號336驅(qū)動為低???04與時序事件504及516相當(dāng)。在框606處,鎖存元件306開始將數(shù)據(jù)H信號332驅(qū)動為高???06與時序事件506及
12518相當(dāng)。
在框608處,進(jìn)行數(shù)據(jù)輸入信號310是否在時鐘信號轉(zhuǎn)變之后進(jìn)行下降轉(zhuǎn)變的確定。如果進(jìn)行下降轉(zhuǎn)變,則過程600進(jìn)行到框610及612。在框610處,將數(shù)據(jù)輸出信號312驅(qū)動為高,從而指示零。在框612處,將數(shù)據(jù)H信號332驅(qū)動為低。框612與時序事件512相當(dāng)。以此方式,避免數(shù)據(jù)輸出信號312的轉(zhuǎn)變(例如,與圖4的時序事件408及410相關(guān)聯(lián)),從而節(jié)省功率。在框614處,將數(shù)據(jù)L信號336驅(qū)動為高???14與時序事件514相當(dāng)。在框616處,達(dá)到穩(wěn)定狀態(tài),其中鎖存元件306保持零且數(shù)據(jù)輸出信號312處于高電平。如上文所指示,歸因于NAND門314的使用,數(shù)據(jù)輸出信號312上的高電平指示零。
返回到框608,如果數(shù)據(jù)輸入信號310在時鐘信號轉(zhuǎn)變之后未進(jìn)行零轉(zhuǎn)變,則過程600進(jìn)行到框618。在框618處,將數(shù)據(jù)輸出信號312驅(qū)動為低???18與時序事件520相當(dāng)。在框620處,達(dá)到穩(wěn)定狀態(tài),其中鎖存元件306保持一,且數(shù)據(jù)輸出信號312處于低電平。如先前所指示,歸因于NAND門314的使用,低電平指示一。
如果可控制數(shù)據(jù)輸入信號310與時鐘330的時序關(guān)系,則零捕捉器電路的另一實施例可用以提供改進(jìn)的面積及功率節(jié)省,如下文關(guān)于圖7A及圖7B所描述。圖7A為零捕捉器電路700的第三實施例的電路圖。零捕捉器電路700具有數(shù)據(jù)輸出級704、鎖存元件706及復(fù)位元件708。除了不需要使用反相器(例如,反相器328)或晶體管(例如,晶體管324)的復(fù)位元件708以外,零捕捉器700類似于圖3的零捕捉器電路300。數(shù)據(jù)輸出級704及鎖存元件706以與圖3的數(shù)據(jù)輸出級304及鎖存元件306的操作類似的方式操作。
圖7B為用以為圖7A的零捕捉器電路提供時鐘的示范性時鐘電路750。時鐘電路750控制數(shù)據(jù)輸入信號710與時鐘730之間的時序關(guān)系。舉例來說,為了控制時序關(guān)系,時鐘電路750使用第一延遲緩沖器752、第二延遲緩沖器754及AND門756。第一延遲緩沖器752相對于數(shù)據(jù)輸入信號710而控制時鐘730的到達(dá)時間,且第二延遲緩沖器754減少時鐘730的脈沖寬度。選擇第一延遲緩沖器752及第二延遲緩沖器754的延遲值,以產(chǎn)生可保證成功地對節(jié)點736進(jìn)行復(fù)位的時鐘730,而同時通過延遲鎖存元件706的復(fù)位來減少數(shù)據(jù)L信號736的脈沖寬度。舉例來說,可由時鐘電路750來控制圖5的時序事件506與514之間所指示的脈沖寬度。通過控制此脈沖寬度,最小化或消除了在數(shù)據(jù)輸出信號712上產(chǎn)生假信號(glitch)的可能性。通過小心地控制時序關(guān)系,還可減少可能在數(shù)據(jù)輸出信號712上發(fā)生的任何假信號的脈沖寬度。
圖8說明支持圖7A的零捕捉器電路及圖7B的時鐘電路的操作的時序圖800。相對于內(nèi)部經(jīng)反相數(shù)據(jù)輸入信號721及數(shù)據(jù)L信號736來展示數(shù)據(jù)輸入信號710與時鐘730 之間的時序關(guān)系。假定圖7A及圖7B的電路響應(yīng)于處于比接地電平高20%或供應(yīng)電壓 電平的20%的輸入信號。舉例來說,對于1.0伏的供應(yīng)電壓,將認(rèn)為"O"值為小于或等 于0.2伏的任何值,且將認(rèn)為"1"值為大于或等于0.8伏的任何值。視技術(shù)而定,可使 用不同供應(yīng)電壓,且還可使用不同于20%的響應(yīng)容許度。對于時序圖800,假定l伏的 供應(yīng)電壓。
在圖8中,數(shù)據(jù)輸入信號710在時間802到達(dá)。響應(yīng)于數(shù)據(jù)輸入信號710的到達(dá), 在時序事件804處產(chǎn)生經(jīng)反相數(shù)據(jù)輸入信號721。在時序事件806處,數(shù)據(jù)L信號736 以上升沿來響應(yīng)。控制時鐘730,使得時鐘730的下降沿在數(shù)據(jù)L信號736的上升沿之 前的時間延遲周期808內(nèi)發(fā)生以停用晶體管726,從而允許鎖存元件706捕捉零。舉例 來說,對于時間延遲周期808,可使用用于低功率65nmCMOS技術(shù)的40皮秒。此時序 規(guī)定視裝置的操作角而定且可被認(rèn)為提供正確操作的值范圍。舉例來說,當(dāng)裝置在主要 操作角處操作時,規(guī)定40 ps的時間延遲周期808以足以確保正確操作。
在圖8中,數(shù)據(jù)輸入信號710在時間810返回到"1"值。在時序事件812處,經(jīng) 反相數(shù)據(jù)輸入信號721響應(yīng)于數(shù)據(jù)輸入信號710的狀態(tài)改變而改變狀態(tài)。接著控制時鐘 信號以在大于或等于時間規(guī)定814的時間規(guī)定返回到"1"值。舉例來說,對于時間規(guī) 定814,可使用用于低功率65nmCMOS技術(shù)的40皮秒。在時序事件816處,響應(yīng)于時 鐘730的狀態(tài)改變,通過晶體管726而將數(shù)據(jù)L信號736驅(qū)動到"0"電平。應(yīng)注意, 通過改變第二延遲緩沖器754的延遲,可改變時鐘730的脈沖寬度,從而延遲時鐘信號 的上升沿。應(yīng)注意,時鐘730及其它信號的上升及下降沿可隨著電壓、處理技術(shù)及例如 信號負(fù)載的其它因素而變化。通過以特定技術(shù)來評估實施方案(例如,通過使用模擬電 路模擬技術(shù)),可通過使用時鐘電路750等來控制上升及下降沿時序、裝置延遲及時鐘 的脈沖寬度。
圖9為一捕捉器電路900的第一實施例的電路圖。示范性一捕捉器電路卯0由數(shù)據(jù) 輸出級904、鎖存元件卯6及復(fù)位元件908組成。數(shù)據(jù)輸出級卯4與鎖存元件906耦合 且進(jìn)一步與復(fù)位元件908耦合。 一捕捉器電路900經(jīng)設(shè)計以用于捕捉數(shù)據(jù)輸入信號910 的低到高轉(zhuǎn)變且提供經(jīng)由數(shù)據(jù)輸出級904到數(shù)據(jù)輸出信號912的快速信號路徑。數(shù)據(jù)輸 出級904有利地使用單一邏輯門元件(例如,邏輯NOR門914),其可相對于各種因素 (例如,到下一邏輯級的性能及扇出負(fù)載)而經(jīng)有利地設(shè)計。應(yīng)了解,視下一邏輯級的 要求而定,可利用其它邏輯功能(例如,或門)來實施邏輯NOR門914。鎖存元件卯6 包含以交叉耦合式鎖存布置的三態(tài)反相器916及反相器918。經(jīng)由使用反相器920及928以及晶體管922來控制交叉耦合式反相器916及918以歸因于數(shù)據(jù)輸入信號910上的低 到高轉(zhuǎn)變而保持一值。交叉耦合式反相器916及918不直接驅(qū)動一捕捉器電路900的數(shù) 據(jù)輸出信號912且可相對于各種因素(例如,狀態(tài)改變事件的時序、裝置性能,及裝置 物理實施尺寸)而經(jīng)有利地設(shè)計。復(fù)位元件卯8包含兩個串聯(lián)耦合的晶體管924及926, 其分別響應(yīng)于由反相器928所緩沖的數(shù)據(jù)輸入信號910及響應(yīng)于時鐘信號930。復(fù)位元 件卯8還與一捕捉器電路900的輸出驅(qū)動級分離且可相對于各種因素(例如,狀態(tài)改變 事件的時序、裝置性能,及裝置物理實施尺寸)而經(jīng)有利地設(shè)計。
在操作中,數(shù)據(jù)輸入信號910通常處于低電平值,其在數(shù)據(jù)評估周期期間可從低電 平值轉(zhuǎn)變到高電平值且接著返回到低電平值。此脈沖指示數(shù)據(jù)輸入信號910上的一的存 在。假定,最初,在數(shù)據(jù)評估周期開始之前,數(shù)據(jù)輸出信號912處于高電平,此暗示到 NOR門914的兩個輸入(數(shù)據(jù)輸入信號910及數(shù)據(jù)L信號936)處于低電平。當(dāng)數(shù)據(jù)輸 入信號910進(jìn)行低電平到高電平轉(zhuǎn)變時,NOR門914輸出數(shù)據(jù)輸出信號912轉(zhuǎn)變到低電 平值。從數(shù)據(jù)輸入信號910改變狀態(tài)到數(shù)據(jù)輸出信號912改變狀態(tài)的延遲是歸因于NOR 門914的延遲及數(shù)據(jù)輸出信號912上的負(fù)載。舉例來說,可使用90納米(nm)技術(shù)來 實施一捕捉器電路900,且在此技術(shù)中,NOR門可具有在為20到40皮秒(ps)的范圍 內(nèi)的延遲,從而驅(qū)動四個負(fù)載的平均扇出。數(shù)據(jù)輸出級904表示用以將一值提供到數(shù)據(jù) 輸出信號912的快速路徑。
數(shù)據(jù)輸入信號910到一的轉(zhuǎn)變歷時短持續(xù)時間脈沖,且必須將一鎖存歷時較長時間 周期以用于使后續(xù)級中的邏輯適當(dāng)?shù)仨憫?yīng)于一值。鎖存元件906提供保持功能以將數(shù)據(jù) 輸出信號912的狀態(tài)保持為一值。在數(shù)據(jù)輸入信號910處于高電平時,反相器920及928 通過將晶體管922驅(qū)動為"接通"來響應(yīng),此導(dǎo)致數(shù)據(jù)H信號932為低值。又,由反相 器928所反相的數(shù)據(jù)輸入信號910的高值控制三態(tài)啟用輸入934,其將三態(tài)反相器916 置于高阻抗輸出狀態(tài)。此輸出狀態(tài)允許在進(jìn)行轉(zhuǎn)變時具有最小功率耗用的情況下通過晶 體管922而將輸出容易地驅(qū)動到低值。數(shù)據(jù)H信號932上的低電平致使反相器918的輸 出(數(shù)據(jù)L信號936)轉(zhuǎn)變到高電平。在短周期之后,數(shù)據(jù)輸入信號910轉(zhuǎn)變回到低電 平以重新啟用三態(tài)反相器916。三態(tài)反相器916響應(yīng)于處于高電平的數(shù)據(jù)L信號936以 將低電平維持于其輸出數(shù)據(jù)H信號932上,此從而將一鎖存于鎖存元件卯6中且將一保 持于到NOR門914的輸入上。從而在數(shù)據(jù)輸入信號910已返回到其初始電平之后的較 長時間周期內(nèi)保持?jǐn)?shù)據(jù)輸出信號912。
為了允許一捕捉器響應(yīng)于下一數(shù)據(jù)輸入信號910值,在如由時鐘信號930所控制的 預(yù)定義周期期間啟用復(fù)位元件908。在數(shù)據(jù)輸入信號910處于低電平的情況下,反相器928將晶體管924驅(qū)動為"接通",且當(dāng)時鐘信號930轉(zhuǎn)變到高電平時,晶體管926 "接 通",從而導(dǎo)致數(shù)據(jù)L信號936為低電平。交叉耦合式反相器916及918轉(zhuǎn)變以保持零 電平,從而啟用NOR門914以遵循數(shù)據(jù)輸入信號910。
圖10為一捕捉器電路1000的第二實施例的電路圖。示范性一捕捉器電路1000由 數(shù)據(jù)輸出級1004、鎖存元件1006及復(fù)位元件1008組成。數(shù)據(jù)輸出級1004與鎖存元件 1006耦合且進(jìn)一步與復(fù)位元件1008耦合。 一捕捉器電路1000經(jīng)設(shè)計以用于捕捉數(shù)據(jù)輸 入信號1010的低到高轉(zhuǎn)變且提供經(jīng)由數(shù)據(jù)輸出級1004到數(shù)據(jù)輸出信號1012的快速信 號路徑。數(shù)據(jù)輸出級1004有利地使用單一邏輯門元件(例如,邏輯NOR門1014),其 可相對于各種因素(例如,到下一邏輯級的性能及扇出負(fù)載)而經(jīng)有利地設(shè)計。應(yīng)了解, 視下一邏輯級的要求而定,可利用其它邏輯功能(例如,或門)來實施邏輯NOR門1014。 鎖存元件1006包含以交叉耦合式鎖存布置的兩輸入NAND門1016及反相器1018。經(jīng) 由使用反相器1020來控制由NAND門1016及反相器1018所表示的交叉耦合式鎖存器 以歸因于數(shù)據(jù)輸入信號1010上的低到高轉(zhuǎn)變而保持一值。NAND門1016或反相器1018 均不直接驅(qū)動數(shù)據(jù)輸出信號1012且可相對于各種因素(例如,狀態(tài)改變事件的時序、 裝置性能,及裝置物理實施尺寸)而經(jīng)有利地設(shè)計。復(fù)位元件1008包含兩個串聯(lián)耦合 的晶體管1024及1026,其分別響應(yīng)于由反相器1020所緩沖的數(shù)據(jù)輸入信號1010及響 應(yīng)于時鐘信號1030。復(fù)位元件1008還與一捕捉器電路1000的輸出驅(qū)動級分離且可相對 于各種因素(例如,狀態(tài)改變事件的時序、裝置性能,及裝置物理實施尺寸)而經(jīng)有利 地設(shè)計。
當(dāng)數(shù)據(jù)輸入信號的下降沿比數(shù)據(jù)輸入信號的上升沿更為時序關(guān)鍵時,將通常使用零 捕捉器電路。如果數(shù)據(jù)輸入信號的上升沿更為時序關(guān)鍵,則將通常使用一捕捉器電路。 在動態(tài)邏輯電路中,將多次發(fā)現(xiàn)使用零捕捉器電路比使用一捕捉器電路改進(jìn)時序性能。
結(jié)合本文中所揭示的實施例所描述的各種說明性邏輯塊、模塊、電路、元件及/或組 件可利用以下各項來實施或執(zhí)行通用處理器、數(shù)字信號處理器(DSP)、專用集成電路 (ASIC)、現(xiàn)場可編程門陣列(FPGA)或其它可編程邏輯組件、離散門或晶體管邏輯、 離散硬件組件,或其經(jīng)設(shè)計以執(zhí)行本文中所描述的功能的任何組合。通用處理器可為微 處理器,但在替代方案中,處理器可為任何常規(guī)處理器、控制器、微控制器或狀態(tài)機(jī)。 還可將處理器實施為計算組件的組合,例如,DSP與微處理器的組合、多個微處理器的 組合、 一個或一個以上微處理器與DSP核心的聯(lián)合,或適合于所要應(yīng)用的任何其它此配 置。
結(jié)合本文中所揭示的實施例所描述的方法可直接以硬件、以由處理器所執(zhí)行的軟件
16模塊或以兩者的組合來體現(xiàn)。軟件模塊可駐留于RAM存儲器、快閃存儲器、ROM存儲 器、EPROM存儲器、EEPROM存儲器、寄存器、硬磁盤、可裝卸磁盤、CD-ROM或此 項技術(shù)中己知的任何其它形式的存儲媒體中??蓪⒋鎯γ襟w耦合到處理器,使得處理器 可從存儲媒體讀取信息且可將信息寫入到存儲媒體。在替代方案中,存儲媒體可與處理 器成一體。
雖然在用于指令高速緩沖存儲器、數(shù)據(jù)高速緩沖存儲器及其它類型的高速緩沖存儲 器的說明性實施例的情形中揭示本發(fā)明,但應(yīng)認(rèn)識到,所屬領(lǐng)域的技術(shù)人員可使用與上 文論述及所附權(quán)利要求書一致的廣泛多種實施方案。
權(quán)利要求
1.一種邏輯狀態(tài)捕捉電路,其包含邏輯電路,其具有第一輸入、第二輸入及輸出,所述邏輯電路經(jīng)配置以響應(yīng)于耦合到所述第一輸入的數(shù)據(jù)值的狀態(tài)改變,從而致使在所述輸出上產(chǎn)生所述數(shù)據(jù)值的代表值,所述第二輸入接收所述數(shù)據(jù)值的經(jīng)鎖存版本,以在所述數(shù)據(jù)值已返回到其初始狀態(tài)之后將所述代表值保持于所述輸出上;鎖存元件,其經(jīng)配置以通過鎖存所述數(shù)據(jù)值來響應(yīng)于所述數(shù)據(jù)值的所述狀態(tài)改變,且將所述數(shù)據(jù)值的所述經(jīng)鎖存版本耦合到所述第二輸入;以及復(fù)位元件,其在所述數(shù)據(jù)值改變狀態(tài)時由所述數(shù)據(jù)值來啟用,所述經(jīng)啟用復(fù)位元件經(jīng)配置以通過復(fù)位所述鎖存元件來響應(yīng)于時鐘輸入的狀態(tài)改變。
2. 根據(jù)權(quán)利要求1所述的邏輯狀態(tài)捕捉電路,其中所述時鐘輸入的所述狀態(tài)改變在所 述數(shù)據(jù)值的所述狀態(tài)改變之前發(fā)生。
3. 根據(jù)權(quán)利要求l所述的邏輯狀態(tài)捕捉電路,其中所述鎖存電路包含-邏輯元件的鎖存器布置,其具有用于在所述鎖存器中設(shè)定一值的控制輸入及用于 在所述鎖存器中設(shè)定零值的控制輸入。
4. 根據(jù)權(quán)利要求3所述的邏輯狀態(tài)捕捉電路,其中所述復(fù)位電路包含門控裝置,其由耦合到所述第一輸入的所述數(shù)據(jù)值來啟用,且在預(yù)定義周期期間 受時鐘輸入控制,所述預(yù)定義周期致使所述門控裝置產(chǎn)生用作到所述鎖存元件的所 述控制輸入中的一者的復(fù)位信號。
5. 根據(jù)權(quán)利要求4所述的邏輯狀態(tài)捕捉電路,其中所述時鐘輸入被延遲,從而將復(fù)位 時序調(diào)整成剛好在數(shù)據(jù)輸入信號從初始狀態(tài)改變狀態(tài)到在所述邏輯狀態(tài)捕捉電路 中捕捉所需要的狀態(tài)之前開始,且剛好在所述數(shù)據(jù)輸入信號返回到所述初始狀態(tài)之 前結(jié)束。
6. 根據(jù)權(quán)利要求1所述的邏輯狀態(tài)捕捉電路,其中與同所述復(fù)位電路耦合的所述鎖存 元件耦合的所述邏輯電路包含零捕捉器電路。
7. 根據(jù)權(quán)利要求1所述的邏輯狀態(tài)捕捉電路,其中與同所述復(fù)位電路耦合的所述鎖存 元件耦合的所述邏輯電路包含一捕捉器電路。
8. 根據(jù)權(quán)利要求1所述的邏輯狀態(tài)捕捉電路,其中所述邏輯電路的尺寸經(jīng)設(shè)計以滿足 輸出路徑的扇出。
9. 根據(jù)權(quán)利要求3所述的邏輯狀態(tài)捕捉電路,其中所述邏輯元件的鎖存器布置的尺寸設(shè)計成小于所述邏輯電路的所述尺寸的一半。
10. 根據(jù)權(quán)利要求4所述的邏輯狀態(tài)捕捉電路,其中所述門控裝置的尺寸設(shè)計成小于所 述邏輯電路的所述尺寸的75%。
11. 一種用于捕捉邏輯狀態(tài)的方法,所述方法包含在預(yù)定義周期期間復(fù)位邏輯狀態(tài)捕捉電路的鎖存元件;在一個邏輯級內(nèi)在所述邏輯狀態(tài)捕捉電路的輸出上驅(qū)動數(shù)據(jù)輸入信號的狀態(tài)改 變;響應(yīng)于所述數(shù)據(jù)輸入信號的所述狀態(tài)改變,將所述鎖存元件鎖存到所述數(shù)據(jù)輸入 信號的邏輯狀態(tài);使用所述鎖存元件的輸出來保持所述邏輯狀態(tài)捕捉電路的所述輸出的輸出狀態(tài)。
12. 根據(jù)權(quán)利要求11所述的方法,其中所述鎖存元件的所述復(fù)位在所述數(shù)據(jù)輸入信號 的所述狀態(tài)改變之前發(fā)生,且所述鎖存元件到所述數(shù)據(jù)輸入信號的所述經(jīng)改變狀態(tài) 的所述鎖存在所述預(yù)定義周期結(jié)束之前發(fā)生。
13. 根據(jù)權(quán)利要求ll所述的方法,其進(jìn)一步包含響應(yīng)于時鐘轉(zhuǎn)變到一狀態(tài)而啟用所述邏輯狀態(tài)捕捉電路的復(fù)位元件,從而允許所 述邏輯狀態(tài)捕捉電路中的邏輯狀態(tài)的所述捕捉。
14. 根據(jù)權(quán)利要求13所述的方法,其進(jìn)一步包含在所述數(shù)據(jù)輸入信號的所述狀態(tài)改變之前,將所述時鐘轉(zhuǎn)變的到達(dá)時間調(diào)整為至 少等于具有一個標(biāo)準(zhǔn)邏輯門的扇出負(fù)載的一個邏輯反相器的延遲。
15. 根據(jù)權(quán)利要求ll所述的方法,其進(jìn)一步包含-保持所述數(shù)據(jù)輸入信號的所述經(jīng)鎖存邏輯狀態(tài),直到時鐘轉(zhuǎn)變到將所述鎖存元件 保持于復(fù)位狀態(tài)的狀態(tài)為止。
16. 根據(jù)權(quán)利要求15所述的方法,其進(jìn)一步包含將所述時鐘的脈沖寬度調(diào)整為至少所述數(shù)據(jù)輸入信號的脈沖寬度的延遲加上具 有一個標(biāo)準(zhǔn)邏輯門的扇出負(fù)載的一個邏輯反相器的延遲。
17. —種邏輯狀態(tài)捕捉電路,其包含-邏輯電路,其具有第一輸入、第二輸入及輸出,所述邏輯電路經(jīng)配置以響應(yīng)于耦 合到所述第一輸入的數(shù)據(jù)值的狀態(tài)改變,從而致使在所述輸出上產(chǎn)生所述數(shù)據(jù)值的 代表值,所述第二輸入接收所述數(shù)據(jù)值的經(jīng)鎖存版本,以在所述數(shù)據(jù)值已返回到其 初始狀態(tài)之后將所述代表值保持于所述輸出上;鎖存元件,其經(jīng)配置以通過鎖存所述數(shù)據(jù)值來響應(yīng)于所述數(shù)據(jù)值的所述狀態(tài)改變,且將所述數(shù)據(jù)值的所述經(jīng)鎖存版本耦合到所述第二輸入;以及復(fù)位元件,其經(jīng)配置以將所述鎖存元件保持于復(fù)位狀態(tài),直到時鐘改變狀態(tài)從而 允許所述鎖存元件響應(yīng)于所述數(shù)據(jù)值的所述狀態(tài)改變?yōu)橹埂?br> 18. 根據(jù)權(quán)利要求17所述的邏輯狀態(tài)捕捉電路,其中所述鎖存電路包含邏輯元件的鎖存器布置,其具有用于在所述鎖存器中設(shè)定一值的控制輸入及用于 在所述鎖存器中設(shè)定零值的控制輸入。
19. 根據(jù)權(quán)利要求18所述的邏輯狀態(tài)捕捉電路,其中所述復(fù)位電路包含門控裝置,其在預(yù)定義周期期間受所述時鐘控制,所述預(yù)定義周期致使所述門控 裝置產(chǎn)生用作到所述鎖存元件的所述控制輸入中的一者的復(fù)位信號。
20. 根據(jù)權(quán)利要求19所述的邏輯狀態(tài)捕捉電路,其進(jìn)一步包含時鐘控制電路,其用于相對于所述數(shù)據(jù)值的所述狀態(tài)改變及所述時鐘的脈沖寬度 來控制所述時鐘的到達(dá)時間。
全文摘要
本發(fā)明描述若干邏輯狀態(tài)捕捉電路(200),其使用邏輯電路(204),所述邏輯電路(204)具有第一輸入(210)、第二輸入(232)及輸出。所述邏輯電路(204)經(jīng)配置以響應(yīng)于耦合到所述第一輸入(210)的數(shù)據(jù)值的狀態(tài)改變,從而致使在所述輸出(212)上產(chǎn)生所述數(shù)據(jù)值的代表值。所述第二輸入(232)接收所述數(shù)據(jù)值的經(jīng)鎖存版本,以在所述數(shù)據(jù)值已返回到其原始狀態(tài)之后,將所述代表值保持于所述輸出上。鎖存元件(206)經(jīng)配置以通過鎖存所述數(shù)據(jù)值而響應(yīng)于所述數(shù)據(jù)值的所述狀態(tài)改變,且將所述數(shù)據(jù)值的所述經(jīng)鎖存版本耦合到所述第二輸入(232)。復(fù)位元件(208)經(jīng)配置以通過復(fù)位所述鎖存元件(206)而響應(yīng)于時鐘輸入(230)的狀態(tài)改變。
文檔編號G01R29/027GK101689851SQ200880021803
公開日2010年3月31日 申請日期2008年6月26日 優(yōu)先權(quán)日2007年6月25日
發(fā)明者杰弗里·赫伯特·菲舍爾, 柴家明, 葛紹平 申請人:高通股份有限公司
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