專(zhuān)利名稱(chēng)：芯片測(cè)試機(jī)制與相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片測(cè)試機(jī)制與相關(guān)方法，尤其涉及一種能以低成本實(shí)現(xiàn)連接有一高速總線(xiàn)的芯片測(cè)試機(jī)制與相關(guān)方法。
背景技術(shù)：
在電子系統(tǒng)中，不同的電子裝置之間會(huì)以總線(xiàn)來(lái)互相交換信息，使各電子裝置之間能協(xié)調(diào)操作，將各自的功能整合起來(lái)，完成電子系統(tǒng)的整體功能。舉例來(lái)說(shuō)，在計(jì)算機(jī)系統(tǒng)中，中央處理器會(huì)經(jīng)由芯片組橋接于其它各個(gè)周邊裝置(像是硬盤(pán)驅(qū)動(dòng)器、光驅(qū)、圖形加速卡等等)，而中央處理器、芯片組與各周邊裝置間會(huì)以總線(xiàn)來(lái)互相連接，使上述這些電子裝置能整合操作。當(dāng)然，在講究效率的現(xiàn)代信息社會(huì)，對(duì)電子系統(tǒng)的效能要求也日益增高。為了增進(jìn)電子系統(tǒng)的整體操作效能，除了要提高電子裝置各自的效能之外，電子裝置間的總線(xiàn)也會(huì)高速操作，這樣才能更快速地交換信息，進(jìn)而提升整體效能。例如，在現(xiàn)代的計(jì)算機(jī)系統(tǒng)中，芯片組會(huì)以高速的超速傳輸(HT，HyperTransport)總線(xiàn)來(lái)和中央處理器交換數(shù)據(jù)，以協(xié)助提升計(jì)算機(jī)系統(tǒng)的整體效能。在超速傳輸總線(xiàn)規(guī)格下，配合1GHz(1GHz＝109Hz)的時(shí)間脈沖而以2GHz的頻率來(lái)傳輸數(shù)據(jù)，以滿(mǎn)足總線(xiàn)的高速需求。
為了確保電子裝置間能正常地經(jīng)由高速總線(xiàn)交換數(shù)據(jù)，在生產(chǎn)制造電子裝置時(shí)，電子裝置輸入輸出功能也要經(jīng)過(guò)測(cè)試，以測(cè)試電子裝置是否能正常地經(jīng)由其高速總線(xiàn)接口收發(fā)信息。當(dāng)傳統(tǒng)技術(shù)要測(cè)試電子裝置的輸入輸出功能時(shí)，以外接的測(cè)試器直接經(jīng)由電子裝置的高速總線(xiàn)接口收發(fā)測(cè)試信息，以測(cè)試電子裝置的輸入輸出功能。例如，當(dāng)要測(cè)試一具有超速傳輸總線(xiàn)接口電路的芯片組的輸入輸出功能時(shí)，傳統(tǒng)技術(shù)為一外接的測(cè)試器連結(jié)到芯片組的高速總線(xiàn)接口電路，這樣芯片組便可經(jīng)由高速總線(xiàn)接口電路向測(cè)試器發(fā)出信息或由測(cè)試器接收信息。若高速總線(xiàn)接口電路發(fā)出的信息與測(cè)試器實(shí)際接收到的信息不符，則表示芯片組的傳輸功能(發(fā)出信息的功能)可能有問(wèn)題；同理，若測(cè)試器發(fā)出的信息不能被高速總線(xiàn)接口電路正常地接收解讀，就表示芯片組的接收功能可能有問(wèn)題。根據(jù)此原理，就能對(duì)芯片組進(jìn)行輸入輸出測(cè)試。
如前所述，現(xiàn)代的總線(xiàn)皆為高速總線(xiàn)，因此若要真正測(cè)試電子裝置的輸入輸出功能，傳統(tǒng)技術(shù)就必須采用高速的外接高頻測(cè)試器，才能處理高速總線(xiàn)接口電路的高頻輸入輸出信號(hào)以進(jìn)行測(cè)試。然而，外接高頻測(cè)試器非常昂貴，因此，電子裝置的生產(chǎn)、制造成本也就會(huì)居高不下。例如，要測(cè)試具有超速傳輸總線(xiàn)的芯片組，其測(cè)試器就需要能處理2GHz的高頻信號(hào)(因?yàn)槌賯鬏斂偩€(xiàn)是以2GHz來(lái)傳輸數(shù)據(jù))，而這種高頻測(cè)試器的成本十分高昂。

發(fā)明內(nèi)容
鑒于此，本發(fā)明的目的在于提供一種芯片輸入輸出測(cè)試機(jī)制及相關(guān)方法；本發(fā)明系在對(duì)芯片進(jìn)行輸入輸出測(cè)試時(shí)，通過(guò)建立輸入輸出測(cè)試的內(nèi)回路，來(lái)測(cè)試芯片的輸入輸出功能與時(shí)序，而不需使用外接高頻測(cè)試器。因此，本發(fā)明技術(shù)可大幅減少輸入輸出測(cè)試的成本，克服傳統(tǒng)技術(shù)的缺點(diǎn)。
根據(jù)本發(fā)明的一個(gè)方面，提供了一種芯片測(cè)試機(jī)制，用以測(cè)試該芯片的輸入輸出功能，其中該芯片一端連接有一高速總線(xiàn)，一端連接至少一低速總線(xiàn)，該芯片測(cè)試機(jī)制包含有一核心電路，用以主控一數(shù)據(jù)信號(hào)存取的編碼/譯碼；以及一高速總線(xiàn)接口電路，連接于該核心電路與該高速總線(xiàn)之間，包含有一傳輸機(jī)制以及一接收機(jī)制，用以傳送該數(shù)據(jù)信號(hào)至該高速總線(xiàn)端，或接收由該高速總線(xiàn)端傳送過(guò)來(lái)的該數(shù)據(jù)信號(hào)；其中當(dāng)測(cè)試該芯片時(shí)，在該高速總線(xiàn)接口電路中建立一內(nèi)回路，使得一測(cè)試信號(hào)可由該高速總線(xiàn)接口電路的傳輸機(jī)制所傳輸，經(jīng)由該內(nèi)回路而由該高速總線(xiàn)接口電路的接收機(jī)制所接收。
根據(jù)本發(fā)明的一個(gè)方面，另外提供了一種芯片測(cè)試方法，用以測(cè)試一芯片的輸入輸出功能，其中該芯片一端連接一高速總線(xiàn)，一端連結(jié)至少一低速總線(xiàn)，該方法包含如下步驟首先，在該芯片的傳輸機(jī)制與接收機(jī)制之間建立一內(nèi)回路；而后利用該芯片的傳輸機(jī)制傳送一測(cè)試信號(hào)；以及使得該測(cè)試信號(hào)經(jīng)由該內(nèi)回路而由該芯片的接收機(jī)制所接收。
經(jīng)由內(nèi)回路進(jìn)行輸入輸出測(cè)試，本發(fā)明就可以從核心電路的低頻級(jí)直接測(cè)試芯片的高頻輸入輸出功能，而不需使用成本高昂的外接高頻測(cè)試器。一般來(lái)說(shuō)，接口電路中是以低頻時(shí)間脈沖觸發(fā)操作的，其內(nèi)部的鎖相回路(以及分頻器等等)會(huì)根據(jù)一低頻時(shí)間脈沖產(chǎn)生高頻的輸入輸出時(shí)間脈沖以及數(shù)據(jù)時(shí)間脈沖。例如，在超速傳輸總線(xiàn)的規(guī)格下，總線(xiàn)輸入輸出時(shí)間脈沖的頻率為1GHz，總線(xiàn)數(shù)據(jù)輸入輸出頻率更高達(dá)2GHz，然而其接口電路僅需以100MHz(1MHz＝106Hz)的低頻時(shí)間脈沖觸發(fā)。而傳統(tǒng)技術(shù)必須在接口電路對(duì)外的總線(xiàn)輸入輸出端處、利用外接測(cè)試器來(lái)收發(fā)2GHz數(shù)據(jù)，故其測(cè)試器必須要能處理2GHz電子信號(hào)，其成本十分高昂。相比較之下，由于本發(fā)明的芯片測(cè)試機(jī)制的高速總線(xiàn)接口電路中設(shè)有內(nèi)回路，故本發(fā)明可在核心電路處以100MHz來(lái)觸發(fā)輸入輸出測(cè)試的進(jìn)行；在核心電路的控制下，核心電路可使傳輸電路發(fā)出特定信息，讓接收電路經(jīng)由內(nèi)回路接收傳輸電路發(fā)出的信息，并從接收電路回傳到核心電路的信息中驗(yàn)證芯片是否能正確地接收到該特定信息。換句話(huà)說(shuō)，利用本發(fā)明的測(cè)試架構(gòu)，本發(fā)明僅需以核心電路的100MHz低頻級(jí)就可驗(yàn)證芯片的高頻(高速)輸入輸出功能是否正常。而100MHz的低頻測(cè)試環(huán)境具有良好的成本效益，使本發(fā)明能以低廉的成本來(lái)完成高頻輸入輸出測(cè)試。
更具體地說(shuō)，本發(fā)明還可經(jīng)由更低頻的接口來(lái)控制芯片組的輸入輸出測(cè)試。在芯片組中，由于芯片組要橋接高速中央處理器及其它的低速周邊裝置，故在芯片組上不僅會(huì)設(shè)置高頻的超速傳輸總線(xiàn)，也會(huì)設(shè)置低頻的總線(xiàn)，如33MHz的PCI總線(xiàn)。當(dāng)要對(duì)具有超速傳輸總線(xiàn)接口電路的芯片組進(jìn)行輸入輸出測(cè)試時(shí)，本發(fā)明就可經(jīng)由低速的PCI總線(xiàn)將測(cè)試用的信息傳輸至芯片組，由芯片組控制超速傳輸總線(xiàn)的接口電路，使此測(cè)試信息能經(jīng)由核心電路-傳輸電路而以高頻/高速的信號(hào)形式發(fā)送到內(nèi)回路。經(jīng)由內(nèi)回路，接收電路會(huì)接收該測(cè)試信息，并回傳到核心電路；在芯片組的控制下，該回傳的測(cè)試信息就可經(jīng)由低速PCI總線(xiàn)傳送出來(lái)。比較該回傳測(cè)試信息與先前發(fā)送的測(cè)試信息是否相符，就能了解該芯片組的輸入輸出操作情況，達(dá)到輸入輸出測(cè)試的目的。在這種測(cè)試架構(gòu)下，本發(fā)明僅需利用33MHz的低速(低頻)PCI總線(xiàn)即可對(duì)具有2GHz的HT總線(xiàn)接口的芯片組進(jìn)行輸入輸出測(cè)試，故能大幅降低測(cè)試環(huán)境的操作頻率需求，減少芯片組的輸入輸出測(cè)試成本。
由于本發(fā)明能在低頻測(cè)試環(huán)境下利用高速總線(xiàn)接口電路中的內(nèi)回路來(lái)進(jìn)行芯片的高頻輸入輸出測(cè)試，故本發(fā)明能在晶圓階段就直接對(duì)未切割、未封裝的芯片進(jìn)行輸入輸出測(cè)試。如本領(lǐng)域技術(shù)人員所知，在晶圓階段即可由探針等探測(cè)技術(shù)來(lái)對(duì)晶圓上的電路進(jìn)行功能測(cè)試，但此種探測(cè)技術(shù)同樣有操作頻率上的限制。若要以此探測(cè)技術(shù)來(lái)直接收發(fā)2GHz的高頻信號(hào)，顯然有技術(shù)上的困難，也需要昂貴的測(cè)試環(huán)境與儀器。相比較之下，由于本發(fā)明能在低頻測(cè)試環(huán)境下進(jìn)行芯片的輸入輸出測(cè)試，本發(fā)明就能運(yùn)用現(xiàn)行的低成本低頻探測(cè)技術(shù)來(lái)完成具有高速總線(xiàn)接口電路的芯片的輸入輸出測(cè)試。在晶圓階段進(jìn)行輸入輸出測(cè)試可在早期就將故障的芯片篩選出來(lái)，而不必對(duì)這些故障芯片進(jìn)行后續(xù)的封裝測(cè)試，可進(jìn)一步節(jié)省芯片(接口電路)的生產(chǎn)制造成本。需要強(qiáng)調(diào)的是，本發(fā)明雖是在低頻測(cè)試環(huán)境下進(jìn)行輸入輸出測(cè)試，但芯片會(huì)真正操作于一般操作中的高頻下，故本發(fā)明能真正測(cè)試到芯片的高頻輸入輸出功能。如前面所提到的示例，本發(fā)明可在100MHz的環(huán)境下測(cè)試具有超速傳輸總線(xiàn)接口電路的芯片；雖然測(cè)試環(huán)境是100MHz，但高速總線(xiàn)接口電路中的傳輸電路/接收電路會(huì)真正以2GHz的高頻收發(fā)高頻數(shù)據(jù)，故本發(fā)明能真正地以一般操作的標(biāo)準(zhǔn)來(lái)測(cè)試芯片的輸入輸出功能與表現(xiàn)。


通過(guò)下面結(jié)合給出示范性示例的附圖進(jìn)行的描述，本發(fā)明的上述和其它目的和特點(diǎn)將會(huì)變得更加清楚，其中圖1是一具有高速總線(xiàn)接口電路的電子裝置的示意圖；圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例、具有內(nèi)回路的高速總線(xiàn)接口電路的電子裝置的示意圖；圖3是本發(fā)明的電子裝置經(jīng)由低速總線(xiàn)進(jìn)行輸入輸出測(cè)試的電路示意圖；圖4是高速總線(xiàn)接口電路中各相關(guān)信號(hào)波形時(shí)序的示意圖；以及圖5是本發(fā)明的電子裝置在一般操作下的電路示意圖。
具體實(shí)施例方式
以下，參照附圖來(lái)詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。
請(qǐng)參考圖1；圖1是一具有高速總線(xiàn)接口電路的電子裝置10的示意圖。電子裝置10包含有一高速總線(xiàn)接口電路12與一核心電路14。電子裝置10可以是一電子系統(tǒng)中的一個(gè)芯片，例如是一計(jì)算機(jī)系統(tǒng)中的芯片組，而高速總線(xiàn)接口電路12使得電子裝置10可經(jīng)由高速總線(xiàn)24而和其它電子裝置(未示出)交換信息與信號(hào)。核心電路14用來(lái)主控與總線(xiàn)存取相關(guān)的編碼/譯碼與控制事項(xiàng)(例如在從總線(xiàn)上接收存取要求后決定是否要響應(yīng)以及響應(yīng)的時(shí)機(jī)等)。在本發(fā)明中，高速總線(xiàn)24可為一超速傳輸總線(xiàn)(Hyper TransportBus)。高速總線(xiàn)接口電路12中設(shè)有一傳輸電路16及一接收電路18，并由各接墊電路TCLK、TCTL、TCAD0-TCAD7、RCLK、RCTL、RCAD0-RCAD7形成一輸入輸出接墊模塊，以分別在高速總線(xiàn)24上發(fā)出/接收數(shù)據(jù)。其中，傳輸電路16及接收電路18分別用來(lái)實(shí)現(xiàn)實(shí)體層的信號(hào)傳輸與接收功能。各接墊電路則實(shí)際連接于高速總線(xiàn)24，以便以總線(xiàn)規(guī)格所制訂的電子信號(hào)形式來(lái)收發(fā)信號(hào)。
當(dāng)電子裝置10要送出數(shù)據(jù)到高速總線(xiàn)24時(shí)，待傳輸數(shù)據(jù)會(huì)經(jīng)由核心電路14的編碼轉(zhuǎn)換，并經(jīng)由傳輸電路16將這些信息轉(zhuǎn)變?yōu)楦咚倏偩€(xiàn)24可接受的電子信號(hào)，再由各接墊電路TCLK、TCTL及TCAD0-TCAD7發(fā)送至高速總線(xiàn)24。
在圖1為一具有高速總線(xiàn)接口電路的電子裝置的示意圖的示例中，核心電路14會(huì)將待傳輸信息編碼轉(zhuǎn)換為64位-250MHz的數(shù)據(jù)信號(hào)，并配合一8位-250MHz的控制信號(hào)及一8位-250MHz的時(shí)間脈沖信號(hào)而將該待傳輸信息傳送至傳輸電路16。而傳輸電路16中的并行至串行電路20就可將64位-250MHz的數(shù)據(jù)信號(hào)轉(zhuǎn)換為8位-2GHz的數(shù)據(jù)信號(hào)，同使也將8位-250MHz的控制信號(hào)轉(zhuǎn)換為1位-2GHz控制信號(hào)，8位-250MHz的時(shí)間脈沖信號(hào)轉(zhuǎn)換為1位-1GH時(shí)間脈沖信號(hào)?？刂菩盘?hào)、時(shí)間脈沖信號(hào)能分別由接墊電路TCTL、TCLK發(fā)送至高速總線(xiàn)24；同時(shí)，8位-2GHz的數(shù)據(jù)信號(hào)也會(huì)分別由8個(gè)接墊電路TCAD0-TCAD7發(fā)送至高速總線(xiàn)24。
另一方面，當(dāng)高速總線(xiàn)24上有一筆數(shù)據(jù)信號(hào)要發(fā)送至電子裝置10時(shí)，該8位-2GHz的數(shù)據(jù)信號(hào)同樣會(huì)以1位-1GHz時(shí)間脈沖信號(hào)配合1位-2GHz控制信號(hào)與數(shù)據(jù)信號(hào)的形式來(lái)發(fā)送。這些1位-1GHz時(shí)間脈沖信號(hào)、1位-2GHz控制信號(hào)與8位-2GHz的數(shù)據(jù)信號(hào)會(huì)經(jīng)由高速總線(xiàn)24發(fā)送至電子裝置10。高速總線(xiàn)接口電路12上的接墊電路RCLK、RCTL及RCAD0-RCAD7會(huì)分別接收上述的1位-1GHz時(shí)間脈沖信號(hào)、1位-2GHz控制信號(hào)以及8位-2GHz的數(shù)據(jù)信號(hào)。而接收電路18中的并行至串行電路22就能將1位-1GHz時(shí)間脈沖信號(hào)、1位-2GHz控制信號(hào)轉(zhuǎn)換為8位-250MHz的時(shí)間脈沖信號(hào)與控制信號(hào)，而原本的8位-2GHz信號(hào)也會(huì)被轉(zhuǎn)換為32位-250MHz信號(hào)。這些信號(hào)會(huì)回傳至核心電路14，由核心電路14譯碼、解讀，使電子裝置10能接收到其它電子裝置經(jīng)由高速總線(xiàn)24傳來(lái)的信息。
為了要確保電子裝置10的正常操作，在生產(chǎn)制造電子裝置10時(shí)，必需要對(duì)電子裝置10進(jìn)行輸入輸出測(cè)試，以測(cè)試電子裝置10是否能正確地收發(fā)符合高速總線(xiàn)規(guī)格的信號(hào)。
不過(guò)，由于電路架構(gòu)上的限制，當(dāng)要對(duì)電子裝置10進(jìn)行輸入輸出測(cè)試時(shí)，必須要將外接高頻測(cè)試器連接于高速總線(xiàn)接口電路12的各輸入輸出接墊電路TCLK、TCTL、TCAD0-TCAD7、RCLK、RCTL、RCAD0-RCAD7上，以收發(fā)高頻信號(hào)，并藉此來(lái)獲知電子裝置10的輸入輸出性能。然而，如前所述，上述這些接墊電路所形成的總線(xiàn)輸入輸出接口會(huì)以1GHz、2GHz的高頻來(lái)進(jìn)行高速的信號(hào)收發(fā)，故傳統(tǒng)輸入輸出測(cè)試技術(shù)也只能在高頻、高速環(huán)境下才能進(jìn)行輸入輸出測(cè)試。而高頻測(cè)試環(huán)境及其所使用的高頻測(cè)試器十分昂貴，因此也使傳統(tǒng)電子裝置10的成本提高。
因此，本發(fā)明提出一種芯片輸入輸出測(cè)試機(jī)制及相關(guān)方法，用以測(cè)試具有高速總線(xiàn)接口的電子裝置。
圖2為本發(fā)明的一電子裝置30中的電路示意圖。電子裝置30可為一電子系統(tǒng)中的一個(gè)芯片，例如是一計(jì)算機(jī)系統(tǒng)中的芯片組。電子裝置30中設(shè)有一高速總線(xiàn)接口電路32與一核心電路34。其中，該高速總線(xiàn)接口電路32用于使電子裝置30可經(jīng)由高速總線(xiàn)46與其它電子裝置(未示出)交換信息與信號(hào)。而高速總線(xiàn)46可為一超速傳輸總線(xiàn)，用于使為芯片組的電子裝置30可經(jīng)由該高速總線(xiàn)46而與中央處理器(未示出)交換數(shù)據(jù)。核心電路34用來(lái)主控與總線(xiàn)存取相關(guān)的編碼/譯碼和控制事項(xiàng)。
高速總線(xiàn)接口電路32中設(shè)有一傳輸電路36、一接收電路38，以及由TCLK、TCTL、TCAD0-TCAD7、RCLK、RCTL、RCAD0-RCAD7的輸入輸出接墊電路形成的一接墊模塊，用以分別在高速總線(xiàn)46上發(fā)出/接收數(shù)據(jù)。其中，傳輸電路36及接收電路38則分別用來(lái)實(shí)現(xiàn)信號(hào)傳輸與接收功能。
在本發(fā)明的圖2示例中，假定高速總線(xiàn)接口電路32為一超速傳輸總線(xiàn)接口電路，則其核心電路34會(huì)依據(jù)超速傳輸總線(xiàn)的規(guī)格而提供一對(duì)應(yīng)的64位-250MHz綜合信號(hào)(CAD信號(hào)，CAD代表Command-Address-Data)，并配合一8位控制信號(hào)及一8位時(shí)間脈沖信號(hào)(250Hz)來(lái)代表待傳輸信息。傳輸電路36中的并行至串行電路40就可將64位-250MHz的綜合信號(hào)轉(zhuǎn)換為8位-2GHz的綜合信號(hào)，同時(shí)也將8位-250MHz的控制、時(shí)間脈沖信號(hào)分別轉(zhuǎn)變?yōu)?位-2GHz控制信號(hào)與1位-1GHz時(shí)間脈沖信號(hào)。
另一方面，接收電路38中的串行至并行電路42則可由一接收端口48接收8位-2GHz的綜合信號(hào)、1位-2GHz控制信號(hào)與1位-1GH時(shí)間脈沖信號(hào)，并將這些信號(hào)分別轉(zhuǎn)換為64位-250MHz的綜合信號(hào)、8位-250MHz的控制信號(hào)與8位-250MHz的時(shí)間脈沖信號(hào)，再將這些轉(zhuǎn)換后的信號(hào)回傳至核心電路34，由核心電路34解讀這些信號(hào)所代表的信息。
各接墊電路TCLK、TCTL、TCAD0-TCAD7、RCLK、RCTL、RCAD0-RCAD7則實(shí)際連接于高速總線(xiàn)46，以便以高速總線(xiàn)規(guī)格所制訂的電子信號(hào)形式來(lái)收發(fā)信號(hào)。
例如，根據(jù)超速傳輸總線(xiàn)規(guī)格，總線(xiàn)是以差動(dòng)形式的信號(hào)來(lái)攜載信息；在該總線(xiàn)規(guī)格中，每一個(gè)輸出接墊TCLK、TCTL、TCAD0-TCAD7電路可分別在總線(xiàn)46上具有兩個(gè)連接端點(diǎn)(兩個(gè)針腳)，以一對(duì)互為反相的差動(dòng)信號(hào)來(lái)傳輸1位的信號(hào)。TCLK、TCTL及TCAD0-TCAD7因此可向總線(xiàn)46分別發(fā)出1位時(shí)間脈沖信號(hào)、1位控制信號(hào)及8位的綜合信號(hào)。相對(duì)地，各輸入接墊電路RCLK、RCTL及RCAD0-RCAD7則可在總線(xiàn)46上分別接收差動(dòng)形式的信號(hào)，每一接墊電路可從一對(duì)差動(dòng)信號(hào)中取出一位的信號(hào)。因此各輸入接墊電路RCLK、RCTL及RCAD0-RCAD7接收的信號(hào)就分別成為1位時(shí)間脈沖信號(hào)、1位控制信號(hào)及8位綜合信號(hào)。在超速傳輸總線(xiàn)規(guī)格中，控制信號(hào)可用來(lái)指示綜合信號(hào)中各信息所代表的特征，時(shí)間脈沖信號(hào)則用來(lái)指示控制信號(hào)及綜合信號(hào)的時(shí)序。例如，當(dāng)控制信號(hào)觸發(fā)(assert)時(shí)，代表綜合信號(hào)中攜載的是控制指令及相關(guān)數(shù)據(jù)地址(例如，要從某一數(shù)據(jù)地址請(qǐng)求數(shù)據(jù))；當(dāng)控制信號(hào)不觸發(fā)(de-assert)時(shí)，代表綜合信號(hào)中攜載的是數(shù)據(jù)。
為了實(shí)現(xiàn)本發(fā)明的輸入輸出測(cè)試技術(shù)，本發(fā)明高速總線(xiàn)接口電路32中在傳輸電路36/接收電路38之間形成一內(nèi)回路，使得由傳輸電路36中所發(fā)出的信號(hào)經(jīng)過(guò)內(nèi)回路而可由接收電路38所接收。另外接收電路38設(shè)有一多路復(fù)用模塊50，經(jīng)由該多路復(fù)用模塊50的控制，高速總線(xiàn)接口電路32可選擇從高速總線(xiàn)46接收信息，或是從內(nèi)回路接收傳輸電路36所發(fā)出的信息。
在圖2的應(yīng)用中，由于傳輸電路36發(fā)出的信息DATA1包含有時(shí)間脈沖信號(hào)CLK、控制信號(hào)CMD及綜合信號(hào)CAD，故內(nèi)回路會(huì)將這三種信號(hào)接回路至接收電路38。而接收電路38中的多路復(fù)用模塊50包含有多路復(fù)用電路mux1、mux2及mux3用來(lái)分別切換由傳輸電路過(guò)來(lái)的信息DATA或是由高速總線(xiàn)46經(jīng)過(guò)接墊電路所傳送的信息DATA’。其中，多路復(fù)用電路mux1可進(jìn)行切換，以使接收端48選擇性地接收傳輸電路36傳送的綜合信號(hào)CAD，或是由輸入接墊電路RCAD0-RCAD7所接收到的綜合信號(hào)CAD’。多路復(fù)用電路mux2可進(jìn)行切換，以使接收端48選擇性地接收傳輸電路36傳送的控制信號(hào)CMD，或是由輸入接墊電路RCLK所接收到的時(shí)間脈沖信號(hào)CMD’。多路復(fù)用電路mux3可進(jìn)行切換，以使接收端48選擇性地接收傳輸電路36傳送的時(shí)間脈沖信號(hào)CLK，或是由輸入接墊電路RCLK所接收到的時(shí)間脈沖信號(hào)CLK’。
利用上述的內(nèi)回路，本發(fā)明就可在高速總線(xiàn)接口電路32中直接進(jìn)行電子裝置30的輸入輸出測(cè)試，而不需使用外接的高頻測(cè)試器。
在進(jìn)行本發(fā)明的輸入輸出測(cè)試時(shí)，接收電路38中的多路復(fù)用模塊50(包括多路復(fù)用器mux1-mux3)可進(jìn)行切換，以使傳輸電路36所發(fā)送的信息DATA(包括時(shí)間脈沖信號(hào)CLK、控制信號(hào)CMD及綜合信號(hào)CAD)經(jīng)由內(nèi)回路傳輸至接收電路38的接收端口48。此后再比較傳輸電路36所發(fā)送的信息與接收電路38所接收到的信息，就可以測(cè)試出電子裝置30的輸入輸出功能。
當(dāng)高速總線(xiàn)接口電路32要進(jìn)行通常操作時(shí)，多路復(fù)用模塊50就可終止內(nèi)回路的連接，使傳輸電路38的接收端口48能正常地經(jīng)由各輸入接墊電路RCLK、RCTL及RCAD0-RCAD7接收高速總線(xiàn)46上的信息。
通過(guò)經(jīng)由內(nèi)回路進(jìn)行輸入輸出測(cè)試，本發(fā)明就可以直接從核心電路34的低頻級(jí)直接測(cè)試傳輸電路36/接收電路38的高頻輸入輸出功能，而不需使用成本高昂的外接高頻測(cè)試器來(lái)從高頻的總線(xiàn)輸入輸出端測(cè)試高頻的總線(xiàn)輸入輸出功能。以圖2的示例而言，在超速傳輸總線(xiàn)規(guī)格下，雖然傳輸電路36/接收電路38發(fā)送/接收的時(shí)間脈沖信號(hào)具有1GHz的高頻率，且控制信號(hào)/綜合信號(hào)頻率更高達(dá)2GHz，然而，高速總線(xiàn)接口電路32僅需以100MHz(1MHz＝106Hz)的低頻時(shí)間脈沖觸發(fā)。接口電路32在接收了100MHz的低頻時(shí)間脈沖觸發(fā)之后，核心電路34就能以250NHz的頻率與傳輸電路36/接收電路38交換信息(也就是250MHz的時(shí)間脈沖信號(hào)、控制信號(hào)與綜合信號(hào))，而傳輸電路36/接收電路38也就能以1GHz時(shí)間脈沖信號(hào)與2GHz控制信號(hào)、綜合信號(hào)數(shù)據(jù)來(lái)收發(fā)總線(xiàn)46上的信息。因此，本發(fā)明僅需利用100MHz的測(cè)試環(huán)境，就可經(jīng)由核心電路34的操作來(lái)獲知傳輸電路36、接收電路38是否能正確地進(jìn)行2GHz的高頻輸入輸出。
在傳統(tǒng)的輸入輸出測(cè)試技術(shù)中，傳統(tǒng)技術(shù)必須在高速總線(xiàn)接口電路對(duì)外的總線(xiàn)輸入輸出端、利用外接測(cè)試器來(lái)收發(fā)2GHz數(shù)據(jù)，故其測(cè)試器必須要能處理2GHz電子信號(hào)，其成本十分高昂。相比較之下，由于本發(fā)明接口電路中設(shè)有內(nèi)回路，故本發(fā)明可在核心電路處用100MHz來(lái)觸發(fā)輸入輸出測(cè)試的進(jìn)行；在核心電路的控制下，核心電路可使傳輸電路發(fā)出特定信息，并利用接收電路回傳至核心電路的信息來(lái)驗(yàn)證接收電路是否能正確地接收到該特定信息。換句話(huà)說(shuō)，利用本發(fā)明的測(cè)試架構(gòu)，本發(fā)明僅需在核心電路的100MHz低頻級(jí)就可驗(yàn)證傳輸/接收電路的2GHz高頻/高速輸入輸出功能是否正常。而100MHz的低頻測(cè)試環(huán)境具有良好的成本效益，使本發(fā)明能以低廉的成本來(lái)完成高頻輸入輸出測(cè)試。
此外，本發(fā)明還可經(jīng)由更低頻的總線(xiàn)接口來(lái)控制高頻總線(xiàn)接口電路的輸入輸出測(cè)試。
由于芯片組要橋接高速中央處理器及其它的低速周邊裝置，故在芯片組上不僅會(huì)設(shè)置高頻的超速傳輸總線(xiàn)，也會(huì)設(shè)置低頻的總線(xiàn)，像是33MHz的PCI總線(xiàn)(PCI為Peripheral Communication Interconnect)。當(dāng)要對(duì)超速傳輸總線(xiàn)的接口電路進(jìn)行輸入輸出測(cè)試時(shí)，本發(fā)明第二實(shí)施例可經(jīng)由低速的PCI總線(xiàn)將測(cè)試用的信息傳輸至芯片組，以使芯片組能依據(jù)該測(cè)試信息來(lái)測(cè)試超速傳輸控制總線(xiàn)的接口電路。
圖3是本發(fā)明的電子裝置經(jīng)由低速總線(xiàn)進(jìn)行輸入輸出測(cè)試的電路示意圖，若電子裝置30為一芯片組且另設(shè)有一低速總線(xiàn)52(例如33MHz的PCI總線(xiàn))，本發(fā)明就可經(jīng)由該低速總線(xiàn)52而對(duì)電子裝置30超速傳輸總線(xiàn)接口電路32進(jìn)行高速的輸入輸出測(cè)試。在對(duì)接口電路32進(jìn)行輸入輸出測(cè)試時(shí)，本發(fā)明可經(jīng)由低速總線(xiàn)52將測(cè)試用的信息(通常也可稱(chēng)為測(cè)試向量)輸入到芯片組(即電子裝置30)中，該測(cè)試信息可以是一讀取請(qǐng)求指令，請(qǐng)求電子裝置30從高速總線(xiàn)46上讀取某一地址的數(shù)據(jù)。輸入到電子裝置30中的測(cè)試信息會(huì)經(jīng)由橋接電路54而傳送至核心電路34，而該核心電路34就會(huì)發(fā)出對(duì)應(yīng)的250MHz時(shí)間脈沖信號(hào)、控制信號(hào)及綜合信號(hào)至高速總線(xiàn)接口電路32，相應(yīng)地，高速總線(xiàn)接口電路32中的傳輸電路36也就會(huì)發(fā)出1GHz/2GHz的時(shí)間脈沖/控制/綜合信號(hào)。
傳輸電路36發(fā)出的時(shí)間脈沖/控制/綜合信號(hào)會(huì)經(jīng)由內(nèi)回路回傳至接收電路38的接收端口48，再形成250MHz的時(shí)間脈沖/控制/綜合信號(hào)并回傳至核心電路34。如果傳輸電路36、接收電路38的輸入輸出操作都正常，則該核心電路34應(yīng)能解讀出一上游(upstream)的讀取請(qǐng)求指令。核心電路34的解讀結(jié)果可經(jīng)由橋接電路54及低速總線(xiàn)52(33MHz)輸出。比較該回傳的測(cè)試信息是否符合先前輸入的測(cè)試信息，就能了解電子裝置30的輸入輸出功能是否正常，也就了解了高速總線(xiàn)接口電路32是否可以正確的收發(fā)高速信號(hào)。
在圖3的測(cè)試架構(gòu)下，本發(fā)明可直接采用33MHz的低頻測(cè)試環(huán)境來(lái)操控高速總線(xiàn)(即超速傳輸總線(xiàn))的輸入輸出測(cè)試，等效而言，也就是在低頻測(cè)試環(huán)境下完成高頻的高速總線(xiàn)輸入輸出測(cè)試。因此，本發(fā)明可以降低高速總線(xiàn)輸入輸出測(cè)試的測(cè)試環(huán)境要求，大幅減少高速總線(xiàn)輸入輸出測(cè)試的成本，使高速總線(xiàn)的高效能能普遍地為大眾所運(yùn)用。
值得強(qiáng)調(diào)的是，本發(fā)明雖是在低頻測(cè)試環(huán)境下進(jìn)行電子裝置30的高速總線(xiàn)輸入輸出測(cè)試，但電子裝置30的高速總線(xiàn)接口電路32會(huì)真正操作于通常操作下的高頻，故本發(fā)明能真正對(duì)高速總線(xiàn)接口電路32的高頻輸入輸出功能進(jìn)行測(cè)試。如圖2、圖3中所示示例，本發(fā)明可在100MHz或是33MHz的環(huán)境下測(cè)試2GHz超速傳輸總線(xiàn)的高速總線(xiàn)接口電路32。雖然測(cè)試環(huán)境是100MHz或33MHz等低頻的測(cè)試環(huán)境，但高速總線(xiàn)接口電路32中的傳輸電路36/接收電路38會(huì)真正以2GHz的高頻來(lái)收發(fā)信息，故本發(fā)明能真正地以通常操作的標(biāo)準(zhǔn)來(lái)測(cè)試電子裝置30的高頻輸入輸出功能與表現(xiàn)。
另一方面，在以上述輸入輸出測(cè)試確認(rèn)了傳輸電路36/接收電路38的輸入輸出功能之后，本發(fā)明可進(jìn)一步測(cè)試各個(gè)輸入輸出接墊電路TCLK、TCTL、TCAD0-TCAD7、RCLK、RCTL、RCAD0-RCAD7的功能?；旧?，由于這些接墊電路的功能僅是遵循傳輸電路36/接收電路38的信號(hào)進(jìn)行操作，故可以用降頻的方式來(lái)測(cè)試。例如，在測(cè)試輸出接墊電路TCLK、TCTL及TCAD0-TCAD7時(shí)，可使傳輸電路36向這些接墊電路發(fā)出200MHz的時(shí)間脈沖/控制/綜合信號(hào)，并在接墊電路TCLK、TCTL及TCAD0-TCAD7與總線(xiàn)端46連接的一端接收這些接墊電路所發(fā)出的信號(hào)，以測(cè)試這些接墊電路是否能正確地依據(jù)傳輸電路36傳輸至各接墊電路的信號(hào)而向總線(xiàn)46發(fā)出對(duì)應(yīng)的差動(dòng)信號(hào)。同理，在測(cè)試各輸入接墊電路RCLK、RCTL及RCAD0-RCAD7時(shí)，也可以使用較低頻的信號(hào)來(lái)測(cè)試各輸入接墊電路的接收功能。這樣一來(lái)，就能完成對(duì)高速總線(xiàn)接口電路32的完整輸入輸出測(cè)試。
由于本發(fā)明能在低頻測(cè)試環(huán)境下利用高速總線(xiàn)接口電路中的內(nèi)回路來(lái)進(jìn)行電子裝置高速的輸入輸出測(cè)試，故本發(fā)明能在晶圓階段就直接對(duì)未切割、未封裝的電子裝置(芯片)進(jìn)行輸入輸出測(cè)試。如本領(lǐng)域技術(shù)人員所知，在晶圓階段即可利用探針等探測(cè)技術(shù)來(lái)對(duì)晶圓上的電路進(jìn)行功能測(cè)試，但這種探測(cè)技術(shù)同樣有操作頻率上的限制。若要以該探測(cè)技術(shù)來(lái)直接收發(fā)2GHz的高頻信號(hào)，顯然有技術(shù)上的困難，也需要昂貴的測(cè)試環(huán)境與儀器。相比較之下，本發(fā)明能直接運(yùn)用現(xiàn)行的低成本低頻探測(cè)技術(shù)來(lái)完成高速輸入輸出測(cè)試。在晶圓階段進(jìn)行輸入輸出測(cè)試可在早期就將有故障的芯片篩選出來(lái)，而不必對(duì)這些故障芯片進(jìn)行后續(xù)的封裝測(cè)試，可進(jìn)一步節(jié)省芯片的生產(chǎn)制造成本。當(dāng)然，針對(duì)已經(jīng)完成封裝的芯片，仍然還可以利用本發(fā)明的內(nèi)回路技術(shù)來(lái)進(jìn)行本發(fā)明的輸入輸出測(cè)試。
對(duì)高速總線(xiàn)上傳輸?shù)母哳l信號(hào)來(lái)說(shuō)，各信號(hào)間的相互時(shí)序/相位關(guān)系與順序是非常重要的。如在圖2的示例中，控制信號(hào)與時(shí)間脈沖信號(hào)應(yīng)維持有一定的相位關(guān)系；同樣地，各綜合信號(hào)與時(shí)間脈沖信號(hào)間也應(yīng)維持一定的相位關(guān)系。
參考圖4，以接墊電路TCLK、TCTL與TCAD0-TCDA7上的時(shí)間脈沖信號(hào)、控制信號(hào)與綜合信號(hào)為例，圖4所示的就是這些信號(hào)之間理想的相互關(guān)系。圖4的橫軸為時(shí)間。在超速傳輸總線(xiàn)的規(guī)格中，1GHz的時(shí)間脈沖信號(hào)(圖4中標(biāo)記為T(mén)CLK)具有1000ps(1ps＝10(-12)秒)的周期，時(shí)間脈沖信號(hào)中每隔半個(gè)周期(500ps)的上升沿與下降沿可分別在控制信號(hào)(標(biāo)記為T(mén)CTL)與各個(gè)綜合信號(hào)(標(biāo)記為T(mén)CAD[7:0])中觸發(fā)一筆數(shù)據(jù)，故控制信號(hào)、綜合信號(hào)為2GHz的信號(hào)。如本領(lǐng)域技術(shù)人員所知，為了能夠觸發(fā)穩(wěn)定的信號(hào)/數(shù)據(jù)取樣，時(shí)間脈沖信號(hào)的上升沿與下降沿應(yīng)該要避開(kāi)控制信號(hào)/綜合信號(hào)的信號(hào)轉(zhuǎn)變處。如圖4所示，在理想狀況下，時(shí)間脈沖信號(hào)的上升沿/下降沿與控制/綜合信號(hào)的信號(hào)轉(zhuǎn)變處之間應(yīng)有1/4周期(也就是250ps)的時(shí)間差(也就是相位差)。當(dāng)然，在實(shí)際運(yùn)作時(shí)，時(shí)間脈沖信號(hào)與控制信號(hào)/綜合信號(hào)之間還是可以容忍一定程度的時(shí)序扭曲(skew)。例如，若時(shí)間脈沖信號(hào)的上升/下降沿與理想狀況下的上升/下降沿有50ps的時(shí)間差，則其時(shí)序扭曲程度應(yīng)該還在可容忍范圍之內(nèi)。但若時(shí)間脈沖信號(hào)的上升/下降沿與控制信號(hào)/綜合信號(hào)之間有異常的過(guò)度時(shí)序扭曲(例如，時(shí)間脈沖信號(hào)的上升/下降沿與理想狀況下的上升/下降沿之間存在100ps以上的時(shí)間差)，時(shí)間脈沖信號(hào)的上升/下降沿就會(huì)太接近控制信號(hào)/綜合信號(hào)的信號(hào)轉(zhuǎn)變處；這樣一來(lái)，就難以在總線(xiàn)上正確地傳遞信息。
在本發(fā)明中，當(dāng)傳輸電路36操作時(shí)，傳輸電路36應(yīng)該能依據(jù)上述描述而在時(shí)間脈沖信號(hào)/控制信號(hào)/綜合信號(hào)間維持適當(dāng)?shù)南嗷r(shí)序/相位。同理，接收電路38也應(yīng)該能依據(jù)適當(dāng)?shù)南嗷r(shí)序/相位進(jìn)行操作。因此，在對(duì)高速總線(xiàn)接口電路32的傳輸電路36/接收電路38進(jìn)行輸入輸出測(cè)試時(shí)，測(cè)試環(huán)境也不應(yīng)在傳輸電路/接收電路的各信號(hào)間引入額外的時(shí)間差(也就是時(shí)序扭曲)。若在對(duì)傳輸電路/接收電路進(jìn)行輸入輸出測(cè)試時(shí)，測(cè)試環(huán)境本身就會(huì)在各相關(guān)信號(hào)(也就是時(shí)間脈沖信號(hào)與控制信號(hào)/綜合信號(hào))中引入額外的時(shí)序扭曲，則就無(wú)法正確地反映傳輸電路/接收電路的操作情況，使測(cè)試失去意義。
由于本發(fā)明是以高速總線(xiàn)接口電路32內(nèi)的內(nèi)回路來(lái)構(gòu)筑測(cè)試環(huán)境，故本發(fā)明的測(cè)試環(huán)境能比較容易地考慮到各信號(hào)(時(shí)間脈沖信號(hào)、控制信號(hào)/綜合信號(hào))間的時(shí)序平衡，避免在各信號(hào)間引入不必要的時(shí)間差。相比較之下，若是以外接測(cè)試器在高速總線(xiàn)接口電路32之外(也就是在各輸入輸出接墊電路與總線(xiàn)連接之處)形成外回路來(lái)進(jìn)行輸入輸出測(cè)試，就非常容易在各信號(hào)間引入額外的時(shí)間差。如本領(lǐng)域技術(shù)人員所知，當(dāng)要傳輸高頻信號(hào)時(shí)，高頻信號(hào)會(huì)受信號(hào)傳輸路徑上的傳輸線(xiàn)效應(yīng)影響；若不同信號(hào)在長(zhǎng)度/特性具有差異的不同傳輸路徑上傳輸，就會(huì)在不同信號(hào)之間引入額外的時(shí)間差。因此，要利用外接電路來(lái)布置一個(gè)良好的高頻外回路測(cè)試環(huán)境是非常困難的。相比較之下，本發(fā)明在高速總線(xiàn)接口電路之內(nèi)就布置了內(nèi)回路測(cè)試架構(gòu)，故可盡量地減少內(nèi)回路傳輸路徑上的不良效應(yīng)，為高速總線(xiàn)的高頻輸入輸出信號(hào)提供較佳的測(cè)試環(huán)境。
圖5是本發(fā)明的電子裝置30在通常操作中的電路示意圖。當(dāng)輸入輸出測(cè)試結(jié)束且電子裝置30要正常地進(jìn)行通常操作時(shí)，多路復(fù)用模塊50會(huì)切斷內(nèi)回路(故在圖5中以虛線(xiàn)表示)，使接收電路38能正常地由各輸入接墊電路RCLK、RCTL與RCAD0-RCAD7接收由高速總線(xiàn)46傳來(lái)的時(shí)間脈沖信號(hào)/控制信號(hào)/綜合信號(hào)，而停止由內(nèi)回路接收傳輸電路36所發(fā)出的時(shí)間脈沖信號(hào)/控制信號(hào)/綜合信號(hào)。
總結(jié)來(lái)說(shuō)，與傳統(tǒng)的外接高頻輸入輸出測(cè)試技術(shù)相比較，本發(fā)明通過(guò)在電子裝置(例如芯片)的高速總線(xiàn)接口電路中設(shè)置內(nèi)回路，經(jīng)由高速總線(xiàn)接口電路中低頻核心電路的操作，利用內(nèi)回路來(lái)進(jìn)行高頻傳輸電路/接收電路的輸入輸出測(cè)試。因此，本發(fā)明能運(yùn)用低頻的測(cè)試環(huán)境來(lái)完成電子裝置的高頻輸入輸出測(cè)試，以降低測(cè)試的成本。本發(fā)明輸入輸出測(cè)試技術(shù)不僅能運(yùn)用于封裝完成的芯片，還能在芯片未切割、未封裝時(shí)就進(jìn)行早期的全功能輸入輸出測(cè)試，而進(jìn)一步節(jié)省了后續(xù)處理的時(shí)間與成本。另外要說(shuō)明的是，雖然圖2至圖5是以8位寬度(8位綜合數(shù)據(jù))超速傳輸總線(xiàn)規(guī)格的高速總線(xiàn)接口電路的形式說(shuō)明了本發(fā)明的實(shí)施情況，但本發(fā)明的精神可廣泛運(yùn)用于其它位寬度的超速總線(xiàn)接口電路(像是16位寬度的超速總線(xiàn))以及其它各種高速總線(xiàn)、高速網(wǎng)絡(luò)的接口輸入輸出測(cè)試，而不限于超速傳輸總線(xiàn)。
雖然以?xún)?yōu)選實(shí)施例在上述中披露了本發(fā)明，當(dāng)這些優(yōu)選實(shí)施例并非用以限定本發(fā)明的范圍，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍的前提下，可做各種的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍以本發(fā)明的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種芯片測(cè)試機(jī)制，用于測(cè)試該芯片的輸入輸出功能，其中該芯片一端連接有一高速總線(xiàn)，一端連接至少一低速總線(xiàn)，該芯片測(cè)試機(jī)制包括一核心電路，用于主控一數(shù)據(jù)信號(hào)存取的編碼/譯碼；以及一高速總線(xiàn)接口電路，連接在該核心電路與該高速總線(xiàn)之間，包含有一傳輸機(jī)制以及一接收機(jī)制，用于傳送該數(shù)據(jù)信號(hào)至該高速總線(xiàn)端，或接收由該高速總線(xiàn)端傳送過(guò)來(lái)的該數(shù)據(jù)信號(hào)；其中當(dāng)測(cè)試該芯片時(shí)，在該高速總線(xiàn)接口電路中建立一內(nèi)回路，使得一測(cè)試信號(hào)可由該高速總線(xiàn)接口電路的傳輸機(jī)制所傳輸，經(jīng)由該內(nèi)回路而由該高速總線(xiàn)接口電路的接收機(jī)制所接收。
2.如權(quán)利要求1所述的芯片測(cè)試機(jī)制，其中該高速總線(xiàn)接口電路包括一傳輸電路，連接至該核心電路，傳輸該數(shù)據(jù)信號(hào)至該高速總線(xiàn)以用于實(shí)現(xiàn)該高速總線(xiàn)接口電路的傳輸機(jī)制；以及一接收電路，連接至該核心電路，接收由該高速總線(xiàn)所傳送過(guò)來(lái)的該數(shù)據(jù)信號(hào)以用于實(shí)現(xiàn)該高速總線(xiàn)接口電路的接收機(jī)制。
3.如權(quán)利要求2所述的芯片測(cè)試機(jī)制，其中該接收電路包含有一多路復(fù)用模塊，用于控制該內(nèi)回路的連接，其中當(dāng)測(cè)試該芯片時(shí)，使該接收電路接收由該內(nèi)回路傳送過(guò)來(lái)的該測(cè)試信號(hào)；而當(dāng)正常操作該芯片時(shí)，使得該接收電路接收由該高速總線(xiàn)所傳送過(guò)來(lái)的該數(shù)據(jù)信號(hào)。
4.如權(quán)利要求3所述的芯片測(cè)試機(jī)制，其中該測(cè)試信號(hào)以及該數(shù)據(jù)信號(hào)都包含有一綜合信號(hào)，一控制信號(hào)以及一時(shí)間脈沖信號(hào)，其中該多路復(fù)用模塊包含有一第一多路復(fù)用器，用于切換該測(cè)試信號(hào)或該數(shù)據(jù)信號(hào)中的該綜合信號(hào)；一第二多路復(fù)用器，用于切換該測(cè)試信號(hào)或該數(shù)據(jù)信號(hào)中的該控制信號(hào)；以及一第三多路復(fù)用器，用于切換該測(cè)試信號(hào)或該數(shù)據(jù)信號(hào)中的該時(shí)間脈沖信號(hào)。
5.如權(quán)利要求2所述的芯片測(cè)試機(jī)制，其中該傳輸電路包含有一并行至串行電路，用以將由該核心電路所傳送過(guò)來(lái)的該數(shù)據(jù)信號(hào)轉(zhuǎn)換成該高速總線(xiàn)可接受的數(shù)據(jù)信號(hào)；而該接收電路包含有一串行至并行電路，用以將由該高速總線(xiàn)所傳送過(guò)來(lái)的數(shù)據(jù)信號(hào)轉(zhuǎn)換成該核心電路可接受的數(shù)據(jù)信號(hào)。
6.如權(quán)利要求5所述的芯片測(cè)試機(jī)制，其中該高速總線(xiàn)為一超速傳輸總線(xiàn)，該并行至串行電路將該核心電路提供的一64位-250MHz綜合信號(hào)轉(zhuǎn)換成一8位-2GHz綜合信號(hào)，一8位-250MHz控制信號(hào)轉(zhuǎn)換成一1位-2GHz的控制信號(hào)，一8位-250MHz時(shí)間脈沖信號(hào)轉(zhuǎn)換成一1位-1GHz的時(shí)間脈沖信號(hào)；而該串行至并行電路將由該高速總線(xiàn)傳送的一8位-2GHz綜合信號(hào)轉(zhuǎn)換成一64位-250MHz綜合信號(hào)，一1位-2GHz控制信號(hào)轉(zhuǎn)換成一8位-250MHz控制信號(hào)，一1位-1GHz時(shí)間脈沖信號(hào)轉(zhuǎn)換成一8位-250MHz的時(shí)間脈沖信號(hào)。
7.如權(quán)利要求1所述的芯片測(cè)試機(jī)制，其中由該低速總線(xiàn)端接收該測(cè)試信號(hào)，并比較所傳送與接收的該測(cè)試信號(hào)以判斷該芯片的操作是否正常。
8.如權(quán)利要求1所述的芯片測(cè)試機(jī)制，其中該芯片測(cè)試機(jī)制還包含有多個(gè)接墊電路，置于該高速總線(xiàn)接口電路以及該高速總線(xiàn)之間，用于收發(fā)數(shù)據(jù)信號(hào)。
9.一種芯片測(cè)試方法，用于測(cè)試一芯片的輸入輸出功能，其中該芯片一端連接一高速總線(xiàn)，一端連接至少一低速總線(xiàn)，該方法包括步驟在該芯片的傳輸機(jī)制與接收機(jī)制之間建立一內(nèi)回路；利用該芯片的傳輸機(jī)制傳送一測(cè)試信號(hào)；以及使該測(cè)試信號(hào)經(jīng)由該內(nèi)回路而由該芯片的接收機(jī)制所接收。
10.如權(quán)利要求9所述的芯片測(cè)試方法，其中利用一多路復(fù)用機(jī)制控制該內(nèi)回路路徑的連接，當(dāng)測(cè)試該芯片時(shí)，該多路復(fù)用機(jī)制激活該內(nèi)回路的連接；而當(dāng)正常操作該芯片時(shí)，該多路復(fù)用機(jī)制中止該內(nèi)回路的連接，使該芯片的傳輸機(jī)制可傳送數(shù)據(jù)信號(hào)至該高速總線(xiàn)端，該芯片的接收機(jī)制可通過(guò)該高速總線(xiàn)端接收數(shù)據(jù)信號(hào)。
11.如權(quán)利要求9所述的芯片測(cè)試方法，其中該測(cè)試信號(hào)包含有一綜合信號(hào)，一控制信號(hào)以及一時(shí)間脈沖信號(hào)。
12.如權(quán)利要求9所述的芯片測(cè)試方法，其中由該低速總線(xiàn)端接收該測(cè)試信號(hào)；并在該低速總線(xiàn)端比較所傳送與接收的該測(cè)試信號(hào)，以判斷該芯片的操作是否正常。
13.如權(quán)利要求12所述的芯片測(cè)試方法，其中該高速總線(xiàn)為一超速傳輸總線(xiàn)。
全文摘要
本發(fā)明涉及一種芯片測(cè)試機(jī)制與相關(guān)方法。本發(fā)明在芯片的高速總線(xiàn)的接口電路內(nèi)建立內(nèi)部的內(nèi)回路；當(dāng)要為芯片進(jìn)行輸入輸出測(cè)試時(shí)，使該高速總線(xiàn)接口電路發(fā)出信息并經(jīng)由內(nèi)回路接收本身所發(fā)出的信息，以此來(lái)驗(yàn)證芯片的輸入輸出功能與時(shí)序。由于本發(fā)明通過(guò)內(nèi)回路來(lái)進(jìn)行芯片的輸入輸出測(cè)試，故本發(fā)明不需使用昂貴的外接高頻測(cè)試器即可進(jìn)行全功能的高頻輸入輸出測(cè)試，因此可大幅節(jié)省測(cè)試成本，也能真正測(cè)試芯片在通常高頻操作下的情況；此外，本發(fā)明還可在晶圓階段就直接進(jìn)行全功能輸入輸出測(cè)試。
文檔編號(hào)G01R31/3185GK1928575SQ20061013610
公開(kāi)日2007年3月14日 申請(qǐng)日期2006年10月11日 優(yōu)先權(quán)日2006年10月11日
發(fā)明者蘇俊源 申請(qǐng)人:威盛電子股份有限公司