本發(fā)明涉及集成電路器件，更具體地，涉及形成FinFET柵極氧化物的方法。

背景技術：

半導體集成電路(IC)工業(yè)已經經歷了快速增長。在IC演化過程中，功能密度(定義為每芯片面積的互連器件的數量)已經普遍增大，而幾何尺寸(即，可以使用制造工藝產生的最小組件(或線))已經減小。按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。但是這種按比例縮小增加了處理和制造IC的復雜性。為了實現這些進步，需要IC制造中的類似的發(fā)展。

例如，隨著半導體IC工業(yè)在追求更高的器件密度、更高的性能和更低的成本的過程中進入納米技術工藝節(jié)點，來自制造和設計的挑戰(zhàn)已經引起了諸如鰭式場效應晶體管(FinFET)的三維(3D)器件的發(fā)展。然而，現有的FinFET器件和制造FinFET器件的方法不是在所有方面都已完全令人滿意。

技術實現要素：

本發(fā)明的實施例提供了一種半導體器件，包括：半導體鰭，具有頂面、鄰近所述頂面的第一側表面和設置在所述第一側表面下方并且鄰近所述第一側表面的第二側表面；第一氮化硅基層，外圍包圍所述第二側表面；襯墊氧化物層，設置為與所述第一氮化硅基層共形；第二氮化硅基層，設置為與所述襯墊氧化物層共形；以及柵極氧化物層，設置為與所述頂面和所述第一側表面共形。

本發(fā)明的另一實施例提供了一種用于形成半導體器件的方法，包括： 使半導體襯底凹進以在所述半導體襯底中形成多個隔離區(qū)域，并且在所述隔離區(qū)域之間和所述隔離區(qū)域的頂面上方形成至少一個半導體鰭，其中，所述至少一個半導體鰭具有頂面、鄰近所述頂面的第一側表面和形成在所述第一側表面下方并且鄰近所述第一側表面的第二側表面；形成與所述至少一個半導體鰭共形的第一氮化硅基層；形成與所述第一氮化硅基層共形的襯墊氧化物層；形成與所述襯墊氧化物層共形的第二氮化硅基層；在所述隔離區(qū)域上形成多個溝槽隔離結構以外圍包圍所述第二側表面上的所述第二氮化硅基層；以及將所述頂面和所述第一側表面上的所述第一氮化硅基層和所述第二氮化硅基層轉化成柵極氧化物層。

本發(fā)明的又一實施例提供了一種用于形成半導體器件的方法，包括：使半導體襯底凹進以在所述半導體襯底中形成多個隔離區(qū)域，并且在所述隔離區(qū)域之間和所述隔離區(qū)域的頂面上方形成至少一個半導體鰭；形成與所述至少一個半導體鰭共形的襯墊氧化物層；形成與所述至少一個半導體鰭共形并且位于所述至少一個半導體鰭和所述襯墊氧化物層之間的第一氮化硅基層；形成與所述襯墊氧化物層共形的第二氮化硅基層；形成隔離層以覆蓋所述第二氮化硅基層并且填充所述隔離區(qū)域；在所述隔離層上實施退火操作；平坦化所述隔離層以暴露所述至少一個半導體鰭的頂面上的所述第二氮化硅基層；使所述隔離層凹進以在所述隔離區(qū)域上形成多個溝槽隔離結構，其中，使所述隔離層凹進的操作包括暴露所述至少一個半導體鰭的第一側表面上的所述第二氮化硅基層以及形成所述溝槽隔離結構以外圍包圍所述至少一個半導體鰭的第二側表面上的所述第二氮化硅基層，其中，所述第一側表面形成為鄰近所述至少一個半導體鰭的所述頂面，并且所述第二側表面形成在所述第一側表面下方并且鄰近所述第一側表面；將所述頂面和所述第一側表面上的所述第一氮化硅基層和所述第二氮化硅基層轉化成柵極氧化物層。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各個方面。應該指出，根據工業(yè)中的標準實踐，各個部件未按比例繪制。實際上， 為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是根據各個實施例的半導體器件的示意性截面圖。

圖2A至圖2G是根據各個實施例的示出用于制造半導體器件的方法的中間階段的示意性截面圖。

圖3是根據各個實施例的用于制造半導體器件的方法的流程圖。

具體實施方式

以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。

此處所使用的術語只用于描述具體的實施例，不用于限制附加聲明。例如，除非另有限制，單一形式的術語“一”或“這”也可以表示復數形式?！暗谝弧焙汀暗诙敝惖男g語用于描述不同的器件、區(qū)域和層等，雖然這些術語只用于從另一個器件、另一個區(qū)域和另一個層中區(qū)分一個器件、一個區(qū)域和一個層。因此，在不背離本發(fā)明主題精神的情況下，第一區(qū)域可以被稱為第二區(qū)域，其它的可通過類比推理。此外，本發(fā)明可在各個實施例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。此處所使用的術語“和/或”包括一個或多個相關聯列項目的任何和所有組合。

在用于制造FinFET器件的典型工藝中，在隔離氧化物層的高溫退火工藝和鰭凹槽蝕刻工藝期間，由硅形成的半導體鰭將經受硅損耗，因此導致半導體鰭的頂部的較小的臨界尺寸和差的鰭臨界尺寸均勻性，并且降低FinFET器件的性能。此外，半導體鰭有可能受到熱應力效應和/或薄膜應力的損壞。再者，由于半導體鰭的硅損耗，柵極氧化物層與半導體鰭具有差的一致性，并且在半導體鰭的底部，柵極氧化物層的厚度較薄，因而在半導體鰭的底部很可能發(fā)生泄漏。

本發(fā)明的實施例是為了提供一種半導體器件和用于制造半導體器件的方法，其中，分別形成與半導體鰭和襯墊氧化物層共形的第一氮化硅基層和第二氮化硅基層，襯墊氧化物層與第一氮化硅基層共形。在隨后的對隔離層實施的高溫退火工藝和鰭凹槽蝕刻工藝期間，第二氮化硅基層能防止半導體鰭受到損耗，從而使得可以保持半導體鰭的頂部的臨界尺寸和提高半導體鰭的臨界尺寸均勻性，從而增強了半導體器件的性能。除了半導體鰭在高溫退火工藝和鰭凹槽蝕刻工藝期間不受到損耗之外，外圍包圍半導體鰭的第一氮化硅基層消除了硅的定向效應，并且第一氮化硅基層和第二氮化硅基層轉化成柵極氧化物層，從而使得柵極氧化物層可以具有良好的均勻性和一致性，從而防止了半導體器件的泄漏，并且進一步增強了半導體器件的性能。此外，在半導體鰭的底部上保留第一氮化硅基層和第二氮化硅基層，并且第一氮化硅基層和第二氮化硅基層具有比襯墊氧化物層更大的結構強度，從而維持半導體鰭并且抵抗熱應力和/或薄膜應力。

圖1是根據各個實施例的半導體器件的示意性截面圖。在一些實施例中，半導體器件100是FinFET器件。如圖1所示，半導體器件100包括半導體鰭102、第一氮化硅基層104、襯墊氧化物層106、第二氮化硅基層108和柵極氧化物層110。在一些實例中，通過使襯底112凹進形成半導體鰭102，并且因此半導體鰭102突出于半導體襯底112的凹進表面114，并且半導體鰭102和半導體襯底112由相同的材料形成。半導體襯底112和半導體鰭102可以由單晶半導體材料或化合物半導體材料組成。例如，硅、鍺或玻璃可以用作半導體襯底112和半導體鰭102的材料。在一些示例性實例中，半導體襯底112和半導體鰭102都由硅組成。

再次參照圖1，半導體鰭102具有頂面116、第一側表面118和第二側表面120。頂面116位于半導體鰭102的頂部上。第一側表面118鄰近和連接至頂面116，并且外圍包圍頂面116。第二側表面120設置在第一側表面118下方，并且鄰近和連接至第一側表面118。

如圖1所示，第一氮化硅基層104設置在半導體鰭102的第二側表面120上以外圍包圍第二側表面120。第一氮化硅基層104可以設置為與半導體鰭102的第二側表面120共形。在一些實例中，第一氮化硅基層104包 括氮化硅層或氮氧化硅層。在一些示例性實例中，第一氮化硅基層104的氮濃度在從約1E19原子/cm³至約5E21原子/cm³的范圍內。

襯墊氧化物層106設置在第一氮化硅基層104上且與第一氮化硅基層104共形，并且外圍包圍第一氮化硅基層104。第一氮化硅基層104設置在半導體鰭102的第二側表面120和襯墊氧化物層106之間。在一些實例中，襯墊氧化物層106包括氧化硅層。例如，襯墊氧化物層106的厚度在從約20埃至約60埃的范圍內。

第二氮化硅基層108設置在襯墊氧化物層106上且與襯墊氧化物層106共形，并且外圍包圍襯墊氧化物層106。在一些實例中，第二氮化硅基層108包括氮化硅層、氮氧化硅層或碳氮氧化硅層。在一些示例性實例中，第二氮化硅基層108的氮濃度在從約1E19原子/cm³至約5E21原子/cm³的范圍內。

柵極氧化物層110設置在半導體鰭102的頂面116和第一側表面118上并且與半導體鰭102的頂面116和第一側表面118共形以外圍包圍頂面116和第一側表面118。在一些實例中，柵極氧化物層110包括氧化硅層。在某些實例中，柵極氧化物層110的厚度T1等于第一氮化硅基層104的厚度T2、襯墊氧化物層106的厚度T3和第二氮化硅基層108的厚度T4的組合。

在一些實例中，如圖1所示，半導體器件100還包括各個溝槽隔離結構122。溝槽隔離結構122可以外圍包圍第二氮化硅基層108。例如，每個溝槽隔離結構122可以是淺溝槽隔離(STI)結構。在一些實例中，溝槽隔離結構122包括諸如二氧化硅層的介電層。

隨著形成與襯墊氧化物層106共形的第二氮化硅基層108，在溝槽隔離結構122的高溫退火工藝和用于形成溝槽隔離結構122的隔離層的凹槽蝕刻工藝期間，可以防止半導體鰭102的損耗，從而使得可以保持半導體鰭102的頂部的臨界尺寸并且提高半導體鰭102的臨界尺寸均勻性，從而增強半導體器件100的性能。除了在高溫退火工藝和鰭凹槽蝕刻工藝期間不損耗半導體鰭102之外，外圍包圍半導體鰭102的第一氮化硅基層104消除了硅的定向效應，并且第一氮化硅基層104和第二氮化硅基層108轉 化為柵極氧化物層110，從而使得柵極氧化物層110可以具有良好的均勻性和一致性，從而防止半導體器件100的泄漏，并且進一步增強半導體器件100的性能。此外，在半導體鰭102的底部上保留第一氮化硅基層104和第二氮化硅基層108，并且第一氮化硅基層104和第二氮化硅基層108具有比襯墊氧化物層106更大的結構強度，從而使得第一氮化硅基層104和第二氮化硅基層108維持半導體鰭102和抵抗熱應力和/或薄膜應力，從而增加了半導體器件100的工藝良率。

圖2A至圖2G是根據各個實施例的示出用于制造半導體器件的方法的中間階段的示意性截面圖。如圖2A所示，提供半導體襯底200，并且使半導體襯底200凹進以限定半導體襯底200中的有源區(qū)域202。在使半導體襯底200凹進的操作中，去除部分半導體襯底200以形成半導體襯底200中的各個隔離區(qū)域204以及位于隔離區(qū)域204之間并且位于隔離區(qū)域204的頂面208上方的至少一個半導體鰭206。在一些實例中，如圖2A所示，在使半導體襯底200凹進的操作中形成各個半導體鰭206。在這些實例中，每個半導體鰭206由部分半導體襯底200組成，從而使得半導體鰭206由與半導體襯底200相同的材料形成。半導體襯底200和半導體鰭206可以由單晶半導體材料或化合物半導體材料組成。在一些實例中，硅、鍺或玻璃可以用作半導體襯底200和半導體鰭206的材料。在一些示例性實例中，半導體襯底200和半導體鰭206都由硅形成。

在某些實例中，在使半導體襯底200凹進的操作之前，在半導體襯底200上依次毯狀形成墊氧化物層210和硬掩模層212。例如，可以使用熱氧化技術形成墊氧化物層210，并且可以使用諸如化學汽相沉積(CAD)技術的沉積技術形成硬掩模層212。在一些示例性實例中，墊氧化物層210形成為包括氧化硅層，并且硬掩模層212形成為包括氮化硅層。如圖2A所示，使半導體襯底200凹進的操作包括去除位于隔離區(qū)域204的頂面208上的部分硬掩模層212、部分墊氧化物層210和部分半導體襯底200。在這些實例中，每個半導體鰭206都由依次堆疊的部分半導體襯底200、部分墊氧化物層210和部分硬掩模層212組成。

再次參照圖2A，每個半導體鰭206都具有頂面214、第一側表面216 和第二側表面218。頂面214位于半導體鰭206的頂部上。第一側表面216鄰近和連接至頂面214，并且外圍包圍頂面214。第二側表面218形成在第一側表面216下方，并且鄰近和連接至第一側表面216。

如圖2B所示，在每個半導體鰭206的頂面214，第一側表面216和第二側表面218上形成第一氮化硅基層220，并且第一氮化硅基層220與每個半導體鰭206共形。在一些實例中，形成第一氮化硅基層220的操作包括由氮化硅或氮氧化硅形成第一氮化硅基層220。例如，形成第一氮化硅基層220的操作可以包括形成氮濃度在從約1E19原子/cm³至約5E21原子/cm³的范圍內的第一氮化硅基層220。例如，使用快速熱氧化技術或原位蒸汽生成技術在第一氮化硅基層220上形成與第一氮化硅基層220共形的襯墊氧化物層222，并且襯墊氧化物層222外圍包圍第一氮化硅基層220?？梢允褂弥T如化學汽相沉積技術的沉積技術實施形成襯墊氧化物層222的操作。在一些實例中，襯墊氧化物層222形成為包括氧化硅層。

在一些實例中，在形成第一氮化硅基層220的操作之前實施形成襯墊氧化物層222的操作。在這些實例中，首先在每個半導體鰭206的頂面214，第一側表面216和第二側表面218上形成襯墊氧化物層222，并且襯墊氧化物層222與每個半導體鰭206共形。例如，形成襯墊氧化物層222的操作可以包括形成厚度在從約20埃至約60埃的范圍內的襯墊氧化物層222。之后，使用例如退火工藝形成與每個半導體鰭206共形并且位于半導體鰭206和襯墊氧化物層222之間的第一氮化硅基層220。在一些示例性實例中，實施退火工藝以形成第一氮化硅基層220包括將包括NO和/或N₂O的反應氣體引入工藝室以形成第一氮化硅基層220，以及將工藝室的工藝溫度控制在約900攝氏度和約1050攝氏度之間。在退火工藝中，NO和N₂O被分解成氮離子和氧離子，并且氮離子穿過襯墊氧化物層222以與半導體鰭206的材料反應，從而在半導體鰭206和襯墊氧化物層222之間形成第一氮化硅基層220。

如圖2C所示，在每個半導體鰭206的襯墊氧化物層222上形成第二氮化硅基層224，并且第二氮化硅基層224與襯墊氧化物層222共形。形成第二氮化硅基層224的操作可以包括由氮化硅、氮氧化硅或碳氮氧化硅形 成第二氮化硅基層224。例如，形成第二氮化硅基層224的操作可以包括形成氮濃度在從約1E19原子/cm³至約5E21原子/cm³的范圍內的第二氮化硅基層224。

在一些實例中，在形成第一氮化硅基層220的操作和形成襯墊氧化物層222的操作之后實施形成第二氮化硅基層224的操作。例如，可以使用退火工藝實施形成第二氮化硅基層224的操作。在一些示例性實例中，實施退火工藝以形成第二氮化硅基層224包括將包括NH₃的反應氣體引入工藝室以形成第二氮化硅基層224，以及將工藝室的工藝溫度控制在約900攝氏度和約1050攝氏度之間。在退火工藝中，NH₃被分解成氮離子和氫離子，并且氮離子與襯墊氧化物層222反應，以在襯墊氧化物層222上形成與襯墊氧化物層222共形的第二氮化硅基層224。

首先參照圖2F，在隔離區(qū)域204上形成各個溝槽隔離結構226以外圍包圍每個半導體鰭206的第二側表面218上的第二氮化硅基層224。在一些實例中，如圖2D所示，形成溝槽隔離結構226的操作包括形成隔離層228以覆蓋第二氮化硅基層224并且填充隔離區(qū)域204。隔離層228形成為覆蓋半導體鰭206。例如，可以使用諸如高密度等離子體化學汽相沉積(HDP-CVD)技術的化學汽相沉積技術實施形成隔離層228的操作。在一些示例性實例中，隔離層228形成為包括氧化硅層。

在形成隔離層228的操作之后，可以對隔離層228可選擇地實施退火操作以使隔離層228致密。由于第二氮化硅基層224設置為與襯墊氧化物層222共形，在對隔離層228實施的高溫退火操作期間，第二氮化硅基層224能防止每個半導體鰭206受到損耗，從而使得能保持每個半導體鰭206的頂部的臨界尺寸，從而提高半導體鰭206的臨界尺寸均勻性。

如圖2E所示，平坦化隔離層228以暴露半導體鰭206的頂面214上的第二氮化硅基層224。例如，可以使用化學機械拋光(CMP)技術實施平坦化隔離層228的操作。在一些實例中，在平坦化隔離層228的操作之后，可以使用注入技術在半導體襯底200內可選擇地形成各個阱。

如圖2F所示，使隔離層228凹進以在隔離區(qū)域204上形成溝槽隔離結構226。可以使用諸如各向異性蝕刻技術的蝕刻技術實施使隔離層228凹 進的操作。使隔離層228凹進的操作包括去除部分隔離層228以暴露每個半導體鰭206的第一側表面216上的第二氮化硅基層224并且形成溝槽隔離結構226以外圍包圍每個半導體鰭206的第二側表面218上的第二氮化硅基層224。

設置為與襯墊氧化物層222共形的第二氮化硅基層224可在使隔離層228凹進的操作期間防止每個半導體鰭206受到損耗，從而使得能有效保持每個半導體鰭206的頂部的臨界尺寸，從而進一步提高半導體鰭206的臨界尺寸均勻性。

如圖2G所示，每個半導體鰭206的頂面214和第一側表面216上的第二氮化硅基層224和第一氮化硅基層220轉化為柵極氧化物層230以完成半導體器件232的形成。在一些示例性實例中，將每個半導體鰭206的頂面214和第一側表面216上的第二氮化硅基層224和第一氮化硅基層220轉化成柵極氧化物層230的操作包括將第二氮化硅基層224和第一氮化硅基層220轉化成氧化硅。在一些實例中，將每個半導體鰭206的頂面214和第一側表面216上的第二氮化硅基層224和第一氮化硅基層220轉化成柵極氧化物層230的操作包括將反應氣體引入工藝室以形成柵極氧化物層230，其中，反應氣體包括O₂和重量百分比為0.5％至33％的H₂。轉化第二氮化硅基層224和第一氮化硅基層220的操作還可以包括將工藝室的工藝溫度控制在約500攝氏度和950攝氏度之間，以及將工藝室的工藝壓力控制在約2托和約100托之間?？梢酝ㄟ^將微波頻率的射頻電磁能量施加至工藝室來實施轉化第二氮化硅基層224和第一氮化硅基層220的操作。

在轉化第二氮化硅基層224和第一氮化硅基層220的操作中，反應氣體O₂在高工藝溫度下被分解為單原子氧，每個半導體鰭206的頂面214和第一側表面216上的第二氮化硅基層224和第一氮化硅基層220被單原子氧再氧化，從而使得第二氮化硅基層224和第一氮化硅基層220轉化成氧化硅層。當第二氮化硅基層224和第一氮化硅基層220轉化成氧化硅層時，因為所有氧化硅層和襯墊氧化物層222的材料都是氧化硅，所以氧化硅層與每個半導體鰭206的頂面214和第一側表面216上的襯墊氧化物層222一體化以形成柵極氧化物層230。

在將第二氮化硅基層224和第一氮化硅基層220轉化成柵極氧化物層230的操作之后，第二氮化硅基層224和第一氮化硅基層220保留在每個半導體鰭206的底部上，并且第二氮化硅基層224和第一碳化硅基層220具有比襯墊氧化物層222更大的結構強度，從而使得維持半導體鰭206，從而抵抗熱應力和/或薄膜應力。此外，在高溫退火操作和凹進操作期間，半導體鰭206未受到損耗，并且第一氮化硅基層220和第二氮化硅基層224轉化成柵極氧化物層230，從而使得柵極氧化物層230可以具有良好的均勻性和一致性，從而防止半導體器件232的泄漏，并且進一步增強半導體器件232的性能。

參照圖3與圖2A至圖2G，圖3是根據各個實施例的用于制造半導體器件的方法的流程圖。方法開始于操作300，其中，使半導體襯底200凹進以限定半導體襯底200中的有源區(qū)域202。如圖2A所示，使半導體襯底200凹進的操作包括去除部分半導體襯底200以在半導體襯底200中形成各個隔離區(qū)域204，并且在隔離區(qū)域204之間和隔離區(qū)域204的頂面208上方形成至少一個半導體鰭206。在圖2A中示出的實例中，形成了多個半導體鰭206。在實例中，每個半導體鰭206都由部分半導體襯底200組成。半導體襯底200和半導體鰭206可以由單晶半導體材料或化合物半導體材料組成。在一些示例性實例中，半導體襯底200和半導體鰭206都由硅形成。

在一些示例性實例中，在使半導體襯底200凹進的操作之前，依次在半導體襯底200上毯狀形成墊氧化物層210和硬掩模層212?？梢允褂脽嵫趸夹g將墊氧化物層210形成為包括氧化硅層，并且可以使用例如化學汽相沉積技術將硬掩模層212形成為包括氮化硅層。如圖2A所示，使半導體襯底200凹進的操作包括去除位于隔離區(qū)域204的頂面208上的部分硬掩模層212、部分墊氧化物層210和部分半導體襯底200。因此，每個半導體鰭206都由依次堆疊的部分半導體襯底200、部分墊氧化物層210和部分硬掩模層212組成。

如圖2A所示，每個半導體鰭206具有頂面214，第一側表面216和第二側表面218。頂面214位于半導體鰭206的頂部上。第一側表面216鄰 近和連接至頂面214并且外圍包圍頂面214。在第一側表面216下方形成的第二側表面218鄰近和連接至第一側表面216。

在操作302中，如圖2B所示，在每個半導體鰭206的頂面214，第一側表面216和第二側表面218上形成第一氮化硅基層220，并且第一氮化硅基層220與每個半導體鰭206共形。在一些實例中，形成第一氮化硅基層220的操作包括由氮化硅或氮氧化硅形成第一氮化硅基層220。例如，形成第一氮化硅基層220的操作可以包括形成氮濃度在從約1E19原子/cm³至約5E21原子/cm³的范圍內的第一氮化硅基層220。

在操作304中，如圖2B所示，例如，使用快速熱氧化技術、原位蒸汽生成技術或沉積技術在每個半導體鰭206的頂面214、第一側表面216和第二側表面218上形成襯墊氧化物層222，并且襯墊氧化物層222與每個半導體鰭206共形。在一些示例性實例中，襯墊氧化物層222由氧化硅形成。

在一些實例中，在形成第一氮化硅基層220的操作之前實施形成襯墊氧化物層222的操作。在這些實例中，襯墊氧化物層222首先在每個半導體鰭206的頂面214、第一側表面216和第二側表面218上形成并且與每個半導體鰭206共形。例如，形成襯墊氧化物層222的操作可以包括形成厚度在從約20埃至約60埃的范圍內的襯墊氧化物層222。之后，使用例如退火工藝形成與每個半導體鰭206共形并且位于半導體鰭206和襯墊氧化物層222之間的第一氮化硅基層220。在一些示例性實例中，實施退火工藝以形成第一氮化硅基層220包括將包括NO和/或N₂O的反應氣體引入工藝室以形成第一氮化硅基層220，以及將工藝室的工藝溫度控制在約900攝氏度和約1050攝氏度之間。在退火工藝中，NO和N₂O被分解成氮離子和氧離子，并且氮離子穿過襯墊氧化物層222以與半導體鰭206的材料反應，從而在半導體鰭206和襯墊氧化物層222之間形成第一氮化硅基層220。

在操作306中，如圖2C所示，使用例如退火工藝在每個半導體鰭206的襯墊氧化物層222上形成與襯墊氧化物層222共形的第二氮化硅基層224。形成第二氮化硅基層224的操作可以包括由氮化硅、氮氧化硅或碳氮氧化硅形成第二氮化硅基層224。例如，形成第二氮化硅基層224的操作可以 包括形成氮濃度在從約1E19原子/cm³至約5E21原子/cm³的范圍內的第二氮化硅基層224。

在一些示例性實例中，實施退火工藝以形成第二氮化硅基層224包括將包括NH₃的反應氣體引入工藝室以形成第二氮化硅基層224，以及將工藝室的工藝溫度控制在約900攝氏度和約1050攝氏度之間。在退火工藝中，NH₃被分解成氮離子和氫離子，并且氮離子與襯墊氧化物層222反應，以在襯墊氧化物層222上形成與襯墊氧化物層222共形的第二氮化硅基層224。

在操作308中，如圖2F所示，在隔離區(qū)域204上形成各個溝槽隔離結構226以外圍包圍每個半導體鰭206的第二側表面218上的第二氮化硅基層224。在一些實例中，如圖2D所示，形成溝槽隔離結構226的操作包括使用例如高密度等離子體化學汽相沉積技術形成隔離層228以覆蓋第二氮化硅基層224和半導體鰭206并且填充隔離區(qū)域204。在一些示例性實例中，隔離層228由氧化硅形成。

在形成隔離層228之后，可以對隔離層228可選擇地實施退火操作以使隔離層228致密。如圖2E所示，例如，使用化學機械拋光技術平坦化隔離層228以暴露半導體鰭206的頂面214上的第二氮化硅基層224。在一些實例中，在平坦化隔離層228的操作之后，可以使用注入技術在半導體襯底200內可選擇地形成各個阱。

如圖2F所示，例如，使用各向異性蝕刻技術使隔離層228凹進以在隔離區(qū)域204上形成溝槽隔離結構226。使隔離層228凹進的操作包括去除部分隔離層228以暴露每個半導體鰭206的第一側表面216上的第二氮化硅層224并且形成溝槽隔離結構226以外圍包圍每個半導體鰭206的第二側表面218上的第二氮化硅層224。

在操作310中，如圖2G所示，將每個半導體鰭206的頂面214和第一側表面216上的第二氮化硅基層224和第一氮化硅基層220轉化成柵極氧化物層230以完成半導體器件232的形成。在一些示例性實例中，轉化第二氮化硅基層224和第一氮化硅基層220的操作包括將第二氮化硅基層224和第一氮化硅基層220轉化成氧化硅。在一些實例中，轉化每個半導體鰭206的頂面214和第一側表面216上的第二氮化硅基層224和第一氮化硅 基層220的操作包括將反應氣體引入工藝室以形成柵極氧化物層230，其中，反應氣體包括O₂和重量百分比為0.5％至33％的H₂。轉化第二氮化硅基層224和第一氮化硅基層220的操作還可以包括將工藝室的工藝溫度控制在約500攝氏度和約950攝氏度之間，以及將工藝室的工藝壓力控制在約2托和約100托之間。可以通過將微波頻率的射頻電磁能量施加至工藝室來實施轉化第二氮化硅基層224和第一氮化硅基層220的操作。

在轉化第二氮化硅基層224和第一氮化硅基層220的操作中，反應氣體O₂在高工藝溫度下被分解成單原子氧，第二氮化硅基層224和第一氮化硅基層220被單原子氧再氧化，從而使得第二氮化硅基層224和第一氮化硅基層220轉化成氧化硅層。當第二氮化硅基層224和第一氮化硅基層220轉化為氧化硅層時，氧化硅層與每個半導體鰭206的頂面214和第一側表面216上的襯墊氧化物層222一體化以形成柵極氧化物層230。

根據實施例，本發(fā)明公開了一種半導體器件。該半導體器件包括半導體鰭、第一氮化硅基層、襯墊氧化物層、第二氮化硅基層和柵極氧化物層。該半導體鰭具有頂面，鄰近頂面的第一側表面和設置在第一側表面下方并且鄰近第一側表面的第二側表面。第一氮化硅基層外圍包圍半導體鰭的第二側表面。襯墊氧化物層設置為與第一氮化硅基層共形。第二氮化硅基層設置為與襯墊氧化物層共形。柵極氧化物層設置為與半導體鰭的頂面和第一側表面共形。

在上述半導體器件中，還包括外圍包圍所述第二氮化硅基層的多個溝槽隔離結構。

在上述半導體器件中，其中，所述第一氮化硅基層包括氮化硅層或氮氧化硅層。

在上述半導體器件中，其中，所述第一氮化硅基層的氮濃度在從1E19原子/cm³至5E21原子/cm³的范圍內。

在上述半導體器件中，其中，所述第二氮化硅基層包括氮化硅層、氮氧化硅層或碳氮氧化硅層。

在上述半導體器件中，其中，所述第二氮化硅基層的氮濃度在從1E19原子/cm³至5E21原子/cm³的范圍內。

在上述半導體器件中，其中，所述柵極氧化物層包括氧化硅層。

根據另一實施例，本發(fā)明公開了一種用于制造半導體器件的方法。在該方法中，使半導體襯底凹進以在半導體襯底中形成各個隔離區(qū)域并且在隔離區(qū)域之間和隔離區(qū)域的頂面上方形成至少一個半導體鰭。該至少一個半導體鰭具有頂面，鄰近頂面的第一側表面和形成在第一側表面下方并且鄰近第一側表面的第二側表面。第一氮化硅基層形成為與半導體鰭共形。襯墊氧化物層形成為與半導體鰭的第一氮化硅基層共形。第二氮化硅基層形成為與襯墊氧化物層共形。在隔離區(qū)域上形成各個溝槽隔離結構以外圍包圍半導體鰭的第二側表面上的第二氮化硅基層。頂面和第一側表面上的第一氮化硅基層和第二氮化硅基層轉化成柵極氧化物層。

在上述方法中，其中，使用快速熱氧化技術或原位蒸汽生成技術實施形成所述襯墊氧化物層的操作。

在上述方法中，其中，形成所述襯墊氧化物層的操作包括形成厚度在從20埃至60埃的范圍內的所述襯墊氧化物層。

在上述方法中，其中，在形成所述第一氮化硅基層的操作之前實施形成所述襯墊氧化物層的操作，并且使用退火工藝實施形成所述第一氮化硅基層的操作，其中，所述退火工藝包括：將反應氣體引入工藝室，其中，所述反應氣體包括NO和/或N₂O；以及將所述工藝室的工藝溫度控制在900攝氏度和1050攝氏度之間。

在上述方法中，其中，形成所述第一氮化硅基層的操作包括形成氮濃度在從1E19原子/cm³至5E21原子/cm³的范圍內的所述第一氮化硅基層。

在上述方法中，其中，在形成所述第一氮化硅基層的操作和形成所述襯墊氧化物層的操作之后實施形成所述第二氮化硅基層的操作，并且使用退火工藝實施形成所述第二氮化硅基層的操作，其中，所述退火工藝包括：將反應氣體引入工藝室，其中，所述反應氣體包括NH₃；以及將所述工藝室的工藝溫度控制在900攝氏度和1050攝氏度之間。

在上述方法中，其中，形成所述第二氮化硅基層的操作包括形成氮濃度在從1E19原子/cm³至5E21原子/cm³的范圍內的所述第二氮化硅基層。

在上述方法中，其中，形成所述第一氮化硅基層的操作包括由氮化硅 或氮氧化硅形成所述第一氮化硅基層；以及形成所述第二氮化硅基層的操作包括由氮化硅、氮氧化硅或碳氮氧化硅形成所述第二氮化硅基層。

在上述方法中，其中，將所述頂面和所述第一側表面上的所述第一氮化硅基層和所述第二氮化硅基層轉化成柵極氧化物層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括O₂和重量百分比為0.5％至33％的H₂；以及將所述工藝室的工藝溫度控制在500攝氏度和950攝氏度之間；將所述工藝室的工藝壓力控制在2托和100托之間；以及將微波頻率的射頻電磁能量施加至所述工藝室。

根據另一個實施例，本發(fā)明公開了一種用于制造半導體器件的方法。在該方法中，使半導體襯底凹進以在半導體襯底中形成各個隔離區(qū)域并且在隔離區(qū)域之間和隔離區(qū)域的頂面上方形成至少一個半導體鰭。襯墊氧化物層形成為與半導體鰭共形。第一氮化硅基層形成為與半導體鰭共形并且位于半導體鰭和襯墊氧化物層之間。第二氮化硅基層形成為與襯墊氧化物層共形。形成隔離層以覆蓋第二氮化硅基層并且填充隔離區(qū)域。對該隔離層實施退火工藝。平坦化該隔離層以暴露半導體鰭的頂面上的第二氮化硅基層。使該隔離層凹進以在隔離區(qū)域上形成各個溝槽隔離結構。使該隔離層凹進的操作包括暴露半導體鰭的第一側表面上的第二氮化硅基層以及形成溝槽隔離結構以外圍包圍半導體鰭的第二側表面上的第二氮化硅基層。該第一側表面形成為鄰近半導體鰭的頂面，并且在第一側表面下方形成鄰近第一側表面的第二側表面。該頂面和該第一側表面上的第一氮化硅基層和第二氮化硅基層轉化成柵極氧化物層。

在上述方法中，其中，在形成所述第一氮化硅基層的操作之前實施形成所述襯墊氧化物層的操作，并且使用退火工藝實施形成所述第一氮化硅基層的操作，其中，所述退火工藝包括：將反應氣體引入工藝室，其中，所述反應氣體包括NO和/或N₂O；以及將所述工藝室的工藝溫度控制在900攝氏度和1050攝氏度之間。

在上述方法中，其中，在形成所述襯墊氧化物層的操作和形成所述第一氮化硅基層的操作之后實施形成所述第二氮化硅基層的操作，并且使用退火工藝實施形成所述第二氮化硅基層的操作，其中，所述退火工藝包括： 將反應氣體引入工藝室，其中，所述反應氣體包括NH₃；以及將所述工藝室的工藝溫度控制在900攝氏度和1050攝氏度之間。

在上述方法中，其中，將所述頂面和所述第一側表面上的所述第一氮化硅基層和所述第二氮化硅基層轉化成柵極氧化物層的操作包括：將反應氣體引入工藝室，其中，所述反應氣體包括O₂和重量百分比為0.5％至33％的H₂；以及將所述工藝室的工藝溫度控制在500攝氏度和950攝氏度之間；將所述工藝室的工藝壓力控制在2托和100托之間；以及將微波頻率的射頻電磁能量施加至所述工藝室。

上面概述了若干實施例的特征，使得本領域人員可以更好地理解本發(fā)明的方面。本領域人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實施與本人所介紹實施例相同的目的和/或實現相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。