1.一種分級電路，包括：
輸出部，配置為響應(yīng)于第一節(jié)點的電壓、第二節(jié)點的電壓和供應(yīng)至第一輸入端子的第一時鐘信號向第一輸出端子供應(yīng)第i進位信號以及向第二輸出端子供應(yīng)第i掃描信號，其中i是自然數(shù)；
控制器，配置為響應(yīng)于供應(yīng)至所述第一輸入端子的所述第一時鐘信號控制所述第二節(jié)點的所述電壓；
上拉部，配置為響應(yīng)于供應(yīng)至第二輸入端子的上一級的進位信號控制所述第一節(jié)點的所述電壓；以及
下拉部，配置為響應(yīng)于所述第二節(jié)點的所述電壓和供應(yīng)至第三輸入端子的下一級的進位信號控制所述第一節(jié)點的所述電壓，
其中，所述下拉部包括第一電容器，所述第一電容器包括聯(lián)接至所述第一節(jié)點的第一電極和聯(lián)接至所述下一級的第二電極。
2.如權(quán)利要求1所述的分級電路，其中，所述第一電容器的所述第二電極聯(lián)接至所述第三輸入端子。
3.如權(quán)利要求1所述的分級電路，其中，所述第一電容器的所述第二電極聯(lián)接至所述下一級的第二輸出端子。
4.如權(quán)利要求1所述的分級電路，其中，所述上拉部包括第一晶體管，所述第一晶體管包括：
第一電極、柵電極和第二電極，其中，所述第一電極和所述柵電極均聯(lián)接至所述第二輸入端子，并且所述第二電極聯(lián)接至所述第一節(jié)點。
5.如權(quán)利要求1所述的分級電路，還包括：
第一功率輸入端子，配置為接收第一截止電壓；以及
第二功率輸入端子，配置為接收與所述第一截止電壓不同的第二截止電壓。
6.如權(quán)利要求5所述的分級電路，其中，所述輸出部包括：
第二晶體管，聯(lián)接在所述第一輸入端子和所述第一輸出端子之間，并且包括聯(lián)接至所述第一節(jié)點的柵電極；
第三晶體管，聯(lián)接在所述第一輸出端子和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第二節(jié)點的柵電極；
第四晶體管，聯(lián)接在所述第一輸入端子和所述第二輸出端子之間，并且包括聯(lián)接至所述第一節(jié)點的柵電極；
第五晶體管，聯(lián)接在所述第二輸出端子和所述第一功率輸入端子之間，并且包括聯(lián)接至所述第二節(jié)點的柵電極；以及
第六晶體管，聯(lián)接在所述第二輸出端子和所述第一功率輸入端子之間，并且包括聯(lián)接至所述第三輸入端子的柵電極。
7.如權(quán)利要求5所述的分級電路，其中，所述控制器包括：
第七晶體管，包括第一電極和柵電極，所述第一電極和所述柵電極均聯(lián)接至所述第一輸入端子；
第八晶體管，聯(lián)接在所述第七晶體管的第二電極和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第一輸出端子的柵電極；
第九晶體管，聯(lián)接在所述第一輸入端子和所述第二節(jié)點之間，并且包括聯(lián)接至所述第七晶體管的所述第二電極的柵電極；以及
第十晶體管，聯(lián)接在所述第二節(jié)點和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第一輸出端子的柵電極。
8.如權(quán)利要求5所述的分級電路，其中，所述下拉部包括：
第十一晶體管和第十二晶體管，串聯(lián)聯(lián)接在所述第一節(jié)點和所述第二功率輸入端子之間，所述第十一晶體管和所述第十二晶體管中的每個包括聯(lián)接至所述第三輸入端子的柵電極；
第十三晶體管和第十四晶體管，串聯(lián)聯(lián)接在所述第一節(jié)點和所述第二功率輸入端子之間，所述第十三晶體管和所述第十四晶體管中的每個包括聯(lián)接至所述第二節(jié)點的柵電極；以及
第十五晶體管，聯(lián)接在所述第一輸出端子和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第三輸入端子的柵電極。
9.如權(quán)利要求1所述的分級電路，
其中，所述上一級的所述進位信號是第(i-1)進位信號或柵極啟動脈沖，以及
其中，所述下一級的所述進位信號是第(i+1)進位信號。
10.一種掃描驅(qū)動器，包括多個分級電路，所述多個分級電路配置為向掃描線輸出多個掃描信號以及從外部接收時鐘信號，
其中，所述多個分級電路的第i分級電路包括：
輸出部，配置為響應(yīng)于第一節(jié)點的電壓、第二節(jié)點的電壓和供應(yīng)至第一輸入端子的第一時鐘信號向第一輸出端子供應(yīng)第i進位信號以及向第二輸出端子供應(yīng)第i掃描信號；
控制器，配置為響應(yīng)于供應(yīng)至所述第一輸入端子的所述第一時鐘信號控制所述第二節(jié)點的所述電壓；
上拉部，配置為響應(yīng)于供應(yīng)至第二輸入端子的上一級的進位信號控制所述第一節(jié)點的所述電壓；以及
下拉部，配置為響應(yīng)于所述第二節(jié)點的所述電壓和供應(yīng)至第三輸入端子的下一級的進位信號控制所述第一節(jié)點的所述電壓，
其中i是自然數(shù)，以及
其中，所述下拉部包括第一電容器，所述第一電容器包括聯(lián)接至第一節(jié)點的第一電極和聯(lián)接至所述下一級的第二電極。
11.如權(quán)利要求10所述的掃描驅(qū)動器，其中，所述第一電容器的所述第二電極聯(lián)接至所述第三輸入端子。
12.如權(quán)利要求10所述的掃描驅(qū)動器，其中，所述第一電容器的所述第二電極聯(lián)接至所述下一級的第二輸出端子。
13.如權(quán)利要求10所述的掃描驅(qū)動器，其中，所述上拉部包括第一晶體管，所述第一晶體管包括：
第一電極、柵電極和第二電極，其中，所述第一電極和所述柵電極均聯(lián)接至所述第二輸入端子，并且所述第二電極聯(lián)接至所述第一節(jié)點。
14.如權(quán)利要求10所述的掃描驅(qū)動器，還包括：
第一功率輸入端子，配置為接收第一截止電壓；以及
第二功率輸入端子，配置為接收與所述第一截止電壓不同的第二截止電壓。
15.如權(quán)利要求14所述的掃描驅(qū)動器，其中，所述輸出部包括：
第二晶體管，聯(lián)接在所述第一輸入端子和所述第一輸出端子之間，并且包括聯(lián)接至所述第一節(jié)點的柵電極；
第三晶體管，聯(lián)接在所述第一輸出端子和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第二節(jié)點的柵電極；
第四晶體管，聯(lián)接在所述第一輸入端子和所述第二輸出端子之間，并且包括聯(lián)接至所述第一節(jié)點的柵電極；
第五晶體管，聯(lián)接在所述第二輸出端子和所述第一功率輸入端子之間，并且包括聯(lián)接至所述第二節(jié)點的柵電極；以及
第六晶體管，聯(lián)接在所述第二輸出端子和所述第一功率輸入端子之間，并且包括聯(lián)接至所述第三輸入端子的柵電極。
16.如權(quán)利要求14所述的掃描驅(qū)動器，其中，所述控制器包括：
第七晶體管，包括第一電極和柵電極，所述第一電極和所述柵電極均聯(lián)接至所述第一輸入端子；
第八晶體管，聯(lián)接在所述第七晶體管的第二電極和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第一輸出端子的柵電極；
第九晶體管，聯(lián)接在所述第一輸入端子和所述第二節(jié)點之間，并且包括聯(lián)接至所述第七晶體管的所述第二電極的柵電極；以及
第十晶體管，聯(lián)接在所述第二節(jié)點和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第一輸出端子的柵電極。
17.如權(quán)利要求14所述的掃描驅(qū)動器，其中，所述下拉部包括：
第十一晶體管和第十二晶體管，串聯(lián)聯(lián)接在所述第一節(jié)點和所述第二功率輸入端子之間，所述第十一晶體管和所述第十二晶體管中的每個包括聯(lián)接至所述第三輸入端子的柵電極；
第十三晶體管和第十四晶體管，串聯(lián)聯(lián)接在所述第一節(jié)點和所述第二功率輸入端子之間，所述第十三晶體管和所述第十四晶體管中的每個包括聯(lián)接至所述第二節(jié)點的柵電極；以及
第十五晶體管，聯(lián)接在所述第一輸出端子和所述第二功率輸入端子之間，并且包括聯(lián)接至所述第三輸入端子的柵電極。
18.如權(quán)利要求10所述的掃描驅(qū)動器，
其中，所述上一級的所述進位信號是第(i-1)進位信號或柵極啟動脈沖，以及
其中，所述下一級的所述進位信號是第(i+1)進位信號。