專(zhuān)利名稱(chēng)：光刻魯棒性監(jiān)控器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路設(shè)計(jì)和制造領(lǐng)域，特別是涉及對(duì)制造集成電路所用的光 刻工藝(lithographic process)進(jìn)行監(jiān)控的方法和裝置。
背景技術(shù)：
在現(xiàn)有集成電路(IC)制造過(guò)程的工藝水平上，采用亞波長(zhǎng)分辨率的IC印刷圖形， 它要求對(duì)構(gòu)圖中的像差進(jìn)行補(bǔ)償。因?yàn)橹圃斐鰜?lái)的IC圖形不再是原設(shè)計(jì)的IC圖形的精確 復(fù)制品，光刻工藝中使用的掩模，要在掩模限定過(guò)程中用例如光學(xué)近似校正(OPC)法進(jìn)行 校正，以補(bǔ)償這些不足。例如，為改善成像結(jié)果，在掩模中采用亞分辨率輔助特征(SRAF)，如 散射條和錘頭(它們不印刷到晶片上)，以減少跨越掩模的分辨率放大變化。因此，布局設(shè) 計(jì)者設(shè)計(jì)IC圖形時(shí)，必須留有足夠的空間以便添加OPC特征和/或SRAFjP /或必須以恒 定的近似度畫(huà)出IC圖形，使得設(shè)計(jì)過(guò)程實(shí)質(zhì)上更復(fù)雜。目前，IC制造工藝仍要以193nm光刻為基礎(chǔ)，擴(kuò)展用于亞50nm的工藝，如互補(bǔ)金 屬氧化物半導(dǎo)體(CMOS)的工藝水平。為提高產(chǎn)量，復(fù)雜的可制造性設(shè)計(jì)(DfM)規(guī)則已被應(yīng) 用在低分辨率的工藝中。但是，對(duì)于亞50nm的工藝，DfM則是不足夠的，而嚴(yán)格的光刻設(shè)計(jì) (DfL)規(guī)則(也稱(chēng)光刻友好設(shè)計(jì)，光刻驅(qū)動(dòng)設(shè)計(jì)或光刻中心DfM)被采用，其著重在更規(guī)則的 版面布局結(jié)構(gòu)。DfL簡(jiǎn)化光刻工藝并支持SRAF。在例如采用平衡的晶體管對(duì)(例如差分放大器)的模擬IC設(shè)計(jì)中，光刻工藝是IC 元件變化性(或失配)的主要來(lái)源。變化不僅直接影響晶體管工作，而且影響晶體管的環(huán) 境，它本身也是變化的原因。當(dāng)然，數(shù)字電路的工作和性能也受光刻工藝的影響。迫切希望提供一種測(cè)量光刻對(duì)晶體管功能的影響的方法和裝置，以便監(jiān)控集成電 路設(shè)計(jì)中的光刻的魯棒性。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供一種光刻工藝監(jiān)控器。監(jiān)控器包括至少一個(gè)集成電路晶體管對(duì)， 其第一晶體管的柵極與第二晶體管的柵極相連。第二晶體管的柵極被設(shè)計(jì)為使其相對(duì)于第 二晶體管的源極和漏極有預(yù)定的重疊。檢測(cè)電路與至少一個(gè)集成電路晶體管對(duì)相連，用于 檢測(cè)在操作中至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能是晶體管還是 短路。根據(jù)本發(fā)明，提供一種光刻工藝的監(jiān)控方法。在第一步驟中，提供集成電路設(shè)計(jì)。 集成電路包括至少一個(gè)集成電路晶體管對(duì)，其第一晶體管的柵極與第二晶體管的柵極相 連。第二晶體管的柵極被設(shè)計(jì)為使其相對(duì)于第二晶體管的源極和漏極有預(yù)定的重疊。檢 測(cè)電路與至少一個(gè)集成電路晶體管對(duì)相連，用于檢測(cè)在操作中至少一個(gè)集成電路晶體管對(duì) 中的每一對(duì)的第二晶體管的功能是晶體管還是短路。然后取決于設(shè)計(jì)進(jìn)行集成電路制造。 在制造之后，檢測(cè)電路用來(lái)確定至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功 能。
根據(jù)本發(fā)明，進(jìn)一步提供存儲(chǔ)介質(zhì)，其中存儲(chǔ)有在處理器上執(zhí)行的可執(zhí)行命令。在 執(zhí)行命令時(shí)，處理器進(jìn)行設(shè)計(jì)光刻工藝監(jiān)控器的步驟。監(jiān)控器包括至少一個(gè)集成電路晶體 管對(duì)，其第一晶體管的柵極與第二晶體管的柵極相連。第二晶體管的柵極被設(shè)計(jì)為使其相 對(duì)于第二晶體管的源極和漏極有預(yù)定的重疊。檢測(cè)電路與至少一個(gè)集成電路晶體管對(duì)相 連，用于檢測(cè)在操作中至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能是晶體 管還是短路。


下面將結(jié)合附圖描述本發(fā)明的實(shí)施例，其中圖Ia是根據(jù)本發(fā)明的光刻工藝監(jiān)控器的簡(jiǎn)化電路圖；圖Ib和Ic是根據(jù)本發(fā)明的監(jiān)控器IC實(shí)現(xiàn)的簡(jiǎn)化框圖；圖2是根據(jù)本發(fā)明的使用圖Ia至Ic中所示監(jiān)控器的檢測(cè)電路簡(jiǎn)化電路圖；圖3是根據(jù)本發(fā)明的光刻工藝的監(jiān)控方法的簡(jiǎn)化流程圖；以及圖4是根據(jù)本發(fā)明的實(shí)行光刻工藝的監(jiān)控方法的系統(tǒng)的簡(jiǎn)化方框圖。
具體實(shí)施例方式下面的描述能使本領(lǐng)域技術(shù)人員實(shí)現(xiàn)和使用本發(fā)明，并在特定應(yīng)用及其要求的情 形下提供。所披露的實(shí)施例的多種變型對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，將是顯而易見(jiàn)的，本文限 定的一般原理可應(yīng)用于其他實(shí)施例和應(yīng)用，而不偏離本發(fā)明權(quán)利要求的范圍。因此，本發(fā)明 不局限于所披露的實(shí)施例，而是有著與這里所披露的原則和特征一致的最寬范圍。盡管本發(fā)明將要描述的是對(duì)利用CMOS工藝制造IC集成電路所用的光刻工藝魯棒 性的監(jiān)控，但對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)，很明顯，本發(fā)明不局限于這些，而是可適用于涉及 元件變化(或失配)的各種其他IC和其他制造方法。參見(jiàn)圖Ia至lc，示出了根據(jù)本發(fā)明的光刻工藝監(jiān)控器100，圖Ia說(shuō)明監(jiān)控器100 的一個(gè)晶體管對(duì)的電路圖，圖Ib和Ic說(shuō)明監(jiān)控器100IC實(shí)現(xiàn)的實(shí)施例中的N晶體管對(duì)(標(biāo) 記a至g)。每個(gè)晶體管對(duì)包括兩個(gè)NMOS晶體管101和102，它們的柵極被柵極104直接連 接。圖Ib說(shuō)明CMOS工藝的N晶體管對(duì)的設(shè)計(jì)布局。晶體管101和102各包括分別形成源 極的擴(kuò)散層106和108，以及分別形成漏極的擴(kuò)散層110和112。源極106和108與漏極 110和112之間，分別被從第一晶體管101向第二晶體管102延伸的柵極層104(例如多晶 硅)隔離。對(duì)于每一光刻工藝，在相應(yīng)的設(shè)計(jì)規(guī)則手冊(cè)中規(guī)定柵極重疊L的最小值。例如，在 圖Ib所示的監(jiān)控器100的設(shè)計(jì)布局中，根據(jù)設(shè)計(jì)規(guī)則，晶體管對(duì)C有最小的規(guī)定重疊，而晶 體管對(duì)a和b則有較大的重疊，晶體管對(duì)d-g有較小的重疊。重疊的縮小和擴(kuò)大是例如按 逐步方式完成的，有固定的或變化的步長(zhǎng)。但是，在光刻工藝中，柵極層104并不是如圖Ib所示的理想構(gòu)圖，而是柵極重疊L 被倒圓，基本上小于設(shè)計(jì)布局，如圖Ic所示。監(jiān)控器100的目的是檢測(cè)何時(shí)柵極重疊L變 得如此小，以致在操作中晶體管102不再有晶體管的功能，而是短路的功能，也就是說(shuō)，源 極108直接與漏極112連接?；趫DIb所示的設(shè)計(jì)布局，希望短路在晶體管對(duì)d或e開(kāi)始，而基于圖Ic所示的光刻工藝實(shí)現(xiàn)，則希望短路在晶體管對(duì)c開(kāi)始。為了實(shí)際使用監(jiān)控器100，電檢測(cè)第二晶體管102的功能_晶體管功能或短路。電 子檢測(cè)電路能快速估算和容易讀出結(jié)果。參考圖2，示出了根據(jù)本發(fā)明的檢測(cè)電路200的 一個(gè)實(shí)現(xiàn)范例。檢測(cè)電路包括差分輸入級(jí)，即晶體管101、102、203、204、205，以及緩沖器， 即晶體管206和207。在監(jiān)控器100中，每一晶體管對(duì)a至g(包括晶體管101和102)包 含在各個(gè)檢測(cè)電路200的差分輸入級(jí)中。在示范性檢測(cè)電路中，晶體管101和102是NMOS 晶體管，它們的漏極連接至NMOS晶體管203的源極，柵極104連接至正電源電壓210。晶 體管203的漏極連接至負(fù)電源電壓212，晶體管203的柵極連接至正電源電壓210。晶體管 101和102的源極各通過(guò)PMOS晶體管204和205分別連接至正電源電壓210。晶體管204 的柵極連接至插在晶體管102的源極與晶體管205的漏極之間的節(jié)點(diǎn)B，而晶體管205的柵 極連接至插在晶體管101的源極與晶體管204的漏極之間的節(jié)點(diǎn)A。緩沖器包括PMOS晶 體管207，其源極連接至正電源電壓210，其漏極連接至NMOS晶體管206的源極，而晶體管 206的漏極連接至負(fù)電源電壓212。晶體管206的柵極和晶體管207的柵極都連接至節(jié)點(diǎn) B。輸出節(jié)點(diǎn)C插在晶體管207的漏極和晶體管206的源極之間。很明顯，有許多解決檢測(cè) 電路應(yīng)用的辦法。例如能將晶體管203(它們起電流源的作用)的柵極連接至不同的電壓 電平。替代地，通過(guò)用NMOS器件代替PMOS器件，或者反之，可以將互補(bǔ)檢測(cè)電路應(yīng)用于圖 2所示的電路。為了確保檢測(cè)電路200的正常操作，晶體管102比晶體管101有實(shí)質(zhì)小的寬度/ 長(zhǎng)度比，其中寬度W如圖Ib中所示，長(zhǎng)度則垂直于圖Ib所示的平面。如果晶體管102的晶 體管功能是一個(gè)晶體管，也就是說(shuō)，晶體管102的柵極重疊足夠，晶體管101的導(dǎo)電就顯著 強(qiáng)于晶體管102，因此節(jié)點(diǎn)A變‘低’，而節(jié)點(diǎn)B變‘高’，結(jié)果，輸出節(jié)點(diǎn)C為邏輯‘0’。如果 晶體管102的晶體管功能是短路，也就是說(shuō)，晶體管102的柵極重疊不足夠，節(jié)點(diǎn)B變‘低’ 而節(jié)點(diǎn)A變‘高’，結(jié)果，輸出節(jié)點(diǎn)C為邏輯‘1’。參考圖3，示出了根據(jù)本發(fā)明的光刻工藝監(jiān)控方法的簡(jiǎn)化流程圖。在步驟10中，提 供根據(jù)本發(fā)明的監(jiān)控器100的設(shè)計(jì)。例如，確定多個(gè)不同的重疊，每一重疊與集成電路晶體 管對(duì)相對(duì)應(yīng)。例如確定一個(gè)重疊是光刻工藝設(shè)計(jì)規(guī)則的最小規(guī)定重疊。按照固定或變化步 長(zhǎng)的逐步方式，確定大于最小規(guī)定重疊的多個(gè)重疊和小于最小規(guī)定重疊的多個(gè)重疊。在設(shè) 計(jì)階段之后，創(chuàng)建光刻工藝用的有關(guān)掩模，然后在步驟12中用光刻工藝制造集成電路。在 制造之后，在步驟14中使用檢測(cè)電路確定至少一個(gè)集成晶體管對(duì)中的每一對(duì)的第二晶體 管的功能，利用邏輯‘0’和邏輯‘1’中的一個(gè)來(lái)指示。然后在步驟16中，確定臨界重疊為 基于從邏輯‘0’到邏輯‘1’的轉(zhuǎn)變，第二晶體管的功能是晶體管的功能時(shí)的最小重疊。最 后，在步驟18中，為開(kāi)發(fā)某個(gè)光刻工藝中的標(biāo)準(zhǔn)單元庫(kù)或定制的塊，提供指示臨界重疊的 數(shù)據(jù)。參考圖4，示出了實(shí)行根據(jù)本發(fā)明的光刻工藝監(jiān)控方法的系統(tǒng)簡(jiǎn)化方框圖。實(shí)際 上，例如在系統(tǒng)中包含‘測(cè)量裝置’或‘產(chǎn)品測(cè)試儀’。實(shí)現(xiàn)根據(jù)本發(fā)明的光刻工藝的監(jiān)控方 法，例如可利用工作站400的處理器402。由用戶(hù)執(zhí)行存儲(chǔ)在存儲(chǔ)介質(zhì)404中的可執(zhí)行命 令和通過(guò)鍵盤(pán)406和圖形顯示器402的用戶(hù)交互，進(jìn)行監(jiān)控器100和檢測(cè)電路200的設(shè)計(jì)。 在確定第二晶體管的功能的步驟中，包含監(jiān)控器和檢測(cè)電路的晶片經(jīng)過(guò)端口 408與處理器 402相連。于是處理器接收來(lái)自輸出節(jié)點(diǎn)C的輸出數(shù)據(jù)(邏輯‘0’和‘1’)，并確定監(jiān)控器的臨界重疊，并且為在開(kāi)發(fā)某一光刻工藝中的標(biāo)準(zhǔn)單元庫(kù)或定制的塊，提供指示光刻工藝 的臨界重疊的數(shù)據(jù)。存在著許多可能性應(yīng)用根據(jù)本發(fā)明的光刻工藝的監(jiān)控方法。例如，在創(chuàng)建新的光 刻工藝的設(shè)計(jì)庫(kù)的初始階段，為了提供臨界重疊的精確指示而應(yīng)用這一方法。或者，這一方 法被用來(lái)提供關(guān)于給定晶片的光刻工藝質(zhì)量的反饋。例如，被處理的晶片包括多個(gè)必須利 用鋸切工藝而分離的芯片。為避免在鋸切過(guò)程中芯片的損傷，在芯片之間插入稱(chēng)作‘劃線(xiàn)通 道’的空間。常用的方法是將工業(yè)估算監(jiān)控器(PEM)插入劃線(xiàn)通道，以便監(jiān)控關(guān)鍵的工藝參 數(shù)、標(biāo)定、跟蹤工藝參數(shù)以及制造過(guò)程中的故障問(wèn)題?？梢岳帽O(jiān)控器100和檢測(cè)電路200 作為PEM，設(shè)置在劃線(xiàn)通道中，用來(lái)提供關(guān)于指定晶片、甚至指定晶片上的指定位置的光刻 工藝質(zhì)量的反饋。在不偏離如附加權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，本發(fā)明的許多其 他實(shí)施例對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。
權(quán)利要求
一種裝置，包括至少一個(gè)集成電路晶體管對(duì)，其第一晶體管的柵極與第二晶體管的柵極相連，第二晶體管的柵極被設(shè)計(jì)為使其相對(duì)于第二晶體管的源極和漏極有預(yù)定的重疊；以及檢測(cè)電路，與所述至少一個(gè)集成電路晶體管對(duì)相連，用于檢測(cè)在操作中所述至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能是晶體管還是短路。
2.如權(quán)利要求1中限定的裝置，其中，第一晶體管的柵極和第二晶體管的柵極形成單 一的柵極層。
3.如權(quán)利要求2中限定的裝置，其中，所述至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的 第二晶體管有不同的重疊。
4.如權(quán)利要求2中限定的裝置，其中，一個(gè)重疊被確定為按照集成電路制造工藝的設(shè) 計(jì)規(guī)則規(guī)定的最小規(guī)定重疊。
5.如權(quán)利要求4中限定的裝置，其中，至少一個(gè)重疊被確定為大于最小規(guī)定重疊，并 且，至少一個(gè)重疊被確定為小于最小規(guī)定重疊。.
6.如權(quán)利要求2中限定的裝置，其中，所述至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的 第二晶體管具有比第一晶體管實(shí)質(zhì)小的寬度/長(zhǎng)度比。
7.如權(quán)利要求2中限定的裝置，其中，所述至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的 檢測(cè)電路包括差分輸入級(jí)和緩沖器。
8.如權(quán)利要求2中限定的裝置，其中，所述至少一個(gè)晶體管對(duì)和檢測(cè)電路被制造成互 補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成電路。
9.如權(quán)利要求2中限定的裝置，其中，所述至少一個(gè)晶體管對(duì)和檢測(cè)電路被制造成置 于半導(dǎo)體晶片的劃線(xiàn)通道上的集成電路。
10.一種方法，包括提供一種集成電路設(shè)計(jì)，包括至少一個(gè)集成電路晶體管對(duì)，其第一晶體管的柵極與第二晶體管的柵極相連，第二晶 體管的柵極被設(shè)計(jì)為使其相對(duì)于第二晶體管的源極和漏極有預(yù)定的重疊，以及檢測(cè)電路，與所述至少一個(gè)集成電路晶體管對(duì)相連，用于檢測(cè)在操作中所述至少一個(gè) 集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能是晶體管還是短路；取決于設(shè)計(jì)，制造集成電路；以及利用檢測(cè)電路確定所述至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能。
11.如權(quán)利要求10中限定的方法，包括用邏輯‘0’和邏輯‘1’中的一個(gè)指示第二晶體 管的功能。
12.如權(quán)利要求11中限定的方法，其中，集成電路用光刻工藝來(lái)制造。
13.如權(quán)利要求12中限定的方法，包括確定多個(gè)不同的重疊，每個(gè)重疊對(duì)應(yīng)于一個(gè)集 成電路晶體管對(duì)。
14.如權(quán)利要求13中限定的方法，其中，一個(gè)重疊被確定為按照光刻工藝設(shè)計(jì)規(guī)則的最小規(guī)定重疊。
15.如權(quán)利要求14中限定的方法，其中，至少一個(gè)重疊被確定為大于最小規(guī)定重疊，并 且，至少一個(gè)重疊被確定為小于最小規(guī)定重疊。
16.如權(quán)利要求15中限定的方法，其中，大于最小規(guī)定重疊的多個(gè)重疊和小于最小規(guī)定重疊的多個(gè)重疊，按逐步方式來(lái)確定。
17.如權(quán)利要求16中限定的方法，包括確定臨界重疊為第二晶體管的功能是晶體管的 功能時(shí)的最小重疊。
18.如權(quán)利要求17中限定的方法，其中，基于從邏輯‘0’到邏輯‘1’的轉(zhuǎn)變確定臨界重疊。
19.如權(quán)利要求16中限定的方法，包括提供表示臨界重疊的數(shù)據(jù)，用于在光刻工藝設(shè) 計(jì)庫(kù)中存儲(chǔ)。
20.一種存儲(chǔ)介質(zhì)，其中存儲(chǔ)在處理器執(zhí)行的可執(zhí)行命令，當(dāng)執(zhí)行命令時(shí)，處理器進(jìn)行確定指示集成電路設(shè)計(jì)的數(shù)據(jù)，所述集成電路包括至少一個(gè)集成電路晶體管對(duì)，其第一晶體管的柵極與第二晶體管的柵極相連，第二晶 體管的柵極被設(shè)計(jì)為使其相對(duì)于第二晶體管的源極和漏極有預(yù)定的重疊；以及檢測(cè)電路，與所述至少一個(gè)集成電路晶體管對(duì)相連，用于檢測(cè)在操作中所述至少一個(gè) 集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能是晶體管還是短路。
21.如權(quán)利要求20中限定的存儲(chǔ)介質(zhì)，其中存儲(chǔ)在處理器上執(zhí)行的可執(zhí)行命令，當(dāng)執(zhí) 行命令時(shí)，處理器進(jìn)行確定多個(gè)不同的重疊，每個(gè)重疊對(duì)應(yīng)于一個(gè)集成電路晶體管對(duì)。
22.如權(quán)利要求21中限定的存儲(chǔ)介質(zhì)，其中存儲(chǔ)在處理器上執(zhí)行的可執(zhí)行命令，當(dāng)執(zhí) 行命令時(shí)，處理器進(jìn)行從檢測(cè)電路接收檢測(cè)數(shù)據(jù)；以及確定一個(gè)臨界重疊為第二晶體管的功能是晶體管的功能時(shí)的最小重疊。
23.如權(quán)利要求22中限定的存儲(chǔ)介質(zhì)，其中存儲(chǔ)在處理器上執(zhí)行的可執(zhí)行命令，當(dāng)執(zhí) 行命令時(shí)，處理器進(jìn)行提供指示光刻工藝的臨界重疊、或制造方法的數(shù)據(jù)，用于開(kāi)發(fā)標(biāo)準(zhǔn)單元庫(kù)或定制的模 擬或數(shù)字塊。
全文摘要
本發(fā)明涉及一種用于監(jiān)控集成電路的光刻工藝的方法和裝置。在第一步中，提供集成電路設(shè)計(jì)。集成電路包括至少一個(gè)集成電路晶體管對(duì)，其第一晶體管的柵極與第二晶體管的柵極相連。第二晶體管的柵極被設(shè)計(jì)為使其相對(duì)于第二晶體管的源極和漏極有預(yù)定的重疊。檢測(cè)電路與至少一個(gè)集成電路晶體管對(duì)相連，用于檢測(cè)在操作中至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能是晶體管還是短路。然后取決于設(shè)計(jì)，制造集成電路。在制造以后，檢測(cè)電路用來(lái)確定至少一個(gè)集成電路晶體管對(duì)中的每一對(duì)的第二晶體管的功能。
文檔編號(hào)G03F7/20GK101925862SQ200980103230
公開(kāi)日2010年12月22日 申請(qǐng)日期2009年1月26日 優(yōu)先權(quán)日2008年1月28日
發(fā)明者亨德里庫(kù)斯·約瑟夫·瑪莉亞·溫德里克, 哈羅德·杰拉德斯·彼得·亨德里庫(kù)斯·本特恩, 安格尼絲·安東尼耶塔·瑪莉亞·巴爾嘎利-施托費(fèi) 申請(qǐng)人:Nxp股份有限公司