9的第一極與第二時鐘信號端CKB連接，第九晶體管M9的第二極和第十晶體管M10的第二極與移位寄存單元的輸出端OUT連接。第十晶體管M10的柵極與第三節(jié)點控制器的輸出端(圖6所示N3節(jié)點)連接，第十晶體管M10的第一極與第一電壓信號輸入端VGH連接。第二電容C2連接在第一節(jié)點控制器的輸出端(圖6所示N1節(jié)點)和移位寄存單元的輸出端OUT之間。
[0070]需要說明的是，由圖6所示移位寄存單元級聯(lián)構成的移位寄存器的驅動方法也可以采用上述驅動方法，圖6所示實施例的移位寄存單元中電路結構的工作時序圖也可以與圖5所示的時序圖一致，其工作過程與圖4所示實施例相一致，此處不再贅述。從圖6可以看出，與圖4所示實施例不同的是，圖6中第三晶體管M3用于響應于第三節(jié)點的電位信號被導通或截止，第三晶體導通時將第一電壓信號輸入端輸入的信號傳遞至第二晶體管M2的第一極，繼而通過保持導通狀態(tài)的第二晶體管M2傳遞至第一節(jié)點。圖6中第三晶體管M3的第二極未直接連接至第一節(jié)點控制器的輸出端(圖6所示N1節(jié)點)，而是與第二晶體管M2的第一極連接。第二晶體管M2通過第二電壓信號輸入端VGL輸入的信號保持導通狀態(tài)，可以將第三晶體管M3第二極的電位信號傳遞至第一節(jié)點N1，同時，第二晶體管M2的第一極與柵極之間可以形成電容，用以限制從信號移位階段到復位階段時第三晶體管M3的第二極的漏電流。在信號移位階段，第一節(jié)點N1的電位非常低，如果將第三晶體管M3的第二極連接至第一節(jié)點控制器的輸出端，則在復位階段，第三晶體管M3將第一電壓信號輸入端VGH輸入的信號傳遞至第一節(jié)點控制器的輸出端時，第三晶體管M3兩端的電位差較大，可能產生較大的漏電流。在圖4所示實施例的基礎上，本實施例將第三晶體管M3的第二極連接至第二晶體管M2的第一極，通過第二晶體管M2限制漏電流，可以避免較大的電位差影響第一節(jié)點電位控制器的輸出端輸出的信號，進一步保證了電路的穩(wěn)定性。
[0071]進一步參考圖7，其示出了本申請?zhí)峁┑囊莆患拇鎲卧挠忠环N具體實施例的電路結構示意圖。
[0072]在圖7所示的電路結構中，第一節(jié)點控制器包括第一晶體管M1、第二晶體管M2和第三晶體管M3。其中，第一晶體管Ml的柵極與第一時鐘信號端CK連接，第一晶體管Ml的第一極與輸入信號端IN連接，第一晶體管Ml的第二極與第二晶體管M2的第一極連接。第二晶體管M2的柵極與第二電壓輸入信號端VGL連接，第二晶體管M2的第二極與第一節(jié)點控制器的輸出端(圖7所示N1節(jié)點)連接。第三晶體管M3的柵極與第二節(jié)點控制器的輸出端(圖7所示N2節(jié)點)連接，第三晶體管M3的第一極與第一電壓信號輸入端VGH連接，第三晶體管M3的第二極與第二晶體管M2的第一極連接。
[0073]第二節(jié)點控制器包括第四晶體管M4、第五晶體管M5以及第一電容C1。其中，第四晶體管M4的柵極與第二時鐘信號端CKB連接，第四晶體管的第一極與第二電壓信號輸入端VGL連接，第四晶體管的第二極和第五晶體管M5的第二極與第二節(jié)點控制器的輸出端(圖7所示N2節(jié)點)連接。第五晶體管M5的柵極與輸入信號端IN連接，第五晶體管M5的第一極與第一電壓信號輸入端VGH連接。第一電容C1連接在第二節(jié)點控制器的輸出端(圖7所示N2節(jié)點)和第三節(jié)點控制器的輸出端(圖7所示N3節(jié)點)之間。
[0074]第三節(jié)點控制器包括第六晶體管M6、第七晶體管M7以及第八晶體管M8。其中，第六晶體管M6的柵極與第二節(jié)點控制器的輸出端連接，第六晶體管M6的第一極與第一時鐘信號端CK連接，第六晶體管M6的第二極與第七晶體管M7的第一極連接。第七晶體管M7的柵極與第七晶體管M7的第一極連接(即與第六晶體管M6的第二極連接)，第七晶體管M7的第二極與第三節(jié)點控制器的輸出端(圖7所示N3節(jié)點)連接。第八晶體管M8的柵極與第一節(jié)點控制器的輸出端(圖7所示N1節(jié)點)連接，第八晶體管M8的第一極與第一電壓信號輸入端VGH連接，第八晶體管M8的第二極與第三節(jié)點控制器的輸出端(圖7所示N3節(jié)點)連接。
[0075]輸出模塊包括第九晶體管M9、第十晶體管M10以及第二電容C21。其中，第九晶體管M9的柵極與第一節(jié)點控制器的輸出端(圖7所示N1節(jié)點)連接，第九晶體管M9的第一極與第二時鐘信號端CKB連接，第九晶體管M9的第二極和第十晶體管M10的第二極與移位寄存單元的輸出端OUT連接。第十晶體管M10的柵極與第三節(jié)點控制器的輸出端(圖7所示N3節(jié)點)連接，第十晶體管M10的第一極與第一電壓信號輸入端VGH連接。第二電容C2連接在第一節(jié)點控制器的輸出端(圖7所示N1節(jié)點)和移位寄存單元的輸出端OUT之間。
[0076]需要說明的是，由圖7所示移位寄存單元級聯(lián)構成的移位寄存器的驅動方法也可以采用上述驅動方法，圖7所示實施例的移位寄存單元中電路結構的工作時序圖也可以與圖5所示的時序圖一致，其工作過程與圖4所示實施例相一致，此處不再贅述。從圖7可以看出，與圖6所示實施例不同的是，圖7中第七晶體管M7的柵極與第一極連接，用于響應于輸入第七晶體管M7的第一極的信號而導通或截止，由于第七晶體管M7為PM0S晶體管，故而當輸入第七晶體管M7第一極的信號為低電位的信號時第七晶體管M7才可以導通，因此第七晶體管M7相當于低電壓導通的二極管。在圖6所示實施例的基礎上，通過第七晶體管M7僅將低電位信號傳遞至第三節(jié)點控制器的輸出端(圖7所示N3節(jié)點)，高電位信號無法傳遞至第三節(jié)點N3，進一步保證第三節(jié)點N3的電位穩(wěn)定，從而保證了電路結構的穩(wěn)定性。
[0077]進一步參考圖8，其示出了本申請?zhí)峁┑囊莆患拇鎲卧脑僖环N具體實施例的電路結構示意圖。
[0078]在圖8所示的電路結構中，第一節(jié)點控制器包括第一晶體管M1、第二晶體管M2和第三晶體管M3。其中，第一晶體管Ml的柵極與第一時鐘信號端CK連接，第一晶體管Ml的第一極與輸入信號端IN連接，第一晶體管Ml的第二極與第二晶體管M2的第一極連接。第二晶體管M2的柵極與第二電壓輸入信號端VGL連接，第二晶體管M2的第二極與第一節(jié)點控制器的輸出端(圖8所示N1節(jié)點)連接。第三晶體管M3的柵極與第二節(jié)點控制器的輸出端(圖8所示N2節(jié)點)連接，第三晶體管M3的第一極與第一電壓信號輸入端VGH連接，第三晶體管M3的第二極與第二晶體管M2的第一極連接。
[0079]第二節(jié)點控制器包括第四晶體管M4、第五晶體管M5以及第一電容C1。其中，第四晶體管M4的柵極與第二時鐘信號端CKB連接，第四晶體管的第一極與第二電壓信號輸入端VGL連接，第四晶體管的第二極和第五晶體管M5的第二極與第二節(jié)點控制器的輸出端(圖8所示N2節(jié)點)連接。第五晶體管M5的柵極與輸入信號端IN連接，第五晶體管M5的第一極與第一電壓信號輸入端VGH連接。第一電容C1連接在第二節(jié)點控制器的輸出端(圖8所示N2節(jié)點)和第三節(jié)點控制器的輸出端(圖8所示N3節(jié)點)之間。
[0080]第三節(jié)點控制器包括第六晶體管M6、第七晶體管M7以及第八晶體管M8。其中，第六晶體管M6的柵極與第二節(jié)點控制器的輸出端連接，第六晶體管M6的第一極與第二電壓信號輸入端VGL連接，第六晶體管M6的第二極與第七晶體管M7的第一極連接。第六晶體管M6導通時將輸入第六晶體管M6的第一極的第二電壓信號傳遞至第七晶體管的第一極。第七晶體管M7的柵極與第一時鐘信號端CK連接，第七晶體管M7的第二極與第三節(jié)點控制器的輸出端(圖8所示N3節(jié)點)連接。第八晶體管M8的柵極與第一節(jié)點控制器的輸出端(圖8所示N1節(jié)點)連接，第八晶體管M8的第一極與第一電壓信號輸入端VGH連接，第八晶體管M8的第二極與第三節(jié)點控制器的輸出端(圖8所示N3節(jié)點)連接。
[0081]輸出模塊包括第九晶體管M9、第十晶體管M10以及第二電容C2。其中，第九晶體管M9的柵極與第一節(jié)點控制器的輸出端(圖8所示N1節(jié)點)連接，第九晶體管M9的第一極與第二時鐘信號端CKB連接，第九晶體管M9的第二極和第十晶體管M10的第二極與移位寄存單元的輸出端OUT連接。第十晶體管M10的柵極與第三節(jié)點控制器的輸出端(圖8所示N3節(jié)點)連接，第十晶體管M10的第一極與第一電壓信號輸入端VGH連接。第二電容C2連接在第一節(jié)點控制器的輸出端(圖8所示N1節(jié)點)和移位寄存單元的輸出端OUT之間。
[0082]需要說明的是，由圖8所示移位寄存單元級聯(lián)構成的移位寄存器的驅動方法也可以采用上述驅動方法，圖8所示實施例的移位寄存單元中電路結構的工作時序圖也可以與圖5所示的時序圖一致，其工作過程與圖4所示實施例相一致，此處不再贅述。從圖8可以看出，與圖6所示實施例不同的是，圖8中第六晶體管M6用于將第二電壓信號輸入端VGL輸入的信號傳遞至第七晶體管M7的第一極。第六晶體管M6的第一極未與第一時鐘信號端CK連接，而與第二點壓信號輸入端VGL連接，從而保證了輸入第六晶體管M6的第一極的電位信號恒定不變，保證傳入第七晶體管M7的電位信號為低電位信號，進而控制第三節(jié)點控制器輸出端(圖8所示N3節(jié)點)的電位信號為低電位信號，避免了第一時鐘信號CK翻轉時對第三節(jié)點N3電位造成影響，進一步提升了電路的穩(wěn)定性。
[0083]繼續(xù)參考圖9，其示出了本申請?zhí)峁┑囊莆患拇嫫鞯囊粋€實施例的結構示意圖。
[0084]如圖9所示，本實施例的移位寄存器包括級聯(lián)的N個如參照圖4、圖6、圖7、圖8之一所描述的移位寄存單元。其中，第一級移位寄存單元91的輸入端與輸入信號端IN連接，第二級至第N級移位寄存單元(92至9N)中的每一級移位寄存單元的輸入信號端與上一級移位寄存單元的輸出端連接，其中N為正整數且N>1。每一級移位寄存單元與第一時鐘信號端CK、第二時鐘信號端CKB、第一電壓信號輸入端VGH以及第二電壓信號輸入端VGL連接，最后一級移位寄存器的輸出端為OUT[N]。
[0085]另外，本申請還提供一種包含圖9所示移位寄存器的顯示面板。顯示面板還可以包括呈矩陣排列的像素陣列，多條數據線以及多條掃描線。移位寄存器中每一個移位寄存單元的輸出端分別與一條掃描線連接。在顯示時，通過每一級移位寄存單元輸出的移位信號導通與掃描線和一行像素連接的一行薄膜晶體管，從而實現顯示信號的逐行掃描。
[0086]以上描述僅為本申請的較佳實施例以及對所運用技術原理的說明。本領域技術人員應當理解，本申請中所涉及的發(fā)明范圍，并不限于上述技術特征的特定組合而成的技術方案，同時也應涵蓋在不脫離所述發(fā)明構思的情況下，由上述技術特征或其等同特征進行任意組合而形成的其它技術方案。例如上述特征與本申請中公開的(但不限于)具有類似功能的技術特征進行互相替換而形成的技術方案。
【主權項】
1.一種移位寄存單元，其特征在于，包括: 第一節(jié)點控制器，用于根據第一時鐘信號端輸入的信號、第二時鐘信號端輸入的信號、第一電壓信號輸入端輸入的信號、第二電壓信號輸入端輸入的信號、以及輸入信號端輸入的信號，生成第一節(jié)點的電位信號；