]第二實施例的移位寄存器單元的下拉模塊還包括第八晶體管T8和第九晶體管T9 ο第八晶體管T8的漏極和柵極相連并連接至?xí)r鐘信號ck2，源極與下拉節(jié)點H)相連，第九晶體管T9的柵極與時鐘信號ck4相連，源極與下拉節(jié)點H)相連，且漏極與電源正壓VGH相連。
[0096]根據(jù)第二實施例的技術(shù)方案，與第一實施例的技術(shù)方案相比較，在輸入模塊21中，將第三晶體管T3和第四晶體管T4的輸入信號互換，而電路功能不變。這里需要注意的是，優(yōu)選地如圖2所示，將時鐘信號ck4和ck2分別輸入到第三晶體管和第四晶體管的柵極，由此可以在正常輸出后繼續(xù)下拉PU且不會存在漏電。如果OUT_N-l和OUT_N+l輸入到柵極且ck2和ck4分別與源極或漏極相連，可能會產(chǎn)生由T3和T4的漏電使PU點電位被拉尚的風(fēng)險。
[0097]其次，添加了第九晶體管T9接收時鐘信號ck4以拉高下拉節(jié)點H)的電平，由此可以減小第二電容C2的值或只采用寄生電容。此外，添加了第八晶體管T8并向其施加時鐘信號ck2以進一步拉高下拉節(jié)點F1D的電平。
[0098]可以實現(xiàn)以上3種變型中的任意一種或其組合，以構(gòu)成更多的變型作為第一實施例的備選方案。
[0099][第三實施例]
[0100]第三實施例是移動寄存器單元的另一種改進，其中使用PMOS晶體管來替代第一實施例中的NMOS晶體管。如圖9所示，可以采用與第一實施例NMOS相同的結(jié)構(gòu)來實現(xiàn)第三實施例，只需要將電源電壓由VGL改為VGH。
[0101][第四實施例]
[0102]第三實施例是移動寄存器單元的另一種改進，其中使用PMOS晶體管來替代第二實施例中的NPOS晶體管。如圖10所示，可以采用與第二實施例NMOS相同的結(jié)構(gòu)來實現(xiàn)第四實施例，只需要將電源電壓由VGL改為VGH。
[0103]上面已經(jīng)詳細說明了本發(fā)明提供的移位寄存器單元及柵極驅(qū)動器。除此之外，本發(fā)明還提供包括上述柵極驅(qū)動器的圖像顯示裝置，具體地，所述顯示裝置可以為液晶顯示裝置，例如液晶面板、液晶電視、手機、電子閱讀器、液晶顯示器等。
[0104]以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細說明，應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【主權(quán)項】
1.一種移位寄存器單元，其特征在于，包括， 輸入模塊，根據(jù)第一時鐘信號，將輸入信號提供至第一節(jié)點； 第一控制模塊，根據(jù)所述輸入信號和第三時鐘信號，通過將所述第三時鐘信號提供至所述移位寄存器單元的輸出節(jié)點來實現(xiàn)上拉輸出，并隨后根據(jù)第二時鐘信號，通過將電源電壓提供至所述輸出節(jié)點來實現(xiàn)下拉輸出； 第二控制模塊，根據(jù)第四時鐘信號，將所述輸出節(jié)點的電平保持在所述電源電壓； 其中，所述第一控制模塊包括第一晶體管，所述第一晶體管在上拉輸出后繼續(xù)導(dǎo)通以進行下拉輸出，所述第二控制模塊包括第二晶體管，用于保持所述輸出節(jié)點的電平。
2.如權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一晶體管與所述第二晶體管的尺寸比率為30:1?1:1。
3.如權(quán)利要求2所述的移位寄存器單元，其特征在于，所述第一晶體管與所述第二晶體管的尺寸比率為6:1?3:1。
4.如權(quán)利要求2或3所述的移位寄存器單元，其特征在于，所述第一晶體管的柵極與第一節(jié)點相連，源極與所述第三時鐘信號相連，漏極與所述輸出節(jié)點相連，在所述第一晶體管的柵極和漏極之間具有第一電容，作為第一節(jié)點的電壓保持電容； 所述第一控制模塊還包括第七晶體管，所述第七晶體管的柵極與所述第一節(jié)點相連，源極與第二電容的一端在第二節(jié)點處相連，漏極與所述電源電壓相連，所述第二電容的另一端與所述電源電壓相連，所述第二電容用作第二節(jié)點的電壓保持電容。
5.如權(quán)利要求4所述的移位寄存器單元，其特征在于，所述第一電容和第二電容是所述晶體管之間的固有寄生電容，或是附加電容器。
6.如權(quán)利要求4所述的移位寄存器單元，其特征在于，所述第二晶體管的柵極連接至所述第二節(jié)點，漏極連接至所述電源電壓，源極連接至所述輸出節(jié)點； 所述第二控制模塊還包括第五晶體管，所述第五晶體管的柵極和漏極連接至所述第四時鐘信號，源極與所述第二節(jié)點相連；以及第六晶體管，第六晶體管的柵極與所述第二節(jié)點相連，源極與第一節(jié)點相連，漏極與所述電源電壓相連。
7.如權(quán)利要求6所述的移位寄存器單元，其特征在于，所述第二控制模塊還包括第八晶體管，所述第八晶體管的柵極和漏極連接至所述第二時鐘信號，源極與所述第二節(jié)點相連；以及第九晶體管，第九晶體管的柵極與所述第一時鐘信號相連，源極與所述第二節(jié)點相連，漏極與第二電源電壓相連，所述第二電源電壓與所述電源電壓的極性相反。
8.如權(quán)利要求4所述的移位寄存器單元，其特征在于，所述第二晶體管的柵極連接至所述第二節(jié)點，漏極連接至所述電源電壓，源極連接至所述輸出節(jié)點； 所述第二控制模塊還包括第五晶體管，所述第五晶體管的柵極連接至所述第四時鐘信號，源極與所述第二節(jié)點相連，漏極與第二電源電壓相連，所述第二電源電壓與所述電源電壓的極性相反；以及第六晶體管，第六晶體管的柵極與所述第二節(jié)點相連，源極與第一節(jié)點相連，漏極與所述電源電壓相連。
9.如權(quán)利要求6-8之一所述的移位寄存器單元，其特征在于，所述輸入模塊包括: 第三晶體管，所述第三晶體管的柵極連接至所述第一時鐘信號，源極連接至所述輸入信號，漏極連接至所述第一節(jié)點；以及 第四晶體管，所述第四晶體管的柵極連接至所述第四時鐘信號，漏極連接至所述移位寄存器單元的下一級輸出信號，源極連接至所述第一節(jié)點。
10.如權(quán)利要求6-8之一所述的移位寄存器單元，其特征在于，所述輸入模塊包括: 第三晶體管，所述第三晶體管的柵極連接至所述輸入信號，源極連接至所述第一時鐘信號，漏極連接至所述第一節(jié)點；以及 第四晶體管，所述第四晶體管的柵極連接至所述移位寄存器單元的下一級輸出信號，漏極連接至所述第四時鐘信號，源極連接至所述第一節(jié)點。
11.如權(quán)利要求9所述的移位寄存器單元，其特征在于，所述第一晶體管到第九晶體管均為NMOS晶體管，所述電源電壓為負電壓，所述第二電源電壓為正電壓。
12.如權(quán)利要求10所述的移位寄存器單元，其特征在于，所述第一晶體管到第九晶體管均為PMOS晶體管，所述電源電壓為正電壓，所述第二電源電壓為負電壓。
13.一種柵極驅(qū)動電路，其特征在于，包括權(quán)利要求1至12中任一項所述的移位寄存器單元。
14.如權(quán)利要求13所述的柵極驅(qū)動電路，其特征在于，由N個所述移位寄存器單元級聯(lián)而成，N為大于I的自然數(shù)， 除了第I級移位寄存器單元之外，每個移位寄存器單元的第一輸入端連接上一級移位寄存器單元的輸出節(jié)點，第I級移位寄存器單元的第一輸入端與第一開啟信號相連；除了最后I級移位寄存器單元之外，每個移位寄存器單元的第二輸入端連接下一級移位寄存器單元的輸出節(jié)點，最后I級移位寄存器單元的第二輸入端與第二開啟信號相連；當所述移位寄存器單元進行正向移位時，所述第一時鐘信號的高電平脈沖在所述第三時鐘信號之前，并且所述第一時鐘信號的波形與上一級移位寄存器單元的輸出節(jié)點的電壓波形相同； 當所述移位寄存器單元反向移位時，所述第二時鐘信號的高電平脈沖在所述第三時鐘信號之前，并且所述第二時鐘信號的波形與下一級移位寄存器單元的輸出節(jié)點的電壓波形相同。
15.一種顯示裝置，其特征在于，包括權(quán)利要求13或14所述的柵極驅(qū)動電路。
【專利摘要】本發(fā)明實施例提供了一種移位寄存器單元、一種雙向掃描柵極驅(qū)動電路以及一種顯示裝置。移位寄存器單元包括輸入模塊，將輸入信號提供至第一節(jié)點；第一控制模塊，根據(jù)輸入信號和第三時鐘信號實現(xiàn)上拉輸出，并隨后實現(xiàn)下拉輸出；第二控制模塊，根據(jù)第四時鐘信號，將輸出節(jié)點的電平保持在電源電壓；第一控制模塊包括第一晶體管，在上拉輸出后繼續(xù)導(dǎo)通以進行下拉輸出，第二控制模塊包括第二晶體管，用于保持輸出節(jié)點的電平。發(fā)明實施例的移位寄存器單元通過簡單的設(shè)計實現(xiàn)了雙向掃描，利于窄邊框和高分辨率的顯示面板布線。此外，由于第二晶體管僅用于下拉保持，可以使用較小尺寸的晶體管，從而進一步縮小了電路尺寸。
【IPC分類】G09G3-36, G09G3-20, G11C19-28
【公開號】CN104575436
【申請?zhí)枴緾N201510062488
【發(fā)明人】胡理科, 祁小敬
【申請人】京東方科技集團股份有限公司, 成都京東方光電科技有限公司
【公開日】2015年4月29日
【申請日】2015年2月6日