聯(lián)電路。圖2示出了第一實(shí)施例的移位寄存器單元的電路圖。以下實(shí)施例以開關(guān)晶體管均為“N”型晶體管為例進(jìn)行說明。當(dāng)然可以使用“P”型晶體管來實(shí)現(xiàn)本發(fā)明實(shí)施例。
[0046]接下來參考圖2來詳細(xì)描述根據(jù)本發(fā)明第一實(shí)施例的移位寄存器單元的結(jié)構(gòu)。如圖2所示，移位寄存器單元可以包括:
[0047]輸入模塊，根據(jù)第一時(shí)鐘信號(hào)(ck4和ck2中的一個(gè))，將輸入信號(hào)OUT_N_l提供至第一節(jié)點(diǎn)I3U (上拉節(jié)點(diǎn))；
[0048]第一控制模塊，根據(jù)所述輸入信號(hào)OUT_N_l和第三時(shí)鐘信號(hào)ckl，通過將所述第三時(shí)鐘信號(hào)提供至所述移位寄存器單元的輸出節(jié)點(diǎn)OUT_N來實(shí)現(xiàn)上拉輸出，并隨后根據(jù)第二時(shí)鐘信號(hào)(ck4和ck2中的另一個(gè))，通過將電源電壓(VGL)提供至所述輸出節(jié)點(diǎn)來實(shí)現(xiàn)下拉輸出；
[0049]第二控制模塊，根據(jù)第四時(shí)鐘信號(hào)ck3，將所述輸出節(jié)點(diǎn)的電平保持在所述電源電壓(VGL)；
[0050]其中，所述第一控制模塊包括第一晶體管Tl，所述第一晶體管Tl在上拉輸出后繼續(xù)導(dǎo)通以進(jìn)行下拉輸出，所述第二控制模塊包括第二晶體管T2，用于保持所述輸出節(jié)點(diǎn)的電平。
[0051]以下結(jié)合圖2對(duì)本實(shí)施例移位寄存器的各個(gè)組成部分分別進(jìn)行詳細(xì)說明。
[0052]如圖2所示，輸入模塊可以包括:第三晶體管T3，第三晶體管T3的柵極連接至?xí)r鐘信號(hào)ck4，源極連接至輸入信號(hào)OUT_N-l，漏極連接至第一節(jié)點(diǎn)PU ;第四晶體管T4，第四晶體管T4的柵極連接至?xí)r鐘信號(hào)ck2，漏極連接至輸入信號(hào)OUT_N+l，源極連接至第一(上拉)節(jié)點(diǎn)PU。這里需要注意的是，在第一晶體管Tl的柵極和漏極之間具有第一電容Cl，作為上拉節(jié)點(diǎn)PU的電壓保持電容。輸入信號(hào)OUT_N-l是移位寄存器單元當(dāng)前級(jí)輸出信號(hào)OUT_N的上一級(jí)輸出信號(hào)，其初始值為STV，例如在正向移位情況下為信號(hào)SIU，在反向移位情況下為信號(hào)SID。輸入信號(hào)OUT_N+l是移位寄存器單元當(dāng)前級(jí)輸出信號(hào)OUT_N的下一級(jí)輸出信號(hào)。
[0053]第一控制模塊可以包括:第一晶體管Tl，第一晶體管Tl的柵極與第一節(jié)點(diǎn)F1U相連，源極與時(shí)鐘信號(hào)ckl相連，漏極與移位寄存器單元的輸出節(jié)點(diǎn)OUT_N相連；第七晶體管T7，所述第七晶體管T7的柵極與所述第一節(jié)點(diǎn)I3U相連，源極與第二電容C2的一端在第二節(jié)點(diǎn)PD(下拉節(jié)點(diǎn))處相連，漏極與所述電源電壓(VGL)相連，所述第二電容C2的另一端與所述電源電壓(VGL)相連，所述第二電容C2用作第二節(jié)點(diǎn)H)的電壓保持電容。
[0054]本領(lǐng)域技術(shù)人員可以理解，第一電容Cl和第二電容C2可以是晶體管之間的固有寄生電容，也可以是額外的附加電容器。
[0055]第二控制模塊可以包括:第二晶體管T2，第二晶體管T2的柵極連接至下拉節(jié)點(diǎn)PD，其漏極連接至電源負(fù)極電壓VGL，其源極連接至所述輸出節(jié)點(diǎn)OUT_N ;第五晶體管T5，第五晶體管T5的柵極和漏極連接至?xí)r鐘信號(hào)ck3，源極與下拉節(jié)點(diǎn)H)相連；以及第六晶體管T6，第六晶體管T6的柵極與所述第二節(jié)點(diǎn)(PD)相連，源極與第一節(jié)點(diǎn)(PU)相連，漏極與所述電源電壓(VGL)相連。
[0056]如圖2所示，本實(shí)施例的移位寄存器單元由4個(gè)時(shí)鐘信號(hào)ckl_ck4控制。利用第三晶體管T3和第四晶體管T4可以實(shí)現(xiàn)雙向掃描功能。第一晶體管Tl的導(dǎo)通能夠在實(shí)現(xiàn)輸出點(diǎn)電壓上拉之后下拉該輸出點(diǎn)電壓，第二晶體管T2為下拉保持晶體管，第五晶體管T5控制下拉節(jié)點(diǎn)ro的電壓，實(shí)現(xiàn)對(duì)下拉節(jié)點(diǎn)ro的拉高，第六晶體管T6控制上拉節(jié)點(diǎn)I3U的電壓，當(dāng)ro為高時(shí)持續(xù)下拉點(diǎn)，使第一晶體管Tl管截止，第七晶體管T7為下拉節(jié)點(diǎn)ro的控制晶體管，當(dāng)PU為高時(shí)保持ro點(diǎn)為低，使下拉晶體管T2截止。利用上述電路結(jié)構(gòu)與時(shí)鐘信號(hào)的時(shí)序相結(jié)合，第一晶體管Tl在上拉輸出后還繼續(xù)導(dǎo)通，起著下拉的作用，這樣第二晶體管T2僅用于將移位寄存器單元的輸出保持在低電壓，使得移位寄存器單元的輸出僅由第一晶體管Tl控制。因此，可以適當(dāng)縮小第二晶體管T2的尺寸，有利于窄邊框布線。第一晶體管Tl和第二晶體管T2的尺寸比率約為30:1?1: 1，優(yōu)選是6: I?3:1。
[0057]對(duì)于在長期正向偏壓下工作的第二晶體管T2的可靠性而言，具有較小尺寸是非常有益的。這是因?yàn)樵?5%以上高占空比工作的只有第六晶體管T6和第二晶體管T2，它們都可以在最小尺寸下保持電路的正常功能，而且下拉節(jié)點(diǎn)H)的電壓低于電路中的高電平(對(duì)于NMOS電路)，該電路的可靠性得到了提高。
[0058]本領(lǐng)域技術(shù)人員應(yīng)當(dāng)清楚，上述的晶體管尺寸是與移位寄存器連接負(fù)載的大小相關(guān)聯(lián)的，因此不能直接就以某個(gè)數(shù)值作為代表。本發(fā)明中采用這種結(jié)構(gòu)可以減小下拉晶體管T2的尺寸，是指在相同負(fù)載狀態(tài)下，相對(duì)不采用這種結(jié)構(gòu)的移位寄存器而言，可以減小下拉晶體管T2的尺寸，只是個(gè)對(duì)比結(jié)果，其不能是具體數(shù)值，特此解釋。
[0059]圖3示出了本實(shí)施例的移位寄存器單元進(jìn)行正向移位時(shí)的信號(hào)時(shí)序。接下來將結(jié)合圖2和圖3來描述本實(shí)施例移位寄存器單元的工作原理。
[0060]如圖3所示，在第一階段(tl)中，ck4與SIU的脈沖同步，SIU和ck4為高電平，其余時(shí)鐘信號(hào)為低電平。當(dāng)輸入有效的SIU(在NMOS晶體管的情況下為高電平)時(shí)，由ck4控制的第三晶體管T3導(dǎo)通，將SIU的高電平信號(hào)傳輸?shù)降谝痪w管Tl的柵極，第一晶體管Tl導(dǎo)通，并對(duì)第一電容Cl充電。同時(shí)該信號(hào)還將第七晶體管T7導(dǎo)通。此時(shí)，上拉節(jié)點(diǎn)的電壓拉高，下拉節(jié)點(diǎn)ro的電壓則由ro電壓慢慢拉低，第二電容C2兩端都為低電平。此時(shí)，Ckl為低電平，第一晶體管Tl導(dǎo)通，從而對(duì)第一電容Cl充電，輸出節(jié)點(diǎn)0UT_N的電壓Outl為低電平。
[0061]第二階段(t2):ckl為高電平，其余時(shí)鐘信號(hào)為低電平，SIU信號(hào)變?yōu)榈碗娖?。輸出?jié)點(diǎn)0UT_N的電壓Outl由低電平跳變到高電平。第一電容Cl的自舉效應(yīng)將I3U點(diǎn)的電壓泵高，此時(shí)便可使第一晶體管Tl完全輸出ckl的高電平到輸出節(jié)點(diǎn)0UT_N。這時(shí)，由于第七晶體管T7導(dǎo)通，下拉節(jié)點(diǎn)ro的電壓被拉低。
[0062]第三階段(t3):ck2為高電平，其余時(shí)鐘信號(hào)為低電壓，SIU信號(hào)保持低電平。ck2為高電平，第四晶體管T4導(dǎo)通。由于第四晶體管T4導(dǎo)通，上拉節(jié)點(diǎn)PU的電壓不再自舉，但仍可以維持第一晶體管Tl的導(dǎo)通，輸出節(jié)點(diǎn)0UT_N的電壓Outl由高電平跳變到低電平。因此，在時(shí)鐘信號(hào)ck4、ckl和ck2的高電平期間，第一晶體管Tl均導(dǎo)通，下拉節(jié)點(diǎn)H)的電壓點(diǎn)均為低電平且第二晶體管T2均截止。
[0063]第四階段(t4):ck3為高電平，其余時(shí)鐘信號(hào)為低電壓，SIU信號(hào)保持低電平。ck3為高電平，第五晶體管T5導(dǎo)通，由此將下拉節(jié)點(diǎn)ro的電平拉高，同時(shí)對(duì)第二電容C2充電，第二晶體管T2導(dǎo)通，維持輸出節(jié)點(diǎn)的低電平。第六晶體管T6將上拉節(jié)點(diǎn)的電壓拉低，從而使第一晶體管Tl處于截止?fàn)顟B(tài)。
[0064]第五階段(t5):ck4為高電平，其余時(shí)鐘信號(hào)為低電壓，SIU信號(hào)變?yōu)楦唠娖?。此時(shí)，由ck4控制的第三晶體管T3導(dǎo)通，重復(fù)以上第一階段的步驟，從而開始該移位寄存器單元下一個(gè)周期的操作。
[0065]圖4示出了第一實(shí)施例的柵極驅(qū)動(dòng)電路的級(jí)聯(lián)圖。該實(shí)施例的移位寄存器單元通過級(jí)聯(lián)的方式構(gòu)成柵極驅(qū)動(dòng)電路，由此，通過移位寄存器單元的移位而實(shí)現(xiàn)對(duì)各像素行的逐行掃描。圖中，Siu和SID分別為正向和反向掃描的輸入啟動(dòng)脈沖信號(hào)。
[0066]如圖4所示，在該實(shí)施例中，除了第一級(jí)移位寄存器單元SR1之外，每個(gè)移位寄存器單元SRn的第一輸入端OUT_N-l連接上一級(jí)移位寄存器單元SRlri的輸出，第一級(jí)移位寄存器單元SR1的第一輸入端OUT_N-l則與啟動(dòng)信號(hào)SIU相連；除了最后一級(jí)移位寄存器單元SRn之外，每個(gè)移位寄存器單元SRn的第二輸入端OUT_N+l連接下一級(jí)移位寄存器單元SRn+1的輸出，而最后一級(jí)移位寄存器單元SRn的第二輸入端OUT_N+l與啟動(dòng)信號(hào)SID相連。
[0067]如圖4所示，在該移位寄存器中，后一級(jí)移位寄存器單元的輸出信號(hào)時(shí)序相比于前一級(jí)移位寄存器單元的輸出信號(hào)時(shí)序，高電平信號(hào)向后順延一個(gè)周期。具體地，相鄰的四個(gè)移位寄存器單元(第1、i+1、i+2、i+3級(jí))的移位寄存器單元的時(shí)鐘信號(hào)滿足以下關(guān)系:
[0068](I)對(duì)于第i個(gè)移位寄存器單元，其時(shí)鐘信號(hào)輸入端CKl、CK2、CK3和CK4輸入的時(shí)鐘信號(hào)分別為ckl、ck2、ck3和ck4 ；
[0069](2)對(duì)于第i+1個(gè)移位寄存器單元，其時(shí)鐘信號(hào)輸入端CKl、CK2、CK3和CK4輸入的時(shí)鐘信號(hào)分別為ck2、ck3、ck4和ckl ;
[0070](3)對(duì)于第i+2個(gè)移位寄存器單元，其時(shí)