移位寄存器單元電路、移位寄存器及顯示裝置制造方法
【專利摘要】本實(shí)用新型涉及顯示【技術(shù)領(lǐng)域】，公開(kāi)了一種移位寄存器單元電路，包括若干單元電路，每個(gè)單元電路連接一條柵線，每個(gè)單元電路包括：觸發(fā)信號(hào)端、第一時(shí)鐘端、第二時(shí)鐘端、復(fù)位端、柵極輸出端、低電平端、存儲(chǔ)電容、復(fù)位模塊、第一下拉模塊、第二下拉模塊、充電模塊、輸出控制模塊。本實(shí)用新型還公開(kāi)了一種移位寄存器和顯示裝置。本實(shí)用新型的移位寄存器單元電路避免了功耗損失，降低了整個(gè)電路的功耗。
【專利說(shuō)明】移位寄存器單元電路、移位寄存器及顯示裝置

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及顯示【技術(shù)領(lǐng)域】，特別涉及一種移位寄存器單元電路、移位寄存器及顯示裝置。

【背景技術(shù)】
[0002]隨著液晶顯示器(LCD)技術(shù)的發(fā)展，周邊電路小型化、集成化逐漸成為了市場(chǎng)的主流技術(shù)。其中GOA(Gate IC on Array,即將Gate IC的移位寄存器電路做在Array面板上)技術(shù)已比較成熟，且各廠商所采用的結(jié)構(gòu)均不相同。使用GOA技術(shù)的好處就是節(jié)省了成本，簡(jiǎn)化了產(chǎn)品后端工藝流程，方便了面板純平再在整機(jī)端機(jī)械結(jié)構(gòu)上的設(shè)計(jì)。而GOA技術(shù)最大的難點(diǎn)在于使用壽命、尺寸以及功耗等問(wèn)題。
實(shí)用新型內(nèi)容
[0003](一 )要解決的技術(shù)問(wèn)題
[0004]本實(shí)用新型要解決的技術(shù)問(wèn)題是:如何降低移位寄存器單元電路的功耗。
[0005]( 二 )技術(shù)方案
[0006]為解決上述技術(shù)問(wèn)題，本實(shí)用新型提供了一種移位寄存器單元電路，包括:觸發(fā)信號(hào)端、第一時(shí)鐘端、第二時(shí)鐘端、復(fù)位端、柵極輸出端、低電平端、存儲(chǔ)電容、復(fù)位模塊、第一下拉模塊、第二下拉模塊、充電模塊和輸出控制模塊；
[0007]所述充電模塊連接所述觸發(fā)信號(hào)端和所述存儲(chǔ)電容，用于在所述觸發(fā)信號(hào)端為高電平時(shí)為存儲(chǔ)電容充電；
[0008]所述輸出控制模塊連接所述觸發(fā)信號(hào)端、第一時(shí)鐘端、第二時(shí)鐘端、柵極輸出端及存儲(chǔ)電容，用于在存儲(chǔ)電容的第一端為高電平和第二時(shí)鐘端為高電平時(shí)使所述柵極輸出端高電平；所述存儲(chǔ)電容第二端連接所述柵極輸出端；
[0009]所述第一下拉模塊連接第一時(shí)鐘端、存儲(chǔ)電容和低電平端，第二下拉模塊連接第一下拉模塊、存儲(chǔ)電容和低電平端；所述第一下拉模塊用于將所述存儲(chǔ)電容的第二端拉至低電平，并在所述存儲(chǔ)電容的第一端為低電平時(shí)觸發(fā)所述第二下拉模塊將所述存儲(chǔ)電容兩端均拉至低電平；
[0010]所述復(fù)位模塊連接所述復(fù)位端、存儲(chǔ)電容和低電平端，用于將所述存儲(chǔ)電容兩端拉至低電平。
[0011]其中，所述充電模塊包括:第四晶體管和第五晶體管，所述第四晶體管的柵極和源極連接觸發(fā)信號(hào)端，漏極連接所述存儲(chǔ)電容的第一端，用于將所述觸發(fā)信號(hào)端的高電平信號(hào)傳輸至所述存儲(chǔ)電容的第一端；所述第五晶體管的柵極連接所述第一時(shí)鐘端，源極連接所述存儲(chǔ)電容的第一端，漏極連接所述觸發(fā)信號(hào)端，用于在第一時(shí)鐘端為高電平且觸發(fā)信號(hào)端為低電平時(shí)，將所述存儲(chǔ)電容的第一端拉至低電平。
[0012]其中，所述輸出控制模塊包括:第一晶體管，所述第一晶體管的柵極連接存儲(chǔ)電容的第一端，源極連接所述第二時(shí)鐘端，漏極連接所述柵極輸出端，用于在所述存儲(chǔ)電容第一端為高電平時(shí)，將所述第二時(shí)鐘端的高電平信號(hào)輸出至所述柵極輸出端。
[0013]其中，所述第一下拉模塊包括:第八晶體管、第九晶體管和第十晶體管；所述第二下拉模塊包括:第三晶體管和第七晶體管；
[0014]所述第九晶體管的柵極和源極連接所述第一時(shí)鐘端，漏極連接所述第八晶體管的源極，所述第八晶體管的柵極連接所述存儲(chǔ)電容的第一端，漏極連接所述低電平端，所述第十晶體管的柵極連接所述第一時(shí)鐘端，源極連接所述柵極輸出端，漏極連接所述低電平端；所述第三晶體管的柵極連接所述第八晶體管的源極，源極連接所述存儲(chǔ)電容的第二端，漏極連接所述低電壓端，第七晶體管的柵極連接所述第八晶體管的源極，源極連接所述低電平端，漏極連接所述存儲(chǔ)電容的第一端；
[0015]所述第八晶體管和第九晶體管用于在所述存儲(chǔ)電容的第一端為高電平時(shí)，形成從第一時(shí)鐘端到低電平端的通路，或者在所述存儲(chǔ)電容的第一端為低電平時(shí)使第八晶體管的源極變?yōu)楦唠娖?，以使所述第三晶體管和第七晶體管打開(kāi)將存儲(chǔ)電容的兩端拉至低電平；
[0016]并且第十晶體管用于在所述第一時(shí)鐘端為高電平時(shí)將所述柵極輸出端拉至低電平。
[0017]其中，所述復(fù)位模塊包括:第二晶體管和第六晶體管，所述第二晶體管的柵極連接所述復(fù)位端，源極連接所述低電平端，漏極連接所述存儲(chǔ)電容的第二端，用于在復(fù)位端為高電平時(shí)將所述存儲(chǔ)電容的第二端拉至低電平；所述第六晶體管的柵極連接所述復(fù)位端，源極連接所述存儲(chǔ)電容的第一端，漏極連接所述低電平端，用于在復(fù)位端為高電平時(shí)將所述存儲(chǔ)電容的第一端拉至低電平。
[0018]本實(shí)用新型還提供了一種移位寄存器，包括級(jí)聯(lián)的若干上述任一項(xiàng)所述的移位寄存器單元電路。
[0019]本實(shí)用新型還提供了一種顯示裝置，包括上述的移位寄存器。
[0020](三)有益效果
[0021]本實(shí)用新型的移位寄存器單元電路結(jié)構(gòu)只包含10個(gè)薄膜晶體管(TFT)，且不會(huì)隨輸入的脈沖信號(hào)反復(fù)的開(kāi)關(guān)，從而避免了功耗損失，降低了整個(gè)電路的功耗。

【專利附圖】

【附圖說(shuō)明】
[0022]圖1是本實(shí)用新型實(shí)施例的一種移位寄存器單元電路(只示出了一個(gè)單元電路)結(jié)構(gòu)示意圖；
[0023]圖2是圖1中電路的工作時(shí)序圖。

【具體實(shí)施方式】
[0024]下面結(jié)合附圖和實(shí)施例，對(duì)本實(shí)用新型的【具體實(shí)施方式】作進(jìn)一步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本實(shí)用新型，但不用來(lái)限制本實(shí)用新型的范圍。
[0025]本實(shí)用新型實(shí)施例的移位寄存器單元電路如圖1所示，包括:觸發(fā)信號(hào)端INPUT、第一時(shí)鐘端CLKB、第二時(shí)鐘端CLK、復(fù)位端REST、柵極輸出端OUT、低電平端VSS、存儲(chǔ)電容Cl、復(fù)位模塊、第一下拉模塊、第二下拉模塊、充電模塊和輸出控制模塊。
[0026]所述充電模塊連接所述觸發(fā)信號(hào)端INPUT和所述存儲(chǔ)電容Cl，用于在所述觸發(fā)信號(hào)端INPUT為高電平時(shí)為存儲(chǔ)電容Cl充電。
[0027]所述輸出控制模塊連接所述觸發(fā)信號(hào)端INPUT、第一時(shí)鐘端CLKB、第二時(shí)鐘端CLK、柵極輸出端OUT及存儲(chǔ)電容Cl，用于在存儲(chǔ)電容Cl的第一端為高電平和第二時(shí)鐘端CLK為高電平時(shí)使所述柵極輸出端OUT高電平；所述存儲(chǔ)電容Cl第二端連接所述柵極輸出端 OUT。
[0028]所述第一下拉模塊連接第一時(shí)鐘端CLKB、存儲(chǔ)電容Cl和低電平端VSS，第二下拉模塊連接第一下拉模塊、存儲(chǔ)電容Cl和低電平端VSS ;所述第一下拉模塊用于將所述存儲(chǔ)電容Cl的第二端拉至低電平，并在所述存儲(chǔ)電容Cl的第一端為低電平時(shí)觸發(fā)所述第二下拉模塊將所述存儲(chǔ)電容Cl兩端均拉至低電平。
[0029]所述復(fù)位模塊連接所述復(fù)位端REST、存儲(chǔ)電容Cl和低電平端VSS，用于將所述存儲(chǔ)電容Cl兩端拉至低電平。
[0030]本實(shí)施例中，所述充電模塊包括:第四晶體管M34和第五晶體管M35，所述第四晶體管M34的柵極和源極連接觸發(fā)信號(hào)端INPUT，漏極連接所述存儲(chǔ)電容Cl的第一端，用于將所述觸發(fā)信號(hào)端INPUT的高電平信號(hào)傳輸至所述存儲(chǔ)電容Cl的第一端；第五晶體管M35的柵極連接第一時(shí)鐘端CLKB，源極連接所述存儲(chǔ)電容Cl的第一端，漏極連接觸發(fā)信號(hào)端INPUT，用于在第一時(shí)鐘端CLKB為高電平且觸發(fā)信號(hào)端INPUT為低電平時(shí)，將所述存儲(chǔ)電容Cl的第一端拉至低電平。
[0031]本實(shí)施例中，所述輸出控制模塊包括:第一晶體管M31，所述第一晶體管M31的柵極連接存儲(chǔ)電容Cl的第一端，源極連接所述第二時(shí)鐘端CLK，漏極連接所述柵極輸出端0UT，用于在所述存儲(chǔ)電容Cl第一端為高電平時(shí)，將所述第二時(shí)鐘端CLK的高電平信號(hào)輸出至所述柵極輸出端OUT。
[0032]本實(shí)施例中，所述第一下拉模塊包括:第八晶體管M38、第九晶體管M39和第十晶體管M40 ;所述第二下拉模塊包括:第三晶體管M33和第七晶體管M37 ；
[0033]所述第九晶體管M39的柵極和源極連接所述第一時(shí)鐘端CLKB，漏極連接所述第八晶體管M38的源極，所述第八晶體管M38的柵極連接所述存儲(chǔ)電容Cl的第一端，漏極連接所述低電平端VSS，所述第十晶體管M40的柵極連接所述第一時(shí)鐘端CLKB，源極連接所述柵極輸出端0UT，漏極連接所述低電平端VSS ;所述第三晶體管M33的柵極連接所述第八晶體管M38的源極，源極連接所述存儲(chǔ)電容Cl的第二端，漏極連接所述低電壓端，第七晶體管M37的柵極連接所述第八晶體管M38的源極，源極連接所述低電平端VSS，漏極連接所述存儲(chǔ)電容Cl的第一端；
[0034]所述第八晶體管M38和第九晶體管M39用于在所述存儲(chǔ)電容Cl的第一端為高電平時(shí)，形成從第一時(shí)鐘端CLKB到低電平端VSS的通路，或者在所述存儲(chǔ)電容Cl的第一端為低電平時(shí)使第八晶體管M38的源極變?yōu)楦唠娖?，以使所述第三晶體管M33和第七晶體管M37打開(kāi)將存儲(chǔ)電容Cl的兩端拉至低電平；
[0035]并且第十晶體管M40用于在所述第一時(shí)鐘端CLKB為高電平時(shí)將所述柵極輸出端OUT拉至低電平。
[0036]本實(shí)施例中，所述復(fù)位模塊包括:第二晶體管M32和第六晶體管M36，所述第二晶體管M32的柵極連接所述復(fù)位端REST，源極連接所述低電平端VSS，漏極連接所述存儲(chǔ)電容Cl的第二端，用于在復(fù)位端REST為高電平時(shí)將所述存儲(chǔ)電容Cl的第二端拉至低電平；所述第六晶體管M36的柵極連接所述復(fù)位端REST，源極連接所述存儲(chǔ)電容Cl的第一端，漏極連接所述低電平端VSS，用于在復(fù)位端REST為高電平時(shí)將所述存儲(chǔ)電容Cl的第一端拉至低電平。
[0037]本實(shí)施例的柵極驅(qū)動(dòng)電路的工作時(shí)序圖如圖2所示，具體工作原理如下:
[0038]階段a =INPUT端信號(hào)為高電平，CLK端為低電平，CLKB端為高電平，M34開(kāi)啟，Cl左端(U點(diǎn))充電為高電平，M31、M35、M38、M40和M39開(kāi)啟，Q點(diǎn)和OUT端電位被VSS拉為低，OUT端輸出為低電平，其他TFT為關(guān)閉狀態(tài)。
[0039]階段b =CLK端為高電平，INPUT端、REST端和CLKB端均為低電平，由于Cl左端保持階段a的高電平，因此M31和M38依然開(kāi)啟，Q點(diǎn)依然為低電平，U點(diǎn)因?yàn)镃LK端的耦合被抬高，OUT端輸出CLK端的高電平。其他的TFT均為關(guān)閉狀態(tài)。
[0040]階段c =CLK端為低電平，CLKB端和REST端為高電平，此時(shí)M36、M32、M35、M39和M40開(kāi)啟，由于M32和M40開(kāi)啟，將OUT拉至低電平，即OUT端輸出為低電平。由于INPUT端為低電平，U點(diǎn)被拉低，導(dǎo)致Q點(diǎn)被充電為高電平，因此M37和M33開(kāi)啟，且U點(diǎn)和OUT端均與VSS端連接，由于VSS端電壓與柵線上Vgl信號(hào)相同，所以VSS起到穩(wěn)定柵線Vgl電壓的功能，其他TFT為關(guān)閉狀態(tài)。
[0041]階段d =INPUT端、CLKB端和REST端信號(hào)為低電平，CLK端為高電平，在本階段Q點(diǎn)電壓由于沒(méi)有放電的通路，依然保持為高電平的狀態(tài)，除M33和M37為開(kāi)啟外，其他TFT單元均為關(guān)閉狀態(tài)。而M37和M33的開(kāi)啟分別使U點(diǎn)和OUT端持續(xù)與VSS線連接，以穩(wěn)定柵線的電壓，此時(shí)OUT輸出低電平。
[0042]階段e JNPUT端、CLK端和REST端信號(hào)為低電平，CLKB端為高電平，M35、M39和M40開(kāi)啟，Q點(diǎn)依然保持為高電平，Q點(diǎn)控制的M33和M37也依然保持開(kāi)啟的狀態(tài)，其中M40和M33使OUT端連接VSS，M35和M37使U點(diǎn)連接VSS，以保持柵線的電壓穩(wěn)定。
[0043]對(duì)于該單元電路，在之后的時(shí)序中INPUT端和REST端信號(hào)一直為低電平，CLK端和CLKB端高低電平交替，即為d階段和e階段的重復(fù)，此處不再贅述。
[0044]本實(shí)用新型的移位寄存器單元電路結(jié)構(gòu)只包含10個(gè)薄膜晶體管(TFT)，且不會(huì)隨輸入的脈沖信號(hào)反復(fù)的開(kāi)關(guān)，從而避免了功耗損失，降低了整個(gè)電路的功耗。其中第九晶體管，即圖1中的M39的二極管(M39柵源極連接在一起)結(jié)構(gòu)，利用二極管特性在Q點(diǎn)形成了一個(gè)類似直流的波形(圖2中Q點(diǎn))，不會(huì)成為波浪狀，進(jìn)一步減小了電路功耗，而且本實(shí)用新型的移位寄存器單元電路只有10個(gè)晶體管，產(chǎn)品尺寸可以更小。
[0045]本實(shí)用新型還提供了一種基于上述的移位寄存器單元電路的驅(qū)動(dòng)方法，包括:
[0046]階段一:對(duì)所述觸發(fā)信號(hào)端和第一時(shí)鐘端施加高電平，第二時(shí)鐘端和復(fù)位端施加低電平，使所述充電模塊為存儲(chǔ)電容充電，第一下拉模塊將所述柵極輸出端下拉至低電平。具體地，對(duì)所述觸發(fā)信號(hào)端和第一時(shí)鐘端施加高電平，第二時(shí)鐘端和復(fù)位端施加低電平，第四晶體管導(dǎo)通，將存儲(chǔ)電容的第一端充電為高電平，第一晶體管和第十晶體管導(dǎo)通，將所述柵極輸出端下拉至低電平。
[0047]階段二:對(duì)所述觸發(fā)信號(hào)端、第一時(shí)鐘端和復(fù)位端施加低電平，第二時(shí)鐘端施加高電平，使存儲(chǔ)電容的第一端保持高電平，所述輸出控制模塊控制所述柵極輸出端輸出第二時(shí)鐘端的高電平。具體地，對(duì)所述觸發(fā)信號(hào)端、第一時(shí)鐘端和復(fù)位端施加低電平，第二時(shí)鐘端施加高電平，存儲(chǔ)電容第一端保持高電平，第一晶體管導(dǎo)通，使柵極輸出端輸出第二時(shí)鐘端的高電平。
[0048]階段三:對(duì)所述第一時(shí)鐘端和復(fù)位端施加高電平，第二時(shí)鐘端和觸發(fā)信號(hào)端施加低電平，所述復(fù)位模塊將所述存儲(chǔ)電容的兩端和柵極輸出端拉至低電平。具體地，對(duì)所述第一時(shí)鐘端和復(fù)位端施加高電平，第二時(shí)鐘端和觸發(fā)信號(hào)端施加低電平，第二晶體管和第六晶體管導(dǎo)通，將所述存儲(chǔ)電容的兩端和柵極輸出端拉至低電平。
[0049]階段四:對(duì)所述觸發(fā)信號(hào)端、第一時(shí)鐘端和復(fù)位端施加低電平，第二時(shí)鐘端施加高電平，所述第二下拉模塊將所述存儲(chǔ)電容的兩端和柵極輸出端下拉至低電平。具體地，對(duì)所述觸發(fā)信號(hào)端、第一時(shí)鐘端和復(fù)位端施加低電平，第二時(shí)鐘端施加高電平，第三晶體管和第七晶體管導(dǎo)通，將所述存儲(chǔ)電容的兩端和柵極輸出端下拉至低電平。
[0050]階段五:對(duì)所述觸發(fā)信號(hào)端、第二時(shí)鐘端和復(fù)位端施加低電平，第一時(shí)鐘端施加高電平，第一下拉模塊將所述柵極輸出端下拉至低電平，第二下拉模塊將所述存儲(chǔ)電容的兩端下拉至低電平。具體地，對(duì)所述觸發(fā)信號(hào)端、第二時(shí)鐘端和復(fù)位端施加低電平，第一時(shí)鐘端施加高電平，第十晶體管導(dǎo)通，將所述柵極輸出端下拉至低電平，第三晶體管和第七晶體管導(dǎo)通，將存儲(chǔ)電容的兩端下拉至低電平。
[0051]本實(shí)用新型還提供了一種移位寄存器，包括級(jí)聯(lián)的若干上述的移位寄存器單元電路。
[0052]本實(shí)用新型還提供了一種包括上述移位寄存器的顯示裝置，該顯示裝置可以為:液晶面板、OLED面板、手機(jī)、平板電腦、電視機(jī)、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0053]以上實(shí)施方式僅用于說(shuō)明本實(shí)用新型，而并非對(duì)本實(shí)用新型的限制，有關(guān)【技術(shù)領(lǐng)域】的普通技術(shù)人員，在不脫離本實(shí)用新型的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本實(shí)用新型的范疇，本實(shí)用新型的專利保護(hù)范圍應(yīng)由權(quán)利要求限定。
【權(quán)利要求】
1.一種移位寄存器單元電路，其特征在于，包括:觸發(fā)信號(hào)端、第一時(shí)鐘端、第二時(shí)鐘端、復(fù)位端、柵極輸出端、低電平端、存儲(chǔ)電容、復(fù)位模塊、第一下拉模塊、第二下拉模塊、充電模塊和輸出控制模塊； 所述充電模塊連接所述觸發(fā)信號(hào)端和所述存儲(chǔ)電容，用于在所述觸發(fā)信號(hào)端為高電平時(shí)為存儲(chǔ)電容充電； 所述輸出控制模塊連接所述觸發(fā)信號(hào)端、第一時(shí)鐘端、第二時(shí)鐘端、柵極輸出端及存儲(chǔ)電容，用于在存儲(chǔ)電容的第一端為高電平和第二時(shí)鐘端為高電平時(shí)使所述柵極輸出端高電平；所述存儲(chǔ)電容第二端連接所述柵極輸出端； 所述第一下拉模塊連接第一時(shí)鐘端、存儲(chǔ)電容和低電平端，第二下拉模塊連接第一下拉模塊、存儲(chǔ)電容和低電平端；所述第一下拉模塊用于將所述存儲(chǔ)電容的第二端拉至低電平，并在所述存儲(chǔ)電容的第一端為低電平時(shí)觸發(fā)所述第二下拉模塊將所述存儲(chǔ)電容兩端均拉至低電平； 所述復(fù)位模塊連接所述復(fù)位端、存儲(chǔ)電容和低電平端，用于將所述存儲(chǔ)電容兩端拉至低電平。
2.如權(quán)利要求1所述的移位寄存器單元電路，其特征在于，所述充電模塊包括:第四晶體管和第五晶體管，所述第四晶體管的柵極和源極連接觸發(fā)信號(hào)端，漏極連接所述存儲(chǔ)電容的第一端，用于將所述觸發(fā)信號(hào)端的高電平信號(hào)傳輸至所述存儲(chǔ)電容的第一端；所述第五晶體管的柵極連接所述第一時(shí)鐘端，源極連接所述存儲(chǔ)電容的第一端，漏極連接所述觸發(fā)信號(hào)端，用于在第一時(shí)鐘端為高電平且觸發(fā)信號(hào)端為低電平時(shí)，將所述存儲(chǔ)電容的第一端拉至低電平。
3.如權(quán)利要求2所述的移位寄存器單元電路，其特征在于，所述輸出控制模塊包括:第一晶體管，所述第一晶體管的柵極連接存儲(chǔ)電容的第一端，源極連接所述第二時(shí)鐘端，漏極連接所述柵極輸出端，用于在所述存儲(chǔ)電容第一端為高電平時(shí)，將所述第二時(shí)鐘端的高電平信號(hào)輸出至所述柵極輸出端。
4.如權(quán)利要求3所述的移位寄存器單元電路，其特征在于，所述第一下拉模塊包括:第八晶體管、第九晶體管和第十晶體管;所述第二下拉模塊包括:第三晶體管和第七晶體管； 所述第九晶體管的柵極和源極連接所述第一時(shí)鐘端，漏極連接所述第八晶體管的源極，所述第八晶體管的柵極連接所述存儲(chǔ)電容的第一端，漏極連接所述低電平端，所述第十晶體管的柵極連接所述第一時(shí)鐘端，源極連接所述柵極輸出端，漏極連接所述低電平端；所述第三晶體管的柵極連接所述第八晶體管的源極，源極連接所述存儲(chǔ)電容的第二端，漏極連接所述低電壓端，第七晶體管的柵極連接所述第八晶體管的源極，源極連接所述低電平端，漏極連接所述存儲(chǔ)電容的第一端； 所述第八晶體管和第九晶體管用于在所述存儲(chǔ)電容的第一端為高電平時(shí)，形成從第一時(shí)鐘端到低電平端的通路，或者在所述存儲(chǔ)電容的第一端為低電平時(shí)使第八晶體管的源極變?yōu)楦唠娖?，以使所述第三晶體管和第七晶體管打開(kāi)將存儲(chǔ)電容的兩端拉至低電平； 并且第十晶體管用于在所述第一時(shí)鐘端為高電平時(shí)將所述柵極輸出端拉至低電平。
5.如權(quán)利要求4所述的移位寄存器單元電路，其特征在于，所述復(fù)位模塊包括:第二晶體管和第六晶體管，所述第二晶體管的柵極連接所述復(fù)位端，源極連接所述低電平端，漏極連接所述存儲(chǔ)電容的第二端，用于在復(fù)位端為高電平時(shí)將所述存儲(chǔ)電容的第二端拉至低電平；所述第六晶體管的柵極連接所述復(fù)位端，源極連接所述存儲(chǔ)電容的第一端，漏極連接所述低電平端，用于在復(fù)位端為高電平時(shí)將所述存儲(chǔ)電容的第一端拉至低電平。
6.—種移位寄存器,其特征在于，包括級(jí)聯(lián)的若干如權(quán)利要求1?5中任一項(xiàng)所述的移位寄存器單元電路。
7.—種顯示裝置，其特征在于，包括如權(quán)利要求6所述的移位寄存器。
【文檔編號(hào)】G09G3/36GK204130146SQ201420643199
【公開(kāi)日】2015年1月28日 申請(qǐng)日期:2014年10月31日 優(yōu)先權(quán)日:2014年10月31日
【發(fā)明者】王崢 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 北京京東方顯示技術(shù)有限公司