專利名稱：數(shù)據(jù)驅(qū)動器、顯示面板驅(qū)動裝置和顯示裝置的制作方法
技術領域：
本發(fā)明涉及數(shù)據(jù)驅(qū)動器、顯示面板驅(qū)動裝置和顯示裝置。
背景技術：
已知一種有源矩陣類型的液晶顯示(IXD)面板。該液晶顯示面板包括沿著行方向并行排布的掃描(柵極)線、沿著列方向并行排布的數(shù)據(jù)線、布置于掃描線和數(shù)據(jù)線的交點處的像素，以及設置于每個像素內(nèi)的有源元件(例如，薄膜晶體管(TFT))。當有源元件是TFT時，掃描線與柵電極耦接。然后，數(shù)據(jù)線與漏電極耦接。作為等效電容性負載的液晶電容的一端與源電極耦接。液晶電容的另一端與共用電極線耦接。柵極驅(qū)動器(掃描線驅(qū)動電路)與掃描線耦接，而數(shù)據(jù)驅(qū)動器(數(shù)據(jù)線驅(qū)動電路)與數(shù)據(jù)線耦接。在液晶顯示面板中，掃描線由柵極驅(qū)動器按照從頂部到底部的順序掃描，以便通過設置于每個像素內(nèi)的有源元件將電壓從數(shù)據(jù)驅(qū)動器施加于液晶電容。數(shù)據(jù)驅(qū)動器包括用于給多個數(shù)據(jù)線施加電壓的輸出放大器。輸出放大器包括多個放大器電路。在液晶顯不面板中，液晶分子的取向隨著由放大器電路的輸出施加于液晶電容的電壓而變化。因而，透光度因此而變化。近年來，液晶顯示面板的性能已經(jīng)得到了提高，并且需要低功耗、低噪聲和高速的數(shù)據(jù)驅(qū)動器來降低電路電源的電壓。但是，電路電源的低電壓能夠容易由于電噪聲而引起操作失效。因而，有必要通過考慮噪聲問題的重要性而建立電路設計。特別地，數(shù)據(jù)驅(qū)動器具有:低電壓部件，包括邏輯單元和接口單元；以及高電壓部件，包括用于驅(qū)動液晶顯示面板的數(shù)據(jù)線的放大器電路。因而，有必要使數(shù)據(jù)驅(qū)動器降低在放大器電路的操作中產(chǎn)生的強噪聲，以便防止低電壓部件中的不正確操作。作為相關領域的實例，日本未經(jīng)審核的專利公開N0.2010-176083 (對應于美國專利公開N0.2010/0194731 (Al))公開了(數(shù)據(jù))驅(qū)動器和顯示裝置。圖1是在日本未經(jīng)審核的專利公開N0.2010-176083中公開的數(shù)據(jù)驅(qū)動器的框圖。數(shù)據(jù)驅(qū)動器包括放大器電路驅(qū)動單元138和多個放大器電路136-1到136-N。放大器電路驅(qū)動單元138將控制信號CTRl和CTR2輸出到放大器電路136-1到136-N。放大器電路136-1到136-N每個都響應于控制信號CTRl和CTR2將輸出分級電壓輸出到顯示單元(液晶顯示面板)的數(shù)據(jù)線。放大器電路驅(qū)動單元138包括控制電路140及延遲單元141、142和143?？刂齐娐?40將控制信號CTRl輸出到延遲單元141?？刂齐娐?40還將控制信號CTR2輸出到延遲單元143，該控制信號CTR2是由延遲單元142延遲后的控制信號CTRl。延遲單元141依次延遲控制信號CTR1，并且將它輸出到作為放大器電路的一半的第一組放大器電路136-1到136- (N/2)。延遲單元143依次延遲控制信號CTR2，并且將它輸出到作為放大器電路的另一半的第二組放大器電路 136- ((N/2) +1)到 136-N)。圖2是示出從放大器電路驅(qū)動單元88輸入放大器電路136-1到136-N的控制信號的波形的時序圖。控制電路140將控制信號CTRl輸出為控制信號。延遲單元141將控制信號CTRl按均勻延遲的順序輸出到第一組放大器電路136-1到136- (N/2)。延遲單元143將作為由延遲單元142延遲了任意量控制信號CTRl的控制信號CTR2按均勻延遲的順序輸出到第二組放大器電路136- ((N/2)+l)到136-N。

發(fā)明內(nèi)容
本發(fā)明的發(fā)明人已經(jīng)得出了有關日本未經(jīng)審核的專利公開N0.2010-176083所公開的技術的下列事實。圖3是示出典型的數(shù)據(jù)驅(qū)動器101的實例的示意圖。該芯片布局圖像(在日本未經(jīng)審核的專利公開N0.2010-176083中未描述)是由本發(fā)明的發(fā)明人作出的，作為日本未經(jīng)審核的專利公開N0.2010-176083實際應用的情形的實例。在該圖中，數(shù)據(jù)驅(qū)動器101的附圖標記改自圖1中的數(shù)據(jù)驅(qū)動器的附圖標記。在該圖的實例中，示出了作為芯片布局的所謂的半纖細布局(sem1-slim layout)，在該芯片布局中，輸出的數(shù)量為960個，并且輸出端子排布于芯片的兩個長邊的附近。數(shù)據(jù)驅(qū)動器101包括控制電路102、放大器電路103和延遲電路104。放大器電路103具有各自在圖形右側(cè)的頂部和底部以及在圖形左側(cè)的頂部和底部的(根據(jù)放大器電路103在數(shù)據(jù)驅(qū)動器101中的位置)、具有240個輸出的四個放大器電路組。換言之，放大器電路 103 具有四組放大器電路 103-1 到 103-240、103-241 到 103-480、103-481 到 103-720 和
103-721到103-960。因而，放大器電路103總共具有960個放大器電路。設置了與放大器電路103對應的延遲電路104。延遲電路104具有四組延遲電路104-1到104-240、104-241到 104-480、104-481 到 104-720 和 104-721 到 104-960。因而，延遲電路 104 總共具有 960個延遲電路?？刂齐娐?02將CTR作為控制信號輸出到延遲電路104。延遲電路104-1到
104-960將控制信號CTR依次輸出到放大器電路103-1到103-960，從而允許放大器電路103-1到103-960按照相等的時間間隔依次操作。至于放大器電路103的輸出時序，放大器電路103-1和103-960首先輸出，而放大器電路103-480和103-481最后輸出。注意，按照與圖1間的關系，圖1所示的控制電路140和延遲電路141-1到141-3分別對應于控制電路102和延遲電路104-1到104-960。此外，放大器電路136-1到136-N對應于放大器電路103-1 到 103-960。圖4是示意性地示出圖3所示的每個放大器電路的輸出電壓的波形的實例的圖表?？v軸代表輸出電壓(V),而橫軸代表時間(輸出時序:秒)。輸出電壓按照固定時間間隔依次上升。換言之，每個放大器電路按照均勻的時間差來輸出指定的電壓。此時，放大器電路103-1和103-960首先輸出輸出電壓，放大器電路103-241和103-720中途輸出輸出電壓，而放大器電路103-480和103-481最后輸出輸出電壓。圖5是示出在典型的膜載體封裝110中包括數(shù)據(jù)驅(qū)動器101的顯示面板驅(qū)動裝置的配置的實例的示意圖。數(shù)據(jù)驅(qū)動器101被安裝于封裝110上。放大器電路103-1到103-960的輸出與液晶顯示面板的數(shù)據(jù)線耦接，這些數(shù)據(jù)線通過信號線112分別耦接至節(jié)點105-1到105-960。在圖5所示的封裝布局的情形中，在放大器電路103-1到103-240和103-721到103-960的范圍內(nèi)，信號線112的長度從放大器電路103-240和103-721的信號線112 (與節(jié)點105-240、105-721耦接的信號線112)起逐漸增加，而放大器電路103-1、103-960的信號線112 (與節(jié)點105-1、105-960耦接的信號線112)的長度是最長的。在放大器電路103-241到103-480和103-481到103-720的范圍內(nèi)，信號線112的長度是基本上恒定的，并且比放大器電路103-240和103-721的信號線112的長度短。圖6是連同個體放大器電路的輸出電壓波形的實例(圖4)一起，示意性地示出圖5所示的數(shù)據(jù)驅(qū)動器的電源電流的波形的實例的圖表。縱軸代表放大器電路的電源電流(A)和輸出電壓(V),而橫軸代表時間(輸出時序:秒)。上圖是具有移位的O點的圖4。下圖是放大器電路的電源電流。電源電流的波形是在顯示面板驅(qū)動裝置的輸出負載電容為小時，或者在所耦接的數(shù)據(jù)線的線路電阻為大時的實例。圖中的范圍A示出了關于放大器電路103-1到103-120、103-841到103-960的電源電流。圖中的范圍B示出了關于放大器電路103-121到131-240、103-721到103-840的電源電流。圖中的范圍C示出了關于放大器電路103-241到103-720的電源電流。粗線圖是示出總的電源電流的曲線圖，其中疊加了范圍A內(nèi)的多個電源電流、范圍B內(nèi)的多個電源電流以及范圍C內(nèi)的多個電源電流。注意，為了便于理解，圖6示意性地示出了放大器電路的每個輸出的電源電流的波形。由放大器電路103驅(qū)動的信號線112的負載與耦接到放大器電路103的封裝110的信號線112的長度成正比例地增加。例如，如圖7所示，寄生電容Ci (C1,C2，及(V1)出現(xiàn)于每個帶形的信號線(信號線112)之間。當線路距離在相同的線路膜厚下為固定(例如，最小值)時，寄生電容Ci將隨著信號線的長度增加而增加。為此，當輸出電壓由AMP (放大器電路103)通過帶形的信號線(信號線112)供應給面板負載(液晶顯示面板的數(shù)據(jù)線)時，由于寄生電容Ci的影響，負載將隨著信號線增長而增加。因而，在范圍A的分組中的信號線112是相對長的，使得負載是相對大的。在范圍C的分組中的信號線112是相對短的，使得負載是相對小的。在范圍B的分組中的信號線112的長度是中等的。在這種情況下，在數(shù)據(jù)驅(qū)動器的輸出的初始階段，輸出由范圍A的分組來執(zhí)行，在范圍A的分組中負載是大的。因而，如總電源電流的曲線圖(粗線圖)所示，電源電流(在圖7中的電源電流I)在放大器電路103-1、103-960的輸出開始時快速地增加。同時，電流峰值和上升電流波形的斜率(dl/dt)都增加。電流峰值這樣的快速增加由于電源線的電阻分量而引起電壓降，從而產(chǎn)生到共用電源線的其他電路的電源電壓降。此外，上升電流波形(dl/dt)的斜率由于電容耦合(寄生電容)和互感而在其他信號線中引起噪聲。因電流峰值的高度所致的以及因上升電流波形的斜率的大小所致的噪聲進入低電壓邏輯單元和接口單元，從而導致電路的不正確操作。注意，在圖3中，為了說明簡單，省略了有關圖1中用于延遲左右操作的時序的延遲電路142的說明。但是，即使延遲電路142存在，問題也只是芯片的左側(cè)和右側(cè)之間于延遲電路142的延遲時間發(fā)生延遲，使得在圖3和圖1中本質(zhì)是相同的。此外，上述說明舉例說明了液晶顯示器的數(shù)據(jù)驅(qū)動器。但是，該相同的問題能夠適用于具有相同功能的其他類型的顯示器的數(shù)據(jù)驅(qū)動器。另外，上述說明舉例說明了模擬電路(放大器電路-信號線-顯示面板負載)。但是，相同的問題同樣能夠適用于具有相同功能的數(shù)字電路。換言之，當多個數(shù)字數(shù)據(jù)塊同時輸出時，噪聲和電源電壓降由于并行排布的信號線的負載電容而發(fā)生。在下文中，用于解決這些問題的手段將使用用于描述優(yōu)選實施例的編號和符號來描述。這些編號和符號被添加于括號內(nèi)，以便闡明在有關權利要求的范圍的說明與有關本發(fā)明的實施例的說明之間的關系。但是，編號和符號不應當被用來解釋本發(fā)明的權利要求所描述的技術范圍。根據(jù)本發(fā)明的一種數(shù)據(jù)驅(qū)動器包括延遲單元(88)和多個輸出電路(3-1到3-960)。延遲單元(88)依次延遲控制信號(CTR)并輸出多個延遲控制信號(大延遲CTR到小延遲CTR)。輸出電路(3-1到3-960)每個都響應于延遲控制信號(大延遲CTR到小延遲CTR)中相應的延遲控制信號而開始輸出。延遲單元(88)生成待分別輸出到輸出電路(3-1到960)的延遲控制信號(大延遲CTR到小延遲CTR)，使得在耦接至輸出電路(3-1到960)的具有相對大的負載電容的線路的輸出電路(3-1，3-960 )輸出輸出電壓時的輸出開始時間與后一或前一輸出電路(3-2, 3-959)輸出輸出電壓時的輸出開始時間之間的時間差,大于在耦接至輸出電路(3-1到960)的具有相對小的負載電容的線路的輸出電路(3-480,3-481)輸出輸出電壓時的輸出開始時間與后一或前一輸出電路(3-479，3-482)輸出輸出電壓時的輸出開始時間之間的時間差。根據(jù)本發(fā)明的一種顯示面板驅(qū)動裝置包括上一段落所描述的數(shù)據(jù)驅(qū)動器(1)，以及與數(shù)據(jù)驅(qū)動器(I)耦接且具有不同負載電容的多個線路的封裝(10)。根據(jù)本發(fā)明的一種顯示裝置包括上一段落所描述的顯示面板驅(qū)動裝置(1+10)、柵極驅(qū)動器(70)和顯示面板(60)。在顯示面板(60)中，數(shù)據(jù)線(68)由顯示面板驅(qū)動裝置驅(qū)動，而柵極線(67)由柵極驅(qū)動器(70)驅(qū)動。根據(jù)本發(fā)明的一種數(shù)據(jù)驅(qū)動器操作方法包括以下步驟:輸出控制信號(CTR);生成待分布輸出到多個輸出電路(3-1到3-960)的多個延遲控制信號(大延遲CTR到小延遲CTR)，使得在耦接至輸出電路(3-1到3-960)的具有相對大的負載電容的線路的輸出電路(3-1，3-960)輸出輸出電壓時的輸出開始時間與后一或前一輸出電路(3-2，3-959)輸出輸出電壓時的輸出開始時間之間的時間差，大于在耦接至輸出電路(3-1到960)的具有相對小的負載電容的線路的輸出電路(3-480，3-481)輸出輸出電壓時的輸出開始時間與后一或前一輸出電路(3-479，3-482 )輸出輸出電壓時的輸出開始時間之間的時間差；并且將延遲控制信號(大延遲CTR到小延遲CTR)輸出到個體輸出電路(3-1到3-960)。輸出電路(3_1到3-960)每個都響應于每個延遲控制信號而輸出輸出電壓。根據(jù)本發(fā)明，可以通過降低電流峰值和電流上升斜率來降低電流噪聲。另外，還可以提高EMI特性。


圖1是日本未經(jīng)審核的專利公開N0.2010-176083所公開的驅(qū)動器的框圖；圖2是在日本未經(jīng)審核的專利公開N0.2010-176083中示出由放大器電路驅(qū)動單元輸入放大器電路的控制信號的波形的時序圖；圖3是示出典型的數(shù)據(jù)驅(qū)動器的配置的實例的示意圖；圖4是圖表示意性地示出圖3中的每個放大器電路的輸出電壓的波形的實例；圖5是示出以數(shù)據(jù)驅(qū)動器安裝于典型的膜載體封裝上的顯示面板驅(qū)動裝置的配置的實例的示意圖；圖6是連同每個放大器電路的輸出電壓的波形的實例一起，示意性地示出圖5中的數(shù)據(jù)驅(qū)動器的電源電流的波形的實例的圖表；圖7是與放大器電路耦接的信號線的寄生電容的示意圖；圖8是示出根據(jù)本發(fā)明的第一實施例的顯示裝置的配置的實例的框圖；圖9是圖8中的數(shù)據(jù)驅(qū)動器的框圖；圖10是示出以數(shù)據(jù)驅(qū)動器安裝于根據(jù)本發(fā)明的第一實施例的膜載體封裝上的顯示面板驅(qū)動裝置的配置的實例的示意圖；圖11是示出根據(jù)本發(fā)明的第一實施例的數(shù)據(jù)驅(qū)動器的配置的實例的框圖；圖12A是示出根據(jù)本發(fā)明的第一實施例的延遲電路的一個具體實例的電路圖；圖12B是示出根據(jù)本發(fā)明的第一實施例的延遲電路的另一個具體實例的電路圖；圖12C是示出根據(jù)本發(fā)明的第一實施例的延遲電路的又一個具體實例的電路圖；圖13是示出根據(jù)本發(fā)明的第一實施例的數(shù)據(jù)驅(qū)動器的操作的時序圖；圖14A是示意性地示出圖11所示的每個放大器電路的輸出電壓的波形的實例的圖表；圖14B是示意性地示出圖10所示的數(shù)據(jù)驅(qū)動器的電源電流的波形的實例的圖表;圖15是示出根據(jù)本發(fā)明的第二實施例的數(shù)據(jù)驅(qū)動器的配置的實例的框圖；圖16是根據(jù)第三實施例的數(shù)據(jù)驅(qū)動器的配置的實例的框圖；圖17A是示出以數(shù)據(jù)驅(qū)動器安裝于圖10所示的膜載體封裝上的顯示面板驅(qū)動裝置的一個具體實例的示意圖；圖17B是以數(shù)據(jù)驅(qū)動器安裝于圖10所示的膜載體封裝上的顯示面板驅(qū)動裝置的一個變型的示意圖；圖17C是以數(shù)據(jù)驅(qū)動器安裝于圖10所示的膜載體封裝上的顯示面板驅(qū)動裝置的另一個變型的示意圖；以及圖18是沿著圖17C中的線路A-A’截取的截面圖。
具體實施例方式在下文中，數(shù)據(jù)驅(qū)動器、顯示面板驅(qū)動裝置和顯示裝置將參照附圖來描述。第一實施例下面將描述根據(jù)本發(fā)明的第一實施例的顯示裝置的配置。圖8是示出根據(jù)本發(fā)明的第一實施例的顯示裝置的配置的實例的框圖。顯示裝置50是薄膜晶體管(TFT)型液晶顯示裝置。顯示裝置50包括顯示單元(液晶顯示面板)60、柵極驅(qū)動器70、多個數(shù)據(jù)驅(qū)動器I和時序控制器52。顯示單元(液晶顯示面板)60是液晶顯示(IXD)模塊。顯示單元60包括多個柵極線67、多個數(shù)據(jù)線68和多個像素61。柵極線67沿X方向延伸。數(shù)據(jù)線68沿Y方向延伸。像素61按照與柵極線67和數(shù)據(jù)線68相交的點對應的矩陣排布。像素61包括薄膜晶體管(TFT) 62和像素電容65。像素電容65包括像素電極和布置于像素電極對面的對置電極。TFT 62包括與數(shù)據(jù)線68耦接的漏電極63、與像素電極耦接的源電極64以及與柵極線67耦接的柵電極66。柵極驅(qū)動器70協(xié)同數(shù)據(jù)驅(qū)動器I 一起驅(qū)動像素61。柵極驅(qū)動器70被設置于芯片(未示出)上。柵極驅(qū)動器70與柵極線67耦接。柵極驅(qū)動器70基于來自時序控制器52的信號來驅(qū)動柵極線67。數(shù)據(jù)驅(qū)動器I協(xié)同柵極驅(qū)動器70—起驅(qū)動像素61。數(shù)據(jù)驅(qū)動器I被設置于芯片(未示出)上。數(shù)據(jù)驅(qū)動器I被安裝于封裝10 (在下文描述)上。數(shù)據(jù)驅(qū)動器I與數(shù)據(jù)線68耦接。數(shù)據(jù)驅(qū)動器I基于來自時序控制器52的信號來驅(qū)動數(shù)據(jù)線68。時序控制器52通過經(jīng)由線路供應的信號來控制數(shù)據(jù)驅(qū)動器70和數(shù)據(jù)驅(qū)動器I。時序控制器52被設置于芯片(未不出)上。時序控制器52在一個水平時段內(nèi)將垂直時鐘信號VCK輸出到柵極驅(qū)動器70。時序控制器52還將垂直移位脈沖信號STV輸出到柵極驅(qū)動器70，以按照從第一到最后一個線路的順序選擇柵極線67。例如，柵極驅(qū)動器70根據(jù)垂直移位脈沖信號STV和垂直時鐘信號VCK來選擇一個柵極線67。在這種情況下，柵極驅(qū)動器70將所選信號輸出到一個柵極線67。所選信號被供應給與特定的柵極線67對應的一個線路的像素61的TFT 62的柵電極66。然后，TFT 62由所選信號開啟。對于其他柵極線67同樣是這樣。時序控制器52將一屏(一巾貞)的顯不數(shù)據(jù)DATA、時鐘信號CLK和移位脈沖信號STH輸出到數(shù)據(jù)驅(qū)動器I。一屏的顯示數(shù)據(jù)DATA包括從第一線路到最后一個線路的顯示數(shù)據(jù)。一個線路的顯示數(shù)據(jù)包括與個體數(shù)據(jù)線68對應的多個顯示數(shù)據(jù)塊。數(shù)據(jù)驅(qū)動器I響應于移位脈沖信號STH和時鐘信號CLK將顯示數(shù)據(jù)輸出到各個數(shù)據(jù)線68。此時，與一個柵極線67和數(shù)據(jù)線68對應的像素61的TFT62被開啟。因而，顯示數(shù)據(jù)被寫入像素61的像素電容65并被保持，直到下一次寫入。以這種方式，一個線路的顯示數(shù)據(jù)DATA得以顯示。圖9是圖8所示的數(shù)據(jù)驅(qū)動器的框圖。數(shù)據(jù)驅(qū)動器I包括移位寄存器81、數(shù)據(jù)寄存器82、數(shù)據(jù)鎖存電路83、電平移位器84、數(shù)模(D/A)轉(zhuǎn)換器85、放大器電路(輸出電路)86、分級電壓(gradation voltage)生成電路87、放大器電路驅(qū)動單元88和多個輸出節(jié)點ND。輸出節(jié)點ND通過在封裝10上的信號線12 (在下文描述)分別與數(shù)據(jù)線68耦接。分級電壓生成電路87包括串行耦接的分級電阻元件。分級電壓生成電路87通過分級電阻元件來劃分電源電路(未示出)所輸出的基準電壓，以生成多個分級電壓。分級電壓生成電路87將所生成的分級電壓輸出到數(shù)模轉(zhuǎn)換器85。移位寄存器81通過使移位脈沖信號STH與時鐘信號CLK同步而使其依次移位，并且輸出到數(shù)據(jù)寄存器82。數(shù)據(jù)寄存器82取得來自時序控制器52的個體顯示數(shù)據(jù)DATA，其與移位寄存器81所輸出的移位脈沖信號STH—致。當取得一個線路的數(shù)據(jù)寄存器82的數(shù)據(jù)時，數(shù)據(jù)寄存器82將該數(shù)據(jù)輸出數(shù)據(jù)鎖存電路83。數(shù)據(jù)鎖存電路83包括多個鎖存電路。各個鎖存電路同時鎖存顯示數(shù)據(jù)，并且輸出到電平移位器84。電平移位器84包括多個電平移位器。每個電平移位器都執(zhí)行來自數(shù)據(jù)鎖存電路83的顯示數(shù)據(jù)的電平轉(zhuǎn)換，并且將該數(shù)據(jù)輸出到數(shù)模轉(zhuǎn)換器85。數(shù)模轉(zhuǎn)換器85包括多個數(shù)模轉(zhuǎn)換器。每個數(shù)模轉(zhuǎn)換器都執(zhí)行電平移位器84所輸出的顯示數(shù)據(jù)的數(shù)字-模擬轉(zhuǎn)換。換言之，數(shù)模轉(zhuǎn)換器從多個分級電壓中選擇與顯示數(shù)據(jù)對應的輸出分級電壓，并且輸出到放大器電路86。放大器電路(輸出電路)86包括多個放大器電路(輸出電路)3-1到3-N，該多個放大器電路(輸出電路)3-1到3-N在個體放大器電路彼此不區(qū)分時被稱為放大器電路3。放大器電路3的輸出通過輸出節(jié)點ND以及在封裝10 (見圖10)上的信號線12 (見圖10)與數(shù)據(jù)線68耦接。一個放大器電路3的輸出對應于一個輸出節(jié)點ND、一個信號線12和一個數(shù)據(jù)線68。放大器電路驅(qū)動單元88輸出用于控制放大器電路3的控制信號。放大器電路3響應于控制信號而將輸出分級電壓(輸出電壓)輸出到數(shù)據(jù)線68。圖10是示出根據(jù)本發(fā)明的第一實施例的以數(shù)據(jù)驅(qū)動器I安裝于膜載體型封裝10上的顯示面板驅(qū)動裝置的配置的實例的示意圖。在下面的說明中，假定數(shù)據(jù)驅(qū)動器I的輸出的數(shù)量為960個，即，放大器電路3的數(shù)量為960個(N=960)。顯示面板驅(qū)動裝置包括數(shù)據(jù)驅(qū)動器I和帶形的封裝10。數(shù)據(jù)驅(qū)動器I被安裝于封裝10上。在本圖的實例中，將所謂的半纖細布局示出為數(shù)據(jù)驅(qū)動器I的芯片布局，在該芯片布局中，輸出的數(shù)量為960個，并且輸出端子被設置于芯片的兩個長邊附近。數(shù)據(jù)驅(qū)動器I包括放大器電路(輸出電路)3。放大器電路3包括四組放大器電路，根據(jù)放大器電路3在數(shù)據(jù)驅(qū)動器I中的位置，在圖形右側(cè)的上部和下部以及在圖形左側(cè)的上部和下部各有240個輸出。換言之，放大器電路3包括在圖形右側(cè)的右下放大器電路組(放大器電路3-1到3-240)、在圖形右側(cè)的右上放大器電路組(放大器電路3-241到3-480)、在圖形左側(cè)的左上放大器電路組(放大器電路3-481到3-720)以及在圖形左側(cè)的左下放大器電路組(放大器電路3-721到3-960)。因而，放大器電路3的數(shù)量總共為960個。封裝10包括輸入信號線14和(輸出)信號線12。輸入信號線14是用于由時序控制器52供應的控制信號(例如，顯示數(shù)據(jù)DATA、時鐘信號CLK和移位脈沖信號STH)的以及用于電源輸入的線路。本圖的實例使用在具有輸入節(jié)點16的帶上的線路。信號線12是用于待輸出到數(shù)據(jù)線68的輸出分級電壓的線路。本圖的實例使用六個線路，即，用于放大器電路3-1到3-120的信號線12-1、用于放大器電路3-121到3-240的信號線12_2、用于放大器電路3-241到3-480的信號線12_3、用于放大器電路3-481到3-720的信號線12_4、用于放大器電路3-721到3-840的信號線12_5以及用于放大器電路3-841到3-960的信號線12-6。信號線12-1、12-2、12-3、12-4、12-5和12_6分別設置有輸出節(jié)點5_1到5-120、
5-121 到 5-240,5-241 到 5-480,5-481 到 5-720,5-721 到 5-840 和 5-841 到 5-960。放大器電路3-1到3-960的輸出通過信號線12-1到12_6耦接至與節(jié)點5_1到5-960耦接的液晶顯示面板的數(shù)據(jù)線68。在圖10所示的封裝布局的情形中，信號線12在放大器電路3-1到3-240和3_721到3-960的范圍內(nèi)從每個放大器電路3-240、3-721的信號線12 (與每個節(jié)點5_240、5_721耦接的信號線12)起逐漸增加，其中每個放大器電路3-1、3-960的信號線12(每個節(jié)點5_1、
5-960的信號線12)是最長的。另一方面，信號線12的長度在放大器電路3-241到3-480和3-481到3-720的范圍內(nèi)是基本上恒定的，并且比在放大器電路3_1到3-240和3-721到3-960的范圍內(nèi)的信號線12的長度短。換言之，在右下放大器電路組中以及在左下放大電路組中接近于輸入信號線14的信號線12是長的，而信號線12與輸入信號線14分離地越遠，信號線12的長度就越短。因而，在右下放大器電路組中以及在左下放大器電路組中接近于輸入信號線14的信號線12的(線路)負載電容是大的，而信號線12的(線路)負載電容隨著其遠離輸入信號線14而降低。此外，在右上放大器電路組中以及在左上放大器電路組中的信號線12的(線路)負載電容是基本上相同的，并且比右下放大器電路組和左下放大器電路組的信號線12的(線路)負載電容小。換言之，與放大器電路3-1到3-120、3-960到3-841耦接的信號線12的(線路)負載電容是相對大的。與放大器電路3-121到3-240、3-840到3-721耦接的信號線12的(線路)負載電容是相對中等的。然后，與放大器電路3-241到3-480、3-720到3-481耦接的信號線12的(線路)負載電容是相對小的。圖11是示出根據(jù)本發(fā)明的第一實施例的數(shù)據(jù)驅(qū)動器的配置的實例的框圖。在本圖的實例中，如上所述，將所謂的半纖細布局示出為芯片布局。注意，在該圖中省略了移位寄存器81、數(shù)據(jù)寄存器82、數(shù)據(jù)鎖存電路83、電平移位器84、數(shù)模轉(zhuǎn)換器85、分級電壓生成電路87和輸出節(jié)點ND。數(shù)據(jù)驅(qū)動器I的放大器電路驅(qū)動單元88包括控制電路2以及延遲電路6、7和8。數(shù)據(jù)驅(qū)動器I的放大器電路86 (未示出)包括放大器電路3 (3-1到3-960)?？刂齐娐?將放大器驅(qū)動信號(控制信號)CTR輸出到延遲電路6、7和8，以便驅(qū)動放大器電路3。但是，控制電路2可以不設置于數(shù)據(jù)驅(qū)動器I之內(nèi)。在這種情況下，控制電路2將放大器驅(qū)動信號(控制信號)CTR從放大器電路驅(qū)動單元88的外部(例如，從時序控制器52)輸出到延遲電路6、7和8。設置與放大器電路3對應的延遲電路(6、7、8)。換言之，一個延遲電路對應于一個放大器電路3。在本實施例中，根據(jù)與相應的放大器電路3耦接的信號線12的長度(負載電容的大小)，延遲時間被劃分成3個時間段。然后，延遲電路根據(jù)三個延遲時間劃分成3組，即，三個延遲電路6、7和8。在這種情況下，延遲電路6的延遲時間是最長的，延遲電路8的延遲時間是最短的，而延遲電路7的延遲時間是中等的。然后，具有最長的延遲時間的延遲電路6與其中待耦接的信號線12是長的(負載電容是大的)放大器電路3耦接。具有中等時間延遲的延遲電路7與其中待耦接的信號線12是中等的(負載電容是中等的)放大器電路3耦接。具有最短延遲時間的延遲電路8與其中待耦接的信號線12是短的(負載電容是小的)放大器電路3耦接。注意，分組的數(shù)量并不限定于三個。更具體地，具有長的延遲時間的延遲電路6-1到6-120、6_121到6_240與其中待耦接的信號線12是長的放大器電路3-1到3-120、3-841到3-960耦接。放大器驅(qū)動信號CTR以由延遲電路6顯著延遲的時序依次傳輸。具有短的延遲時間的延遲電路8-1到8-480與其中待耦接的信號線12是短的放大器電路3-241到3-720耦接。放大器驅(qū)動信號CTR以由延遲電路8輕微延遲的時序依次傳輸。此外，具有中等的延遲時間的延遲電路7-1到
7-120,7-121到7-240與其中待耦接的信號線12是中等的放大器電路3-121到3-240、3-721到3-840耦接。放大器驅(qū)動信號CTR以由延遲電路7適度延遲的時序依次傳輸。延遲電路6-1到延遲電路6-120、延遲電路7-1到延遲電路7_120以及延遲電路
8-1到延遲電路8-240按此順序與控制電路2串行耦接。此外，延遲電路6-240到延遲電路
6-121、延遲電路7-240到延遲電路7-121以及延遲電路8-480到延遲電路8-241按此順序與控制電路2串行耦接。兩個串行耦接的延遲電路陣列與控制電路2并行耦接。延遲電路6-1到6-120、7_1到7_120和8_1到8-240每個都輸出由前一延遲電路延遲的控制信號，作為到放大器電路3-1到3-120、3-121到3-240和3-241到3-480中的每個對應放大器電路的延遲控制信號。然后，延遲電路6-1到6-120、7-1到7-120和8_1到8-240每個都延遲控制信號，并且將所延遲的控制信號輸出到后面的延遲電路。類似地，延遲電路6-240到6-121、7-240到7-121和8-480到8-241每個都輸出由前一延遲電路所延遲的控制信號，作為到每個對應的放大器電路3-960到3-841、3-840到3-721和3-720到3-481的延遲控制信號。然后，延遲電路6-240到6-121,7-240到7-121和8-480到8-241每個都延遲控制信號，并且將所延遲的控制信號輸出到后面的延遲電路。換言之，控制電路2的放大器驅(qū)動信號CTR被依次延遲，并且被從延遲電路6-1傳輸?shù)窖舆t電路6-120。然后，放大器驅(qū)動信號CTR被依次延遲，并且被從延遲電路7-1傳輸?shù)窖舆t電路7-120。然后，放大器驅(qū)動信號CTR被依次延遲，并且被從延遲電路8-1傳輸?shù)窖舆t電路8-240。同時，放大器驅(qū)動信號CTR被依次延遲，并且被從延遲電路6-240傳輸?shù)窖舆t電路6-121。然后，放大器驅(qū)動信號CTR被依次延遲，并且被從延遲電路7-240傳輸?shù)窖舆t電路7-121。然后，放大器驅(qū)動信號CTR被依次延遲，并且被從延遲電路8-480傳輸?shù)窖舆t電路8-241。每個延遲電路(6、7、8)與相應的放大器電路3耦接。注意，延遲電路142同樣能夠應用于本實施例，以便提供在圖3所示的芯片的左側(cè)和右側(cè)之間的延遲時間差。此時，如上所述，在三個分組(6-1到6-240 -J-1到7-240:8_1到8-480)中，延遲電路的延遲時間在這三個分組中的每個分組內(nèi)是不同的。然后，在這三個分組中，屬于前一分組的延遲電路6-1到6-120、6-240到6-121的延遲時間比屬于后一分組的延遲電路7_1到7-120、7-240到7-121的延遲時間長。類似地，屬于前一分組的延遲電路7_1到7-120、
7-240到7-121的延遲時間比屬于后一分組的延遲電路8-1到8_240、8_480到8-241的延遲時間長。此外，在作為一個整體的延遲電路6-1到6-240、7-1到7-240和8_1到8-480中，前一延遲電路的延遲時間大于后一延遲電路的延遲時間。特別地，前面的延遲電路6-120、
6-121比后面的延遲電路7-1、7-240的延遲時間長。類似地，前面的延遲電路7_120、7_121的延遲時間比后面的延遲電路8-1、8-480的延遲時間長。如上所述，延遲電路6、7、8具有三組延遲電路6-1到6_240、7_1到7_240和8_1到8-480。因而，延遲電路6、7、8總共具有960個延遲電路。控制電路2將放大器驅(qū)動信號CTR作為控制信號輸出到延遲電路6、7和8。延遲電路6-1到6-240、7-1到7-240和8_1到
8-480將放大器驅(qū)動信號CTR依次輸出到放大器電路3-1到3-960，以按照所期望的時序依次操作放大器電路3-1到3-960。至于放大器電路3的輸出時序，放大器電路3-1和3-960首先輸出，而放大器電路3-480和3-481最后輸出。換言之，放大器電路驅(qū)動單元(延遲單元)88生成待分別輸出到輸出電路3-1到3-960的放大器控制信號(控制信號)，使得在輸出電路3-1到3-960中的耦接至具有相對大的負載電容的線路的輸出電路(例如，3-1、3-960)開始輸出時的輸出開始時間與后一或前一輸出電路(例如，3-2、3_959)開始輸出時的輸出開始時間之間的時間差,大于在輸出電路3-1到960中的耦接至具有相對小的負載電容的線路的輸出電路(例如，3-480、3-481)開始輸出時的輸出開始時間與后一或前一輸出電路(例如，3-479、3-482)開始輸出時的輸出開始時間之間的時間差。然后，多個所生成的放大器驅(qū)動信號(控制信號)CTR被分別輸出到放大器電路3-1到3-960。在此，前一或后一放大器電路指的是在電耦接關系中于基本放大器電路之前或之后的放大器電路(或放大器電路組)。在這種情況下，在基本放大器電路之前的放大器電路首先操作，基本放大器電路隨后操作，并且然后在基本放大器電路之后的放大器電路操作。但是，這些放大器電路在位置關系上并不一定是彼此緊鄰的。其他配置與圖3中的配置相同。圖12A到12C是示出根據(jù)本發(fā)明的第一實施例的延遲電路的具體實例的電路圖。圖12A的延遲電路是模擬延遲電路。在圖12A中，延遲電路包括具有與電源VDD耦接的源極的第一 Pch晶體管、具有與第一 Pch晶體管的漏極耦接的源極的第二 Pch晶體管、具有與第二 Pch的漏極耦接的漏極的第一 Nch晶體管以及具有與電源VSS耦接的源極的第二 Nch晶體管。輸入(放大器驅(qū)動信號CTR)通過逆變器供應給第二 Pch晶體管和第一 Nch晶體管的柵極。然后，輸出(所延遲的放大器驅(qū)動信號CTR)通過緩沖器從第二 Pch晶體管和第一Nch晶體管的漏極傳輸出。延遲時間由供應給第一 Pch晶體管和第二 Nch晶體管的柵極的偏置電壓VP、VN來調(diào)整。圖12B示出了數(shù)字延遲電路。例如，邏輯元件(例如，逆變器)串行耦接以通過邏輯元件的數(shù)目等來調(diào)整延遲時間。圖12C示出了使用電阻R和電容C的延遲電路。電阻R和電容C可以分別準備，或者這兩個元件中的一個或兩個可以是前面的或后面的元件的寄生元件。但是，延遲電路(6、7、8和9 (在下文描述))在本實施例中并不限定于此類具體的實例，并且也可以使用其他延遲電路。然后，將描述根據(jù)本發(fā)明的第一實施例的數(shù)據(jù)驅(qū)動器的操作。圖13是示出根據(jù)本發(fā)明的第一實施例的數(shù)據(jù)驅(qū)動器的操作的時序圖。該圖示出了控制電路2在每個時間的輸出信號(放大器驅(qū)動信號CTR)，以及延遲電路6-1到6-240、7-1到7-240和8_1到8-480的(一個周期的)輸出信號。輸出信號的脈沖寬度是恒定的。但是，每個延遲電路的輸出信號的活動沿(例如，上升沿)的間隔根據(jù)延遲電路的延遲時間變化。更具體地，在延遲電路6-1至1』6-120、6-240到6-121中的輸出信號的活動沿的間隔是大的(標記為“大”)。在延遲電路
7-1到7-120、7-240到7-121中的輸出信號的活動沿的間隔是中等的(標記為“中”)。在延遲電路8-1到8-240、8-480到8-241中的輸出信號的活動沿的間隔是小的(標記為“小”)。在時刻tl，控制電路2輸出放大器驅(qū)動信號(控制信號)CTR。放大器驅(qū)動信號CTR控制放大器電路3，使得放大器電路3放大輸入信號(與數(shù)模轉(zhuǎn)換器所輸出的顯示數(shù)據(jù)對應的輸出分級電壓)，并且在放大器驅(qū)動信號CTR的活動沿內(nèi)(例如，在從Lo (低)電平到Hi(高)電平的改變中)將所放大的輸出信號輸出到輸出端子。例如，放大器電路的輸出狀態(tài)通過另一個控制信號由放大器驅(qū)動信號CTR的下一個活動沿改變?yōu)榱硪环N操作模式(例如，高阻抗等)。例如，在點反轉(zhuǎn)驅(qū)動和行反轉(zhuǎn)驅(qū)動中，放大器電路的輸出的極性對于每個線路輸出都根據(jù)顯示單元(液 晶顯示面板)60的驅(qū)動方法而改變。為此，具有不同極性的信號在下一個操作中輸出。在時刻tl到tl20，放大器驅(qū)動信號CTR被依次輸出到放大器電路3_1到3_120和3-960到3-841。同時，放大器驅(qū)動信號CTR由延遲電路6_1到6-120、6-240到6-121延遲。此時，下一個輸出時序由每個延遲電路6-1到6-120、6-240到6-121顯著延遲。響應于放大器驅(qū)動信號CTR的活動沿，放大器電路3-1到3-120和3-960到3-841放大輸入信號(根據(jù)顯示數(shù)據(jù)的輸出分級電壓)，并且將輸出信號輸出到輸出端子。注意，在本實例中，放大器驅(qū)動信號CTR僅在時刻tl輸出到放大器電路3-1和放大器電路3-960。但是，當然可以緩沖作為控制電路2的輸出的CTR，以獲得放大器驅(qū)動信號。在時刻tl21到t240，通過延遲電路6_120、6_121的放大器驅(qū)動信號CTR被依次輸出到每個放大器電路3-121到3-240、3-840到3-721。同時，放大器驅(qū)動信號CTR由延遲電路7-1到7-120、7-240到6-121延遲。此時，下一輸出時序由延遲電路7_1到7-120、
7-240到7-121延遲至中等水平。延遲電路7的延遲程度(“中”)小于延遲電路6的延遲程度(“大”)。響應于放大器驅(qū)動信號CTR的活動沿，放大器電路3-121到3-240、3-840到3-721放大輸入信號(根據(jù)顯不數(shù)據(jù)的輸出分級電壓)，并且將輸出信號輸出到輸出端子。
在時刻t241到t480，通過延遲電路7_120、7_121的放大器驅(qū)動信號CTR被依次輸出到放大器電路3-241到3-480、3-720到3-481中的每個。同時，放大器驅(qū)動信號CTR由延遲電路8-1到8-240、8-480到8-241延遲。此時，下一輸出時序由延遲電路8_1到
8-240,8-480到8-241輕微延遲。延遲電路8的延遲程度(“小”)小于延遲電路6的延遲程度(“大”)，并且小于延遲電路7的延遲程度(“中”)。響應于放大器驅(qū)動信號CTR的活動沿，放大器電路3-241到3-480、3-720到3-481放大輸入信號(根據(jù)顯示數(shù)據(jù)的輸出分級電壓)，并且將輸出信號輸出到輸出端子。如上所述，根據(jù)本發(fā)明的第一實施例的數(shù)據(jù)驅(qū)動器被操作。輸出端子的輸出信號(所放大的輸出分級電壓)分別通過信號線12輸出到數(shù)據(jù)線68。圖14A是示意性地示出圖11所示的每個放大器電路的輸出電壓的波形的實例的圖表?？v軸代表放大器電路的輸出電壓(V),而橫軸代表時間(輸出時序:秒)。至于來自放大器電路3-1到3-120和3-960到3-841的輸出電壓，每個輸出電壓都隨著長的時間間隔而上升，因為延遲電路6的延遲時間是長的(在圖中標記為大延遲(LARGE DELAY))。至于來自放大器電路3-121到3-240和3-840到3-721的輸出電壓，每個輸出電壓都隨著中等的時間間隔而上升，因為延遲電路7的延遲時間是中等的(在圖中標記為中延遲(MEDIUMDELAY))。至于來自放大器電路3-241到3-480和3-720到3-481的輸出電壓，每個輸出電壓隨著短的時間間隔而上升，因為延遲電路8的延遲時間是短的(在圖中標記為小延遲(SMALL DELAY))。換言之，放大器電路3_1到3_120、3_960到3-841在這些放大器電路組中輸出由均勻長的時間差指定的電壓。放大器電路3-121到3-240、3-840到3-721在這些放大器電路組中輸出由均勻中等的時間差指定的電壓。放大器電路3-241到3-480、3-720到3-481在這些放大器電路組中輸出由均勻短的時間差指定的電壓。圖14B是示意性地示出圖10所示的數(shù)據(jù)驅(qū)動器的電源電流的波形的實例的圖表?？v軸代表電源電流(A)，而橫軸代表時間(輸出時序:秒)。電源電流的波形是在顯示面板驅(qū)動裝置的輸出負載電容為小時的或者所耦接的數(shù)據(jù)線的線路電阻為大時的實例。圖中的“大延遲”示出了關于放大器電路3-1到3-120和3-841到3-960的電源電流。圖中的“中延遲”示出了關于放大器電路3-121到3-240和3-721到3-840的電源電流。圖中的“小延遲”示出了關于放大器電路3-241到3-720的電源電流。粗線圖“A”是圖6中的粗線的電源波形(再次示出)。粗線圖“B”是其中多個“大延遲”的電源電流、多個“中延遲”的電源電流以及多個“小延遲”的電源電流重疊的曲線圖。情形“A”和情形“B”的配置是相同的，除了延遲電路的配置。注意，為了便于理解，圖14B示意性地示出了放大器電路3的每個輸出的電源電流的總體波形。在情形“A”(圖6所示的粗線電源波形)中，放大器電路103的所有輸出都以均勻的時序延遲。因而，電源電流集中于電流波形的第一部分，在該第一部分中信號線112是長的，并且負載是大的，使得電流峰值為高。此外，電源電流的上升斜率(dl/dt)同樣因此增力口。另一方面，在情形“B”(在本實施例中的電流波形)中，延遲時間的大小根據(jù)信號線12的負載的大小來控制。因而，電源電流得以分配，從而能夠降低電流峰值并且能夠降低電流上升斜率(dl/dt)。這將在下面更詳細地描述。在由圖14B內(nèi)的“大延遲”指示的放大器電路3的分組中，類似于圖6中的范圍A所指示的分組，信號線12是相對長的，并且負載是相對大的。在由圖14B內(nèi)的“小延遲”指示的放大器電路3中，類似于圖6中的范圍C所指示的分組，信號線12是相對短的，并且負載是相對小的。在圖14B內(nèi)的“中延遲”所指示的放大器電路3中，類似于圖6中的范圍B所指示的分組，信號線12的長度是中等的。在此，在第一實施例的情形中，在由“大延遲”所指示的放大器電路3中，負載是相對大的,但是延遲時間是長的，從而使在信號線12中的電源電流的輸出時間間隔增加。因而，雖然流過一個信號線12的電源電流是大的，在信號線12內(nèi)的電源電流的峰值之間的時間間隔如同輸出時間間隔的增加一樣增加。換言之，信號線12內(nèi)的電源電流波形的重疊相對降低。結果，整個電源電流的曲線圖(“B”)表明，電源電流的增加在放大器電路3-1和3-960開始輸出時放緩，并且與曲線圖(“A”)的情形相比，電流峰值和電流上升斜率(dl/dt)兩者都降低。換言之，在數(shù)據(jù)驅(qū)動器輸出的初始階段，即使輸出由“大延遲”所指示的放大器電路3的分組(負載大)來執(zhí)行，也可以使電流峰值和電流上升斜率(dl/dt)兩者都降低。在本實施例中，由于在膜載體上的液晶顯示面板信號線12的長度，延遲電路的時間差(延遲時間)受電容負載的值所控制，使得放大器電路3的驅(qū)動時序得以延遲。以這種方式，可以降低導致電流噪聲的電流峰值，并且可以降低電流上升斜率(dl/dt)。結果，可以防止在噪聲進入低電壓邏輯單元和接口單元時發(fā)生的不正確操作。此外，由電源線路發(fā)射出的電磁干擾(EMI)的強度與dl/dt的值成正比。因而，EMI特性同樣能夠通過降低dl/dt的值來改進。另外，對電源線路的電阻元件的影響能夠通過降低電流峰值來降低。結果，電源電壓降的問題在共用電源線的其他電路中不太可能發(fā)生。注意，在由圖內(nèi)的“中延遲”和“小延遲”所指示的放大器電路3的分組中，電流峰值并非相對較大。因而，如果延遲電路的延遲時間被減小至相對小的值，則在電流峰值的降低以及電流上升峰值波形的斜率(dl/dt)的降低方面沒有問題。此外，在以上所描述的實施例中，放大器驅(qū)動信號(控制信號)CTR由與具有大的負載電容的線路耦接的放大器電路3供應給與具有中等負載電容的線路耦接的放大器電路3，以及供應給與具有小的負載電容的線路耦接的放大器電路3。但是，本實施例并不限定于該實例。例如，即使按照相反的順序，如果電流快速上升并且電流的峰值由于大的負載電容而增大，則在與具有大電容的線路耦接的放大器電路3被驅(qū)動時也會發(fā)生電流噪聲。在這種情況下，本實施例同樣能夠通過控制延遲電路的時間差(延遲時間)以延遲驅(qū)動放大器電路3的時序而降低噪聲。但是，在本實施例中，某一放大器電路的電源電流流過的時間比下一個放大器電路開始輸出時的時間長。在這種情況下，電源電流的峰值能夠通過允許與其中負載電容為大(具有電源電流的最高峰值)的線路耦接的放大器電路首先輸出來最小化。從這個觀點來看，該順序是更有優(yōu)選的。第二實施例下面將描述根據(jù)本發(fā)明的第二實施例的顯示裝置和數(shù)據(jù)驅(qū)動器的配置。在本實施例中，在數(shù)據(jù)驅(qū)動器內(nèi)的延遲電路不同于第一實施例中的延遲電路。下面的說明主要集中于這種差異上。圖15是示出根據(jù)本發(fā)明的第二實施例的顯示裝置的數(shù)據(jù)驅(qū)動器的配置的實例的框圖。在根據(jù)第一實施例的數(shù)據(jù)驅(qū)動器I中，基于信號線12的負載將延遲電路寬泛地劃分成三個部分(延遲電路6、7和8 )。另一方面，在根據(jù)第二實施例的數(shù)據(jù)驅(qū)動器Ia中，延遲電路的延遲時間根據(jù)放大器電路3的信號線12的長度的逐漸變化而逐漸改變。這將在下面詳細描述。數(shù)據(jù)驅(qū)動器Ia的放大器電路驅(qū)動單元88a包括控制電路2和延遲電路8、9。數(shù)據(jù)驅(qū)動器Ia的放大器電路86 (未示出)包括放大器電路3 (3-1到3-960)。控制電路2將放大器驅(qū)動信號CTR (控制信號)輸出到每個延遲電路8和9，以便驅(qū)動放大器電路3。但是，控制電路2并不一定要設置于數(shù)據(jù)驅(qū)動器I之內(nèi)。在這種情況下，控制電路2從放大器電路驅(qū)動單元88a的外部(例如，從時序控制器52)將放大器驅(qū)動信號(控制信號)CTR供應給延遲電路8、9。設置與放大器電路3對應的延遲電路(8、9)。換言之，一個延遲電路對應于一個放大器電路3。在本實施例中，延遲電路的延遲時間根據(jù)與相應的放大器電路3耦接的信號線12的長度(負載電容的大小)的逐漸變化而逐漸改變。更具體地，延遲時間長且逐漸減小的延遲電路9-1到9-240和9-480到9-241被用于放大器電路3-1到3-240和3-960到3-721 (右下放大器電路組和左下放大器電路組)，其中信號線12的長度是長的并且逐漸減小(負載電容大且逐漸減小)。而延遲時間短且恒定的延遲電路8-1到8-480被用于放大器電路3-241到3-720 (右上放大器電路組和左上放大器電路組)，其中信號線12的長度是短的并且基本上恒定的(負載電容小且基本上恒定)。延遲電路8的配置與第一實施例相同。在這種情況下，關于延遲電路9，延遲電路9-1和9-480的延遲時間是最長的，而延遲電路9-240和9-241的延遲時間是最短的。然后，具有最長的延遲時間的延遲電路9_1和
9-480與放大器電路3-1和3-960耦接，其中待耦接的信號線12是最長的(或者負載電容是最大的)。具有最短的延遲時間的延遲電路9-240和9-241與放大器電路3-240和3-721耦接，其中待耦接的信號線12是最短的(或者負載電容是最小的)。注意，延遲電路8的延遲時間比延遲電路9的任意延遲時間都短。延遲電路9-1到延遲電路9-240以及延遲電路8_1到延遲電路8_240按此順序與控制電路2串行耦接。此外，延遲電路9-480到延遲電路9-241和延遲電路8-480到延遲電路8-241按此順序與控制電路2串行耦接。這兩個串行耦接的延遲電路陣列與控制電路2并7Txf禹接。延遲電路9-1到9-240和8_1到8_240每個都將由前一延遲電路所延遲的控制信號作為延遲控制信號輸出到相應的一個放大器電路3-1到3-240和3-241到3-480中的相應的一個放大器電路。同時，延遲電路9-1到9-240和8-1到8-240每個都延遲該控制信號并且輸出到后面的延遲電路。類似地，延遲電路9-480到9-241和8-480到8-241每個都將由前一延遲電路所延遲的控制信號作為延遲控制信號輸出至放大器電路3-960到3-721和3-720到3-481中相應的一個放大器電路。同時，延遲電路9-480到9-241和8-480到
8-241中的每個延遲該控制信號并且輸出到后面的延遲電路。換言之，控制電路2的放大器驅(qū)動信號CTR被依次延遲并從延遲電路9-1傳輸?shù)窖舆t電路9-240，并且然后被依次延遲并從延遲電路8-1傳輸?shù)窖舆t電路8-240。同時，放大器驅(qū)動信號CTR被依次延遲并從延遲電路9-480傳輸?shù)窖舆t電路9-241，并且然后被依次延遲并從延遲電路8-480傳輸?shù)窖舆t電路8-241。每個延遲電路(8、9)都與相應的放大器電路3耦接。注意，同樣能夠?qū)⒀舆t電路142應用于本實施例，以便提供在圖3所示的芯片的左側(cè)和右側(cè)之間的延遲時間差。此時，如上所述，延遲電路的延遲時間在這兩個分組(9-1到9-480:8_1到8-480)中的每個分組內(nèi)是不同的。然后，在這兩個分組中，屬于前一組的延遲電路9-1到9-240和
9-480到9-241的延遲時間比屬于后一組的延遲電路8_1到8-240和8-480到8-241的延遲時間長。此外，在延遲電路9-1到9-480和8-1到8-480中，前面的延遲電路的延遲時間整體上大于后面的延遲電路的延遲時間。特別地，在延遲電路9-1到9-240和9-480到9-241中，前面的延遲電路的延遲時間比后面的延遲電路的延遲時間長。此外，前面的延遲電路
9-240和9-241的延遲時間分別比后面的延遲電路8_1和8-480的延遲時間長。其他配置與圖11中的配置相同。此外，除了延遲時間不同之外，根據(jù)本發(fā)明的第二實施例的數(shù)據(jù)驅(qū)動器的操作與第一實施例相同。根據(jù)本實施例，能夠獲得與第一實施例的效果相同的效果。此外，與第一實施例相t匕，在本實施例中，用于驅(qū)動放大器電路3的時序能夠通過增加具有不同延遲量的延遲電路9的類型的數(shù)量來精細地控制。結果，可以通過放大器電路的驅(qū)動進一步降低電流峰值，以及進一步降低電流上升斜率(dl/dt)。第三實施例下面將描述根據(jù)本發(fā)明的第三實施例的顯示裝置和數(shù)據(jù)驅(qū)動器的配置。在本實施例中，數(shù)據(jù)驅(qū)動器的延遲電路與第一實施例中的延遲電路不同。下面的描述將主要集中于該差異。圖16是示出根據(jù)本發(fā)明的第三實施例的顯示裝置的數(shù)據(jù)驅(qū)動器的配置的實例的框圖。在根據(jù)第一實施例的數(shù)據(jù)驅(qū)動器I中，基于信號線12的負載將延遲電路寬泛地劃分為三個分組，其中延遲時間逐漸減小(從大延遲到中延遲，以及到小延遲)。另一方面，根據(jù)第三實施例的數(shù)據(jù)驅(qū)動器Ib還包括在特定的延遲電路組之后的延遲電路，從而再次增加延遲時間(在小延遲之后到增加中延遲或大延遲)。這將在下面詳細描述。在數(shù)據(jù)驅(qū)動器Ib中，延遲時間長的延遲電路6-1到6-120、6_121到6_240與具有長的信號線12的放大器電路3-1到3-120、3-841到3-960耦接。此外，延遲時間中等的延遲電路7-1到7-120、7-121到7-240與具有中等長度的信號線12的放大器電路3-121到3-240,3-721到3-840耦接。然后，延遲時間短的延遲電路8_1到8-480與具有短的信號線12的放大器電路3-241到3-478、3-720到3-483耦接。這與第一實施例中的數(shù)據(jù)驅(qū)動器I相同。但是，延遲時間中等的延遲電路7-241、7-242與具有短的信號線12的放大器電路3-479、3-482耦接。此外，延遲時間長的延遲電路6_241、6_242與具有短的信號線12的放大器電路3-480、3-481耦接。換言之，在串行耦接的延遲電路中，延遲電路與控制電路2分開得越遠，延遲電路的延遲時間就越短。另一方面，控制電路2的最遠側(cè)上的延遲電路的延遲時間被增加。在本圖的實例中，在控制電路2的最遠側(cè)上的兩個延遲電路(7-241和6-241、7-242和6-242)的延遲時間逐漸增加(從7-241到6-241以及從7-242到6-242)。但是，本實施例并不限定于該實例。還可以增加在控制電路2的最遠側(cè)上的一個延遲電路的或者兩個或更多延遲電路的延遲時間。其他配置與圖11中的配置相同。此外，除了延遲時間不同之外，根據(jù)本發(fā)明的第三實施例的數(shù)據(jù)驅(qū)動器的操作與第一實施例相同。根據(jù)本實施例，能夠獲得與第一實施例的效果相同的效果。此外，在本實施例中，還能夠獲得下面的效果。在圖14B中，在情形“B”(在第一實施例中的電流波形)中，電流波形的上升通過降低在放大器電路的驅(qū)動開始時的電流峰值和電流上升斜率(dl/dt)來提高。因而，電流波形(dl/dt)的上升斜率的影響是相對大的。由于這種現(xiàn)象，在其他信號線中由寄生電容和互感產(chǎn)生的噪聲的影響在電流波形的下降方面是相對大的。因而，本實施例還減小了電流減小的電流波形下降的斜率。以這種方式，可以防止在電流的上升和下降時間內(nèi)的快速變化。結果，可以進一步防止噪聲的發(fā)生，并且進一步防止電路的不正確操作。圖17A到17C是以數(shù)據(jù)驅(qū)動器安裝于圖10所示的膜載體封裝10上的顯示面板驅(qū)動裝置的具體實例或變型的示意圖。顯示面板驅(qū)動裝置包括數(shù)據(jù)驅(qū)動器1、數(shù)據(jù)驅(qū)動器I α或數(shù)據(jù)驅(qū)動器I β和封裝10。參照圖17Α，數(shù)據(jù)驅(qū)動器I被安裝于封裝10上。在本圖的實例中，數(shù)據(jù)驅(qū)動器I具有凸點91，這些凸點91是作為芯片布局按行排布于芯片的兩個長邊附近的輸出端子。數(shù)據(jù)驅(qū)動器I包括與一個凸點91對應的一個放大器電路3 (未示出)。與凸點91耦接的內(nèi)部引線92與信號線12 (引線)耦接。信號線12 (引線)與節(jié)點5 (輸出引線端子；外部引線)耦接。此外，作為輸入端子的凸點93按行排布于凸點91的中間。與凸點93耦接的內(nèi)部引線94與輸入信號線14 (引線)耦接。輸入信號線14 (引線)與輸入節(jié)點16 (輸入引線端子；外部引線)耦接。內(nèi)部引線92和94、信號線12及輸入信號線14被設置于帶95之內(nèi)。內(nèi)部引線92和94被密封樹脂(未示出，見圖18)覆蓋。信號線12 (引線)和輸入信號線14被絕緣膜(阻焊劑)97覆蓋。但是，數(shù)據(jù)驅(qū)動器I同樣能夠是數(shù)據(jù)驅(qū)動器Ia或lb。參照圖17B，數(shù)據(jù)驅(qū)動器I α和封裝10與圖17Α所示的數(shù)據(jù)驅(qū)動器I和封裝10基本上相同。但是，數(shù)據(jù)驅(qū)動器I α與圖17Α的數(shù)據(jù)驅(qū)動器I不同點在于:數(shù)據(jù)驅(qū)動器I α具有凸點91，這些凸點91是作為芯片布局按行排布于芯片的兩個長邊附近以及芯片的兩個短邊附近的輸出端子。但是，數(shù)據(jù)驅(qū)動器I α能夠具有數(shù)據(jù)驅(qū)動器Ia或Ib的配置。參照圖17C，數(shù)據(jù)驅(qū)動器I β和封裝10與圖17Β所示的驅(qū)動器I和封裝10基本上相同。但是，數(shù)據(jù)驅(qū)動器I β與圖17Β的數(shù)據(jù)驅(qū)動器I不同于在于:數(shù)據(jù)驅(qū)動器I β具有凸點91,這些凸點91是同樣按行排布于朝向凸點93的區(qū)域內(nèi)的輸出端子，以及作為芯片布局按行排布于芯片的兩個長邊附近的輸入端子。但是，數(shù)據(jù)驅(qū)動器Iβ能夠具有數(shù)據(jù)驅(qū)動器Ia或Ib的配置。圖18是沿著圖17C中的線Α-Α’所截取的截面圖。在本圖的實例中，帶(帶形線路)95包括襯底膜96、設置于襯底膜96上的內(nèi)部引線92、信號線12 (引線)、節(jié)點5 (輸出引線端子；外部引線)、內(nèi)部引線95、輸入信號線14 (引線)和輸入節(jié)點16 (輸入引線端子；外部引線)。在數(shù)據(jù)驅(qū)動器I中，凸點91和93與內(nèi)部引線92和94耦接。數(shù)據(jù)驅(qū)動器I β的內(nèi)部引線92和94及凸點91和93被密封樹脂98覆蓋。信號線12 (引線)和輸入信號線14被絕緣膜(阻焊劑)97覆蓋。圖17Α和17Β具有與圖18相同的截面結構。圖17Α到17C (和圖18)所示的數(shù)據(jù)驅(qū)動器能夠應用于第一到第三實施例，并且能夠獲得這些實施例的效果。此外，上述描述舉例說明了液晶顯示器的數(shù)據(jù)驅(qū)動器。但是，本發(fā)明同樣能夠應用于具有相同功能的其他類型的顯示器的數(shù)據(jù)驅(qū)動器。而且，上述說明舉例說明了模擬電路(模擬電路-信號線-顯示面板負載)。但是，本發(fā)明同樣能夠應用于具有相同功能的數(shù)字電路。換言之，本發(fā)明同樣能夠應用于用于通過并行排布的多個信號線同時輸出多個數(shù)字數(shù)據(jù)塊的數(shù)字電路。本發(fā)明并不限定于上述實施例，并且本領域技術人員應當意識到，在不脫離本發(fā)明的技術范圍的情況下可以進行眾多的改變或修改。此外，針對特定的實施例所描述的技術同樣能夠應用于其他實施例，除非出現(xiàn)不一致的情況。
權利要求
1.一種數(shù)據(jù)驅(qū)動器，包括: 延遲單元，用于依次延遲控制信號并且輸出多個延遲控制信號；和多個輸出電路，用于響應于所述延遲控制信號中的相應的延遲控制信號而開始輸出，其中，所述延遲單元生成待分別輸出到所述輸出電路的所述延遲控制信號，使得在所述輸出電路中的與具有相對大的負載電容的線路I禹接的輸出電路的輸出開始時間和后一或前一輸出電路的輸出開始時間之間的時間差大于在所述輸出電路中的與具有相對小的負載電容的線路I禹接的輸出電路的輸出開始時間和后一或前一輸出電路的輸出開始時間之間的時間差。
2.根據(jù)權利要求1所述的數(shù)據(jù)驅(qū)動器， 其中，所述延遲單元包括用于輸出所述延遲控制信號的多個延遲電路， 其中，所述延遲電路串聯(lián)耦接， 其中，在所述延遲電路中，與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的延遲電路具有長的延遲時間，并且 其中，在所述延遲電路中，與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的延遲電路具有短的延遲時間。
3.根據(jù)權利要求2所述的數(shù)據(jù)驅(qū)動器， 其中，在串聯(lián)耦接的所述延遲電路中，與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的延遲電路的操作順序先于與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的延遲電路的操作順序。
4.根據(jù)權利要求2所述的數(shù)據(jù)驅(qū)動器， 其中，所述延遲電路包括多個分組，并且 其中，所述延遲電路的延遲時間在每個分組中是不同的。
5.根據(jù)權利要求4所述的數(shù)據(jù)驅(qū)動器， 其中，在至少一些分組中，屬于與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的分組的所述延遲電路的延遲時間比屬于與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的分組的所述延遲電路的延遲時間長。
6.根據(jù)權利要求2所述的數(shù)據(jù)驅(qū)動器， 其中，在至少一些延遲電路中，與耦接至所述具有相對大的負載電容的線路的輸出電路耦接的所述延遲電路的延遲時間比與耦接至所述具有相對小的負載電容的線路的輸出電路耦接的所述延遲電路的延遲時間長。
7.根據(jù)權利要求2所述的數(shù)據(jù)驅(qū)動器， 其中，在所述延遲電路中，用于將第一延遲控制信號輸出到與所述具有相對大的電容的線路耦接的第一輸出電路的第一延遲電路使所述控制信號延遲第一延遲時間， 其中，在所述延遲電路中，用于將第二延遲控制信號輸出到在所述第一輸出電路之后的第二輸出電路的第二延遲電路使所述控制信號延遲第二延遲時間， 其中，在所述延遲電路中，用于將第三延遲控制信號輸出到與所述具有相對小的負載電容的線路耦接的第三輸出電路的第三延遲電路使所述控制信號延遲第三延遲時間， 其中，在所述延遲電路中，用于將第四延遲控制信號輸出到在所述第三輸出電路之后的第四輸出電路的第四延遲電路使所述控制信號延遲第四延遲時間，其中，所述第一延遲時間大于所述第二延遲時間， 其中，所述第二延遲時間大于所述第三延遲時間，并且 其中，所述第三延遲時間大于所述第四延遲時間。
8.根據(jù)權利要求3所述的數(shù)據(jù)驅(qū)動器，還包括:布置在所述延遲電路之后的并且具有比特定的延遲電路中的最后的延遲電路的延遲時間長的延遲時間的另一個延遲電路。
9.一種顯示面板驅(qū)動裝置，包括: 根據(jù)權利要求1所述的數(shù)據(jù)驅(qū)動器；以及 與所述數(shù)據(jù)驅(qū)動器耦接且包括具有不同負載電容的多個線路的封裝。
10.一種顯示裝置，包括: 根據(jù)權利要求9所述的顯示面板驅(qū)動裝置； 柵極驅(qū)動器；以及 顯示面板， 其中，所述顯示面板包括由所述顯示面板驅(qū)動裝置驅(qū)動的數(shù)據(jù)線以及由所述柵極驅(qū)動器驅(qū)動的柵極線。
11.一種數(shù)據(jù)驅(qū)動器的操作方法，包括以下步驟: 輸出控制信號； 生成待分別輸出到多個輸出電路的多個延遲控制信號，使得在所述輸出電路中的與具有相對大的負載電容的線路 I禹接的輸出電路輸出輸出電壓時的輸出開始時間和后一或前一輸出電路輸出輸出電壓時的輸出開始時間之間的時間差大于在所述輸出電路中的與具有相對小的負載電容的線路I禹接的輸出電路輸出輸出電壓時的輸出開始時間和后一或前一輸出電路輸出輸出電壓時的輸出開始時間之間的時間差；以及將所述延遲控制信號分別輸出到所述輸出電路， 其中，所述輸出電路中的每個都響應于所述延遲控制信號中的每個來輸出所述輸出電壓。
全文摘要
本公開涉及數(shù)據(jù)驅(qū)動器、顯示面板驅(qū)動裝置和顯示裝置。為了通過降低電流峰值和電流上升斜率來降低電流噪聲，數(shù)據(jù)驅(qū)動器包括延遲單元和多個輸出電路。延遲單元依次延遲控制信號并且輸出延遲控制信號。輸出電路響應于延遲控制信號而開始輸出。延遲單元生成待輸出到輸出電路的延遲控制信號。
文檔編號G09G3/36GK103151003SQ20121051736
公開日2013年6月12日 申請日期2012年12月5日 優(yōu)先權日2011年12月6日
發(fā)明者澀谷昌樹 申請人:瑞薩電子株式會社